JP2011503850A - 不揮発性ワンタイムプログラマブル及びマルチタイムプログラマブルメモリに組み込まれた集積回路 - Google Patents
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Abstract
Description
本出願は、米国特許法第119条(e)項に基づき、2007年11月1日に出願された米国仮特許出願第60/984,615号の利益を主張し、その内容を参照により本願明細書に援用する。
Claims (40)
- 基板上に位置し、論理ゲート及び/又は揮発性メモリと関連するトランジスタデバイス用のゲートとしても使用される材料から成る浮遊ゲートと、
ソース領域と、
ドレイン領域と、
前記ソース領域と前記ドレイン領域とを結合するn型チャネルと
を備え、
前記ドレイン領域は、前記ドレインに印加されるデバイス用プログラム供給電圧を容量結合によって前記浮遊ゲートに付与できるように前記ゲートの大部分に重なる、基板上に位置するプログラマブル不揮発性デバイス。 - 前記プログラム供給電圧は5ボルトより大きい、請求項1に記載のプログラマブルデバイス。
- 前記浮遊ゲートは消去可能である、請求項1に記載のプログラマブルデバイス。
- 前記デバイスは再プログラムできる、請求項3に記載のプログラマブルデバイス。
- 前記浮遊ゲートは前記ソース領域に印加される消去電圧によって消去可能である、請求項3に記載のプログラマブルデバイス。
- 前記浮遊ゲートの状態は前記ドレインに適用された読み取り信号によって決定できる、請求項1に記載のプログラマブルデバイス。
- 前記読み取り信号は約1ボルト未満である、請求項1に記載のプログラマブルデバイス。
- 前記デバイスは、集積回路において別個の各論理回路及び/又は各メモリ回路に組み込まれたプログラム可能なアレイの一部である、請求項1に記載のプログラマブルデバイス。
- 前記デバイスは、データ暗号化回路、リファレンス調整(reference trimming)回路、製造ID、及び/又はセキュリティIDのうちの一つと関連する、請求項8に記載のプログラマブルデバイス。
- 前記容量結合は前記基板に位置する第1トレンチで行われる、請求項1に記載のプログラマブルデバイス。
- 前記基板にある一組の第2トレンチは組込み型DRAMとして使用される、請求項10に記載のプログラマブルデバイス。
- 一対のラッチの配列に結合された第2プログラマブルデバイスをさらに有し、データやその補数が前記一対のラッチに保存される、請求項11に記載のプログラマブルデバイス。
- 電荷蓄積位置としての機能を果たす各不純物を有し、基板上に位置する他の各非プログラマブルデバイス用の絶縁層としても利用される材料から成る浮遊ゲートと、
ソース領域と、
ドレイン領域と、
前記ソース領域と前記ドレイン領域とを結合させるn型チャネルと
を備え、
前記ドレイン領域は、前記ドレインに印加されるプログラム供給電圧を容量結合によって前記浮遊ゲートに付与できるように前記ゲートの大部分に重なる、基板上に位置するプログラマブルデバイス。 - 基板上に位置して論理ゲート及び/又は揮発性メモリと関連するトランジスタデバイス用の相互接続ゲート及び/又は別のゲートが同様に共用する材料から成る浮遊ゲートと、
ソース領域と、
前記浮遊ゲートの一部分に重なり、容量的に結合されるドレイン領域と、
前記ソース領域と前記ドレイン領域とを結合させるn型チャネルと
を備え、
前記浮遊ゲートの閾値は、OTPデバイスにデータを保存するよう各チャネル熱電子によって恒久的に変更できる、基板上に位置するワンタイムプログラマブル(OTP)デバイス。 - 一つ以上の他の追加論理デバイス及び/又は非OTPメモリデバイスと共にシリコン基板上に組み込まれるワンタイムプログラマブル(OTP)メモリデバイスであって、
a.前記OTPメモリデバイスはn型チャネルを有し、
b.前記OTPメモリデバイスの任意及びすべての領域と各構造とは、前記追加論理デバイス及び/又は非OTPメモリデバイスの各構成要素として使用される各対応領域及び構造から単に由来することを特徴とするメモリデバイス。 - シリコン基板上にゲート、n型不純物ソース、及びn型不純物ドレインを有するプログラマブルメモリデバイスであって、
n型チャネルを備え、
前記n型不純物ドレインは、前記n型不純物ドレインに印加されるプログラム供給電圧を容量結合によって前記ゲートに付与できるように前記ゲートの大部分に重なり、
前記ゲートは、前記デバイスが前記プログラム供給電圧によって前記ゲート上に蓄積された電荷量によって画定されるプログラム状態にあるように浮遊ゲートとしての機能に適応し、
さらに、前記浮遊ゲート上の前記電荷は、前記デバイスが再プログラム可能となるように消去できる、プログラマブルメモリデバイス。 - シリコン基板上にゲート、n型不純物ソース、及びn型不純物ドレインを有するワンタイムプログラマブル(OTP)メモリデバイスであって、
n型チャネルを備え、
前記n型不純物ドレインは、前記n型不純物ドレインに印加される電圧を容量結合によって前記ゲートに付与できるように前記ゲートの大部分に重なり、
前記ゲートは、OTPデバイスが前記ゲートの荷電状態によって画定されるプログラム状態にあるように構成される、メモリデバイス。 - 基板上に位置する不揮発性プログラマブルメモリデバイスを形成する方法であって、
不揮発性プログラマブルメモリデバイスと、同様に基板上に位置し、論理ゲート及び/又は揮発性メモリと関連する少なくとも一つの他のデバイスとが共用する第1層から不揮発性プログラマブルメモリデバイス用のゲートを形成することと、
ドレイン領域を形成することと、
前記ゲートの一部を前記ドレイン領域と重ね合わせることによって前記ゲートを前記ドレイン領域に容量的に結合することとを備える方法。 - 前記第1層はポリシリコンである、請求項18に記載の方法。
- 前記第1層は絶縁層である、請求項18に記載の方法。
- 前記ゲートは、ソース又はドレインの埋め込みステップ中に導入される各不純物をさらに含む、請求項20に記載の方法。
- 前記デバイスはn型チャネルによって形成される、請求項18に記載の方法。
- 前記不揮発性プログラマブルメモリデバイスは演算回路に組み込まれ、処理回路内で他の論理デバイス及び/又は各メモリnチャネルデバイスを形成するのに使用される各マスクによって全て形成される、請求項18に記載の方法。
- 前記不揮発性プログラマブルメモリデバイスは演算回路に組み込まれ、前記演算回路内で他の論理デバイス及び/又はメモリデバイスを形成するのに使用される各CMOS処理ステップによって全て形成される、請求項23に記載の方法。
- 前記不揮発性プログラマブルメモリデバイスは、データ暗号化回路、リファレンス調整回路、製造ID、及び/又はセキュリティIDのうちの一つと関連する、請求項18に記載の方法。
- 前記容量結合は前記基板内に位置する第1トレンチで実行される、請求項1に記載の方法。
- 前記基板内の一組の第2トレンチは組込み型DRAMとして使用される、請求項26に記載の方法。
- データ及びその補数が前記一対のラッチに保存できるように、一対のラッチの配列に結合される第2プログラマブルデバイスを形成するステップをさらに含む、請求項18に記載の方法。
- 前記不揮発性プログラマブルメモリデバイスは一度だけプログラムできる、請求項18に記載の方法。
- 前記不揮発性プログラマブルメモリデバイスは消去及び再プログラム可能である、請求項18に記載の方法。
- 前記不揮発性プログラマブルメモリデバイスは、ウエハ用の識別コードを保存するために使用される、請求項18に記載の方法。
- 識別コードを保存するために、ウエハの製造中に前記不揮発性プログラマブルメモリデバイスをプログラミングするステップをさらに含む、請求項18に記載の方法。
- 第2識別コードを保存するために、ウエハの製造中に第2不揮発性プログラマブルメモリデバイスをプログラミングするステップをさらに含む、請求項31に記載の方法。
- 前記不揮発性プログラマブルメモリデバイスは、そのようなデバイスの製造完了時に非伝導チャネルを有する、請求項18に記載の方法。
- 前記不揮発性プログラマブルメモリデバイスはアレイの一部である、請求項18に記載の方法。
- 一つ以上の他の追加論理デバイス及び/又は非OTPメモリデバイスと共にシリコン基板上に組み込まれるワンタイムプログラマブル(OTP)メモリデバイスを形成する方法であって、
a.前記OTPメモリデバイスはn型チャネルによって形成され、
b.前記OTPメモリデバイスの任意かつ全ての領域及び各構造は、追加論理デバイス及び/又は非OTPメモリデバイスの各構成要素として使用される各対応領域及び構造と同様に形成されることを特徴とする方法。 - シリコン基板上にゲート、n型不純物ソース及びn型不純物ドレインとともにワンタイムプログラマブル(OTP)メモリデバイスを形成する方法であって、
n型チャネルを形成することと、
前記n型不純物ドレインに印加される電圧が容量結合によって前記ゲートに付与されるように、n型不純物ドレインを前記ゲートの大部分に重なるように形成することと、
OTPデバイスが前記ゲートの荷電状態によって画定されたプログラム状態にあるように前記ゲートを浮遊ゲートとして形成することと
を備える方法。 - 基板上に位置する不揮発性プログラマブル(NVP)デバイスを操作する方法であって、
前記基板上で少なくとも幾つかの他の非NVPデバイスの各ゲートが共用する層及び材料から成る浮遊ゲートを設けることと、
浮遊ゲートの電圧閾値を変更する各チャネル熱電子によってNVPデバイスを第1状態にプログラミングすることと、
前記電圧閾値を検出するためにバイアス電流を使用してOTPデバイスで前記第1状態を読み取ることと、
バンド間トンネリング熱正孔注入によってNVPデバイスを消去することと
を備える方法。 - プログラム可能な不揮発性デバイスを操作する方法であって、
同様に基盤上に位置して論理ゲート及び/又は不揮発性メモリと関連するトランジスタデバイス用のゲートとしても使用される材料から成る浮遊ゲートを設けることと、
ソース領域を設けることと、
ドレイン領域を設けることと、
前記ソース領域とドレイン領域とを結合するn型チャネルを設けることと、
前記ゲートの一部を前記ドレインに容量的に結合することと、
プログラム供給電圧を前記ドレインに供給することと
を備え、
前記プログラム供給電圧の大部分が前記容量結合によって前記浮遊ゲートに同様に付与される方法。 - 基板上に位置するワンタイムプログラマブル(OTP)デバイスを操作する方法であって、
同様に基板上に位置し、論理ゲート及び/又は揮発性メモリと関連するトランジスタデバイス用の相互接続ゲート及び/又は別のゲートが同様に共用する材料からなる浮遊ゲートを設けることと、
ソース領域を設けることと、
前記浮遊ゲートの一部分に重なり、前記ドレインに容量的に結合するドレイン領域と、前記ソース領域とドレイン領域とを結合するn型チャネルとを設けることと、
OTPデバイス内にデータを保存するために、各チャネル熱電子の電流によって前記浮遊ゲートの閾値を設定することとを備える方法。
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