JP2011258283A

JP2011258283A - メモリ装置及びメモリシステム

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Publication number: JP2011258283A
Application number: JP2010132842A
Authority: JP
Inventors: Hiroyuki Kobayashi; 広之小林
Original assignee: Fujitsu Semiconductor Ltd
Current assignee: Fujitsu Semiconductor Ltd
Priority date: 2010-06-10
Filing date: 2010-06-10
Publication date: 2011-12-22
Anticipated expiration: 2030-06-10
Also published as: JP5310654B2

Abstract

【課題】アドレス空間の大きさが異なる複数のメモリ装置を同時にテストすることができるメモリ装置を提供することを課題とする。
【解決手段】アドレス空間の大きさが異なる複数のメモリ装置に対して複数ビットのアドレスのうちの一部のビットが共通のアドレスを入力して同時にテストを行う際のアドレス空間の小さい方のメモリ装置であって、アドレスにデータを記憶するメモリセルアレイと、メモリセルアレイのアクセスの回数をカウントするカウンタ（７０２）と、カウンタによりカウントされたアクセスの回数と回数設定値とを比較する比較回路（７０３）と、テストモードにおいて、カウンタによりカウントされたアクセスの回数が回数設定値に到達するとメモリセルアレイへのアクセスを禁止する動作停止制御回路（７０４）とを有するメモリ装置が提供される。
【選択図】図７

Description

本発明は、メモリ装置及びメモリシステムに関する。

図１は、アドレス空間が大きいメモリ装置１０１及びアドレス空間が小さいメモリ装置１０２のテスト方法を示す図である。アドレス空間が大きいメモリ装置１０１は、例えば１２ビットのロウアドレスＲＡ０〜ＲＡ１１を入力し、「０００」〜「ＦＦＦ」（１６進数）のアドレス空間にデータを記憶することができる。アドレス空間が小さいメモリ装置１０２は、例えば１１ビットのロウアドレスＲＡ０〜ＲＡ１０を入力し、「０００」〜「７ＦＦ」（１６進数）のアドレス空間にデータを記憶することができる。以下、アドレスは１６進数で表記する。メモリ装置１０１及び１０２に共通のアドレスＲＡ０〜ＲＡ１０を入力し、メモリ装置１０１及び１０２を同時にテストすることができる。テスト方法は、所定のアドレスにデータを書き込み、そのアドレスからデータを読み出す。その際、書き込みデータと読み出しデータが同じであれば、正常なメモリ装置であるとしてテスト合格になる。

アドレス空間が大きいメモリ装置１０１では、最上位ビットアドレスＲＡ１１がハイレベル（Ｈ）であるときには上位半分のアドレス空間１０３がアクセスされ、最上位ビットアドレスＲＡ１１がローレベル（Ｌ）であるときには下位半分のアドレス空間がアクセスされる。メモリ装置１０２には、メモリ装置１０１の１２ビット入力アドレスＲＡ０〜ＲＡ１１のうちの下位１１ビットのアドレスＲＡ０〜ＲＡ１０が入力される。そのため、最上位ビットアドレスＲＡ１１がローレベルのときには、メモリ装置１０１では「０００」〜「７ＦＦ」のアドレス空間がアクセスされ、メモリ装置１０２でも「０００」〜「７ＦＦ」のアドレス空間がアクセスされる。これに対し、最上位ビットアドレスＲＡ１１がハイレベルのときには、メモリ装置１０１では「８００」〜「ＦＦＦ」のアドレス空間１０３がアクセスされ、メモリ装置１０２では「０００」〜「７ＦＦ」のアドレス空間がアクセスされる。その結果、メモリ装置１０１の全アドレスのテストを行うと、メモリ装置１０２は、メモリ装置１０１に対して、約２倍のアクセス回数によるテストが行われることになる。メモリのテスト内容によっては、メモリ装置１０２のアクセス回数が増えると、それが過剰ストレスになり、メモリ装置１０２の寿命が短くなってしまう問題点がある。

図２は、アドレス空間が大きいメモリ装置１０１及びアドレス空間が小さいメモリ装置１０２の他のテスト方法を示す図である。このテスト方法は、アドレス空間が小さいメモリ装置１０２のアクセス回数の増加を防止するためのテスト方法である。メモリ装置１０２は、最上位ビットアドレスＲＡ１１を入力し、最上位ビットアドレスＲＡ１１がローレベルのときにはアクセスを許可し、最上位ビットアドレスＲＡ１１がハイレベルのときにはアクセスを禁止する。これにより、メモリ装置１０２は、全アドレス空間をアクセスしつつ、不要なアクセス回数の増加を防止することができる。

次に、このテスト方法の問題点を説明する。テスト方法として、特定のアドレス順番でアクセスをすると、アクセスエラーが発生しやすいことが分かっている。そのため、そのような特定のアドレス順番のテストパターンを用いてテストを行う。テストパターンとして、例えば、第１番目は「０００」のアドレス、第２番目は第１番目のアドレスを反転させた「ＦＦＦ」のアドレス、第３番目は第１番目のアドレスをインクリメントした「００１」のアドレス、第４番目は第３番目のアドレスを反転させた「ＦＦＥ」のアドレスになる。このように、アドレスの反転とインクリメントを行いながらアドレスを変化させるテストパターンでは、最上位ビットアドレスＲＡ１１がローレベルとハイレベルを交互に繰り返すことになる。このテストパターンは、このようなアドレスの変化によりエラーになるケースがあることを前提にしたテストである。メモリ装置１０１では、このような特定のアドレス順番によるテストが行われる。しかし、メモリ装置１０１及び１０２を同時にテストすると、メモリ装置１０２は、最上位ビットアドレスＲＡ１１がハイレベルのときにはアクセスが禁止されているため、奇数番目のテストパターンしかテストが行われず、上記の特定のアドレスパターンが実現できない。メモリ装置１０２では、上記の特定のアドレスパターンのテストを行うことができないため、テストの信頼性が低下してしまう問題点がある。すなわち、大きいアドレス空間のメモリ装置１０１のアドレスの動きと、小さいアドレス空間のメモリ装置１０２のアドレスの動きは、異なるため、アドレス空間が小さいメモリ装置１０２では所望の動きが行われない。

また、第１のアドレス空間を持つ書込み／読み出し可能な第１のメモリブロックと、第１のアドレス幅よりも小さいアドレス空間を持ち、少なくともテストモード時に第１のメモリブロックとアドレスの一部を共有する書込み／読み出し可能な少なくとも１個の第２のメモリブロックと、これらのメモリブロックのアドレス選択を行うアドレスデコーダと、テストモード時に各メモリブロックのアドレススキャンを共通に行うアドレススキャン信号が第２のメモリブロックのアドレス幅を越える期間は第２のメモリブロックの書込みを禁止する制御回路を具備し、複数個のメモリブロックの同時テストを可能とした半導体集積回路が知られている（例えば、特許文献１参照）。

また、同一基板上にメモリ空間の異なる複数のＲＡＭと、各々のＲＡＭのアドレス信号数をアドレス空間の大きなアドレス信号数にすべて統一する手段とを備えた半導体記憶装置が知られている（例えば、特許文献２参照）。

特公平７−７０２４０号公報特開２００４−７１０２０号公報

本発明の目的は、アドレス空間の大きさが異なる複数のメモリ装置を同時にテストする際に所望のアドレス順でテストを行うことができるメモリ装置及びメモリシステムを提供することである。

メモリ装置は、アドレス空間の大きさが異なる複数のメモリ装置に対して複数ビットのアドレスのうちの一部のビットが共通のアドレスを入力して同時にテストを行う際のアドレス空間の小さい方のメモリ装置であって、アドレスにデータを記憶するメモリセルアレイと、前記メモリセルアレイのアクセスの回数をカウントするカウンタと、前記カウンタによりカウントされたアクセスの回数と回数設定値とを比較する比較回路と、テストモードにおいて、前記カウンタによりカウントされたアクセスの回数が前記回数設定値より小さいときには前記メモリセルアレイへのアクセスを許可し、前記カウンタによりカウントされたアクセスの回数が前記回数設定値に到達すると前記メモリセルアレイへのアクセスを禁止する動作停止制御回路とを有する。

アドレス空間の大きさが異なる複数のメモリ装置を同時にテストすることができる。また、テストモードにおいて、メモリ空間が小さいメモリ装置の過度のアクセス回数の増加を防止することができる。また、アドレス空間が大きいメモリ装置と同様に、アドレス空間が小さいメモリ装置でも所望のアドレス順でテストを行うことができる。

アドレス空間が大きいメモリ装置及びアドレス空間が小さいメモリ装置のテスト方法を示す図である。アドレス空間が大きいメモリ装置及びアドレス空間が小さいメモリ装置の他のテスト方法を示す図である。実施形態による半導体回路の構成例を示す図である。第１のメモリ装置及び第２のメモリ装置のテスト方法を示す図である。第２のメモリ装置に入力される通常モードの信号パスとテストモードの信号パスを切り替える回路を示す図である。第２のメモリ装置の構成例を示すブロック図である。図７（Ａ）及び（Ｂ）は図６のアクセス制限回路の構成例を示すブロック図である。図７（Ａ）及び（Ｂ）の回路の動作例を示すタイミングチャートである。図７（Ａ）の回数情報ラッチの構成例を示す回路図である。図１０（Ａ）〜（Ｃ）は図７（Ａ）のカウンタを説明するための図である。アドレス空間が大きい第１のメモリ装置及びアドレス空間が小さい第２のメモリ装置のテスト方法を示す図である。図１２（Ａ）〜（Ｃ）は第１のパターンのテスト方法を示す図である。図１３（Ａ）〜（Ｃ）は第２のパターンのテスト方法を示す図である。図１４（Ａ）〜（Ｃ）は第３のパターンのテスト方法を示す図である。第１のメモリ装置及び第２のメモリ装置を同時にテストする方法を示すフローチャートである。

図３は、実施形態による半導体回路の構成例を示す図である。半導体回路は、相互に接続された半導体チップ３０１及び装置３０２を有する。装置３０２は、各種装置である。半導体チップ３０１は、例えばメモリシステムであり、第１のメモリ装置３１１、第２のメモリ装置３１２、メモリコントローラ３１３及び処理装置３１４を有する。処理装置３１４は、例えば中央処理装置（ＣＰＵ）又はマイクロプロセッサ（ＭＰＵ）である。メモリコントローラ３１３は、第１のメモリ装置３１１及び第２のメモリ装置３１２を制御する。処理装置３１４は、第１のメモリ装置３１１、第２のメモリ装置３１２及びメモリコントローラ３１３を制御する。第１のメモリ装置３１１は、第２のメモリ装置３１２よりアドレス空間が大きい。第２のメモリ装置３１２は、第１のメモリ装置３１１よりアドレス空間が小さい。

図４は、第１のメモリ装置３１１及び第２のメモリ装置３１２のテスト方法を示す図である。第１のメモリコントローラ３１３ａ及び第２のメモリコントローラ３１３ｂは、図３のメモリコントローラ３１３に対応する。第１のメモリ装置３１１は、例えば１２８Ｂビットのメモリ容量を有し、４０００本のワードライン及び１２８本のカラムラインを有し、各アドレスに２５６ビットのデータを記憶することができる。第２のメモリ装置３１２は、例えば６４Ｂビットのメモリ容量を有し、２０００本のワードライン及び１２８本のカラムラインを有し、各アドレスに２５６ビットのデータを記憶することができる。第２のメモリ装置３１２は、第１のメモリ装置３１１よりアドレス空間が小さい。例えば、アドレス空間の大きさが異なる複数のメモリ装置３１１及び３１２が１個の半導体チップ内に設けられる。

第１のメモリコントローラ３１３ａは、第１のメモリ装置３１１に対して、１２ビットのアドレスＡ０〜Ａ１１の線、コマンドＣｏｍｍａｎｄの線及びデータＩＯの線により接続される。第２のメモリコントローラ３１３ｂは、第２のメモリ装置３１２に対して、１１ビットのアドレスＡ０〜Ａ１０の線、コマンドＣｏｍｍａｎｄの線及びデータＩＯの線により接続される。

テスタ４０１は、第１のメモリ装置３１１及び第２のメモリ装置３１２のテストを行う際に、第１のメモリ装置３１１及び第２のメモリ装置３１２に接続される。テスタ４０１は、バス４０２に対して、第１のデータＩＯ−Ａの線、１２ビットアドレスＡ０〜Ａ１１の線、コマンドＣｏｍｍｎａｄの線及び第２のデータＩＯ−Ｂの線により接続される。第１のメモリ装置３１１は、バス４０２に対して、１２ビットアドレスＡ０〜Ａ１１の線、コマンドＣｏｍｍａｎｄの線及び第１のデータＩＯ−Ａの線により接続される。第２のメモリ装置３１２は、バス４０２に対して、１１ビットアドレスＡ０〜Ａ１０の線、コマンドＣｏｍｍａｎｄの線及び第２のデータＩＯ−Ｂの線により接続される。テスタ４０１は、第１のメモリ装置３１１に１２ビットアドレスＡ０〜Ａ１１を供給し、第２のメモリ装置３１２に１２ビットアドレスＡ０〜Ａ１１のうちの下位１１ビットアドレスＡ０〜Ａ１０を供給し、第１のメモリ装置３１１及び第２のメモリ装置３１２を同時にテストすることができる。第２のメモリ装置３１２が入力する１１ビットアドレスＡ０〜Ａ１０は、第１のメモリ装置３１１が入力する１２ビットアドレスＡ０〜Ａ１１のうちの下位１１ビットアドレスＡ０〜Ａ１０と同じである。

図５は、第２のメモリ装置３１２に入力される通常モードの信号パスとテストモードの信号パスを切り替える回路を示す図である。信号線５０１は、第２のメモリコントローラ３１３ｂが出力する１１ビットアドレスＡ０〜Ａ１０の線、コマンドＣｏｍｍａｎｄの線及びデータＩＯの線に対応する。信号線５０２は、バス４０２が出力する１１ビットアドレスＡ０〜Ａ１０の線、コマンドＣｏｍｍａｎｄの線及び第２のデータＩＯ−Ｂの線に対応する。図５では、説明の簡単のため、信号線５０１及び５０２がそれぞれ１ビットの場合を例に示すが、実際には、上記のように、複数ビットの回路を構成する。モード信号線５０３は、テストモードではハイレベルになり、通常モードではローレベルになり、例えば外部ピンから制御可能である。インバータ５１１は、モード信号線５０３の信号の論理反転信号を出力する。否定論理積（ＮＡＮＤ）回路５１２は、インバータ５１１の出力信号及び信号線５０１の信号の否定論理積信号を出力する。否定論理積回路５１３は、信号線５０２の信号及びモード信号線５０３の信号の否定論理積信号を出力する。否定論理積回路５１４は、否定論理積回路５１２及び５１３の出力信号の否定論理積信号５０４を第２のメモリ装置３１２に出力する。すなわち、テストモードでは、第２のメモリ装置３１２は、バス４０２が出力する１１ビットアドレスＡ０〜Ａ１０の線、コマンドＣｏｍｍａｎｄの線及び第２のデータＩＯ−Ｂの線に接続される。これに対し、通常モードでは、第２のメモリ装置３１２は、第２のメモリコントローラ３１３ｂが出力する１１ビットアドレスＡ０〜Ａ１０の線、コマンドＣｏｍｍａｎｄの線及びデータＩＯの線に接続される。なお、第１のメモリ装置３１１の信号パス切り替え回路も、図５の第２のメモリ装置３１２の信号パス切り替え回路と同様である。

図６は、第２のメモリ装置３１２の構成例を示すブロック図である。第２のメモリ装置３１２は、例えばＳＤＲＡＭである。クロックバッファ６０１は、クロック信号ＣＬＫ及びクロックイネーブル信号ＣＫＥを入力し、クロック信号ＣＬＫをバッファリングし、各ブロックに出力する。アドレスバッファ６０２は、バンクアドレスＢＡ及びアドレスＡＤＤをバッファリングし、アドレスコントローラ６０６に出力する。アドレスＡＤＤは、ロウアドレス及びカラムアドレスを含む。コマンドデコーダ６０３は、チップセレクトバー信号ＣＳＢ、ロウアドレスストローブバー信号ＲＡＳＢ、カラムアドレスストローブバー信号ＣＡＳＢ及びライトイネーブルバー信号ＷＥＢを入力し、アクティブコマンド、プリチャージコマンド、リードコマンド及びライトコマンド等のコマンドを生成し、アドレスバッファ６０２、メモリコアコントローラ６０７及びアクセス制限回路６１５に出力する。入出力バッファ６０４は、マスク信号ＭＡＳＫを入力し、外部に対してデータＤＱを入出力する。具体的には、入出力バッファ６０４は、メモリセルアレイ６０８に書き込むためのデータＤＱを入力したり、メモリセルアレイ６０８から読み出したデータＤＱを出力する。アドレスコントローラ６０６は、アドレスバッファ６０２から入力したアドレスを、バーストコントローラ６０５、メモリコアコントローラ６０７、Ｘコントローラ６１０及びアクセス制限回路６１５に出力する。バーストコントローラ６０５は、バーストモードではバースト読み出し又はバースト書き込みを行うためのアドレスをＹコントローラ６０９に出力する。バースト読み出し又はバースト書き込みは、連続するアドレス領域のアドレスをインクリメントしながら順次読み出し又は書き込みを行う。メモリコアコントローラ６０７は、Ｙコントローラ６０９、Ｘコントローラ６１０、テストコード発生部６１４及びアクセス制限回路６１５を制御する。

メモリセルアレイ６０８は、２次元行列状に配列された複数のメモリセルを有し、各アドレスにデータを記憶する。各メモリセルは、ワードライン及びカラムラインの選択により特定される。Ｙコントローラ６０９は、ロウアドレスに応じたワードラインを選択する。Ｘコントローラ６１０は、カラムアドレスに応じたカラムラインを選択する。バススイッチ６１３は、入出力バッファ６０４と、リードアンプ６１１又はライトアンプ６１２との間でデータを入出力する。ライトアンプ６１２は、入出力バッファ６０４からバススイッチ６１３を介して入力したデータを増幅し、メモリセルアレイ６０８に出力する。ライトコマンドが入力されると、メモリセルアレイ６０８では、選択されたワードライン及びカラムラインのメモリセルにデータが書き込まれる。また、リードコマンドが入力されると、メモリセルアレイ６０８では、選択されたワードライン及びカラムラインのメモリセルからデータが読み出される。リードアンプ６１１は、読み出されたデータを増幅し、バススイッチ６１３を介して入出力バッファ６０４に出力する。

テストコード発生部６１４は、テストコードを生成する。アクセス制限回路６１５は、テストコード発生部６１４、コマンドデコーダ６０３、メモリコアコントローラ６０７及びアドレスコントローラ６０６から信号を入力し、コマンドデコーダ６０３が生成するコマンド信号を制御する。具体的には、アクセス制限回路６１５は、テストモードにおいて、メモリセルアレイ６０８に対するアクセスの許可又は禁止を制御する。

なお、第１のメモリ装置３１１は、図６の第２のメモリ装置３１２に対して、アクセス制限回路６１５を削除したもの、または、機能停止させたものである。

図７（Ａ）は、図６のアクセス制限回路６１５の構成例を示すブロック図である。アドレスバッファ６０２は、アドレス取り込み信号７２１に応じて、アドレスＡＤＤを取り込み、１１ビットのロウアドレスＲＡ０〜ＲＡ１０及び８ビットのカラムアドレスＣＡ０〜ＣＡ７を出力する。ロウアドレスＲＡ０〜ＲＡ１０は、アドレスコントローラ６０６を介してＸコントローラ６１０に出力され、Ｘコントローラ６１０はロウアドレスＲＡ０〜ＲＡ１０に応じてワードラインを選択する。カラムアドレスＣＡ０〜ＣＡ７は、アドレスコントローラ６０６及びバーストコントローラ６０５を介してＹコントローラ６０９に出力され、Ｙコントローラ６０９はカラムアドレスＣＡ０〜ＣＡ７に応じてカラムラインを選択する。

本実施形態では、アドレス空間の大きさが異なる第１のメモリ装置３１１及び第２のメモリ装置３１２を同時にテストするために、回数情報ラッチ７０１にアクセス回数設定値を記憶させる。具体的には、テストモードにおいて、アクセス回数設定値をアドレスＡＤＤとしてアドレスバッファ６０２を介して回数情報ラッチ７０１に入力する。回数情報ラッチ７０１は、テストモードの開始を示す信号７１１に応じて、テストモード開始時に、そのアドレスＡＤＤをアクセス回数設定値として記憶する。カウンタ７０２は、テストモード信号７１１に応じてテストモードでは、例えばアクティブコマンド信号ＡＣＴＶを基に、メモリセルアレイ６０８のアクセスの回数をカウントする。比較回路７０３は、カウンタ７０２によりカウントされたアクセスの回数７１２と回数情報ラッチ７０１に記憶されたアクセス回数設定値７１３とを比較し、比較結果信号Ｂ１を出力する。比較結果信号Ｂ１は、カウントされたアクセスの回数７１２がアクセス回数設定値７１３より小さければハイレベルになり、カウントされたアクセスの回数７１２がアクセス回数設定値７１３以上になればローレベルになる。動作停止制御回路７０４は、比較結果信号Ｂ１及びアクティブ信号ｒａｓｚを入力し、アクセス禁止信号Ｂ２を出力する。具体的には、動作停止制御回路７０４は、テストモードにおいて、カウンタ７０２によりカウントされたアクセスの回数７１２がアクセス回数設定値７１３より小さいときにはメモリセルアレイ６０８へのアクセスを許可し、カウンタ７０２によりカウントされたアクセスの回数７１２がアクセス回数設定値７１３に到達するとメモリセルアレイ６０８へのアクセスを禁止する。

コマンドデコーダ６０３は、アクティブコマンド制御回路７３１、リード／ライトコマンド制御回路７３２及びリフレッシュコマンド制御回路７３３を有し、信号７２２を入力し、アクティブコマンド信号ＡＣＴＶ、プリチャージコマンドＰＲＥ、リード／ライトコマンド信号ＲＤ／ＷＲ及びリフレッシュコマンド信号ＲＥＦを出力する。メモリコアコントローラ６０７は、アクティブコマンド信号ＡＣＴＶ、プリチャージコマンドＰＲＥ、リード／ライトコマンド信号ＲＤ／ＷＲ及びリフレッシュコマンド信号ＲＥＦを入力し、制御する。また、メモリコアコントローラ６０７は、アクティブコマンド信号ＡＣＴＶ及びプリチャージコマンドＰＲＥに応じてアクティブ信号ｒａｓｚを生成する。

なお、回数情報ラッチ７０１は、１１ビットアドレスＡＤＤを入力する場合には、最大２０４８回のアクセス回数設定値までしか記憶することができない。そこで、回数情報ラッチ７０１は、２のｎ乗のアクセス回数設定値のうちのｎを記憶するようにしてもよい。例えば、５ビットアドレスＡＤＤが「１００００」の場合には、ｎ＝１６が回数情報ラッチ７０１に保持される。その場合、アクセス回数設定値は２¹⁶になる。

図７（Ｂ）は、アクティブコマンド制御回路７３１の構成例を示す回路図である。アクティブコマンド信号ａｃｔｐは、コマンドデコーダ６０３により生成される。否定論理積回路７４１は、アクティブコマンド信号ａｃｔｐ及びアクセス禁止信号Ｂ２の否定論理積信号を出力する。アクセス禁止信号Ｂ２は、ハイレベルがアクセスの許可を示し、ローレベルがアクセスの禁止を示す。インバータ７４２は、否定論理積回路７４１の出力信号の論理反転信号をアクティブコマンド信号ａｃｔｐｚとして出力する。アクセス禁止信号Ｂ２がハイレベルであれば、アクティブコマンド信号ａｃｔｐｚはアクティブコマンド信号ａｃｔｐと同じになり、アクセスが許可される。アクセス禁止信号Ｂ２がローレベルであれば、アクティブコマンド信号ａｃｔｐｚはローレベル固定になり、アクセスが禁止される。

図８は、図７（Ａ）及び（Ｂ）の回路の動作例を示すタイミングチャートである。アクティブコマンド信号ａｃｔｐｚは、アクティブコマンド制御回路７３１の出力信号である。アクティブ信号ｒａｓｚは、メモリコアコントローラ６０７がアクティブコマンド信号ａｃｔｐｚ及びプリチャージコマンド信号を基に生成する信号であり、ハイレベルがアクティブ状態ＡＣＴＶを示し、ローレベルがプリチャージ状態ＰＲＥを示す。アクティブ状態ＡＣＴＶは、アクセスしようとするロウアドレスＲＡ０〜ＲＡ１０を有効にし、ワードラインを選択状態にする。この有効にされたロウアドレスは、プリチャージコマンドの入力によりプリチャージ状態ＰＲＥになるまで有効となる。他のロウアドレスを指定する場合、プリチャージコマンドを入力する必要がある。アクティブ状態ＡＣＴＶにおいて、リードコマンドを入力することにより指定したカラムアドレスのメモリセルアレイ６０８からデータを読み出すことができ、ライトコマンドを入力することにより指定したカラムアドレスのメモリセルアレイ６０８にデータを書き込むことができる。

カウンタ７０２は、アクティブコマンド信号ａｃｔｐｚのパルスをアクセスの回数としてカウントする。比較結果信号Ｂ１は、カウントされたアクセスの回数７１２がアクセス回数設定値７１３より小さければハイレベルになり、カウントされたアクセスの回数７１２がアクセス回数設定値７１３以上になればローレベルになる。アクセス禁止信号Ｂ２は、比較結果信号Ｂ１がハイレベル又はアクティブ信号ｒａｓｚがハイレベルのときにハイレベルになり、比較結果信号Ｂ１がローレベルかつアクティブ信号ｒａｓｚがローレベルのときにローレベルになる。アクセス禁止信号Ｂ２がハイレベルのときには、アクティブコマンド制御回路７３１は、アクティブコマンド信号ａｃｔｐをそのままアクティブコマンド信号ａｃｔｐｚとして出力し、アクセスを許可する。アクセス禁止信号Ｂ２がローレベルのときには、アクティブコマンド制御回路７３１は、アクティブコマンド信号ａｃｔｐｚをローレベルに固定し、アクセスを禁止する。これ以後、アクティブ信号ｒａｓｚは、ローレベルのプリチャージ状態を維持する。

なお、アクセス禁止信号Ｂ２は、比較結果信号Ｂ１がローレベルになったとしても、アクティブ信号ｒａｓｚがハイレベルの間はアクティブ状態であるためハイレベルを維持し、現在のアクセスを有効にする。その後、アクティブ信号ｒａｓｚがローレベルになると、アクセス禁止信号Ｂ２がローレベルになり、アクセスを禁止する。

上記では、カウンタ７０２がアクティブコマンド信号ａｃｔｐｚの回数をカウントし、アクティブコマンド制御回路７３１がアクティブコマンド信号ａｃｔｐｚの出力を制御する例を説明した。同様に、リード／ライト制御回路７３２がアクセスの禁止を制御することもできる。リード／ライト制御回路７３２は、アクティブコマンド制御回路７３１と同様の構成を有する。その場合、カウンタ７０２は、リード／ライト制御回路７３２が出力するリードコマンド又はライトコマンド信号ＲＤ／ＷＲの回数をアクセスの回数としてカウントする。リード／ライト制御回路７３２は、アクティブコマンド制御回路７３１と同様に、アクセス禁止信号Ｂ２を基にリード／ライトコマンド信号ＲＤ／ＷＲの出力を制御する。

また、同様に、リフレッシュ制御回路７３３がアクセスの禁止を制御することもできる。リフレッシュ制御回路７３３は、アクティブコマンド制御回路７３１と同様の構成を有する。その場合、カウンタ７０２は、リフレッシュ制御回路７３３が出力するリフレッシュコマンド信号ＲＥＦの回数をアクセスの回数としてカウントする。リフレッシュ制御回路７３３は、アクティブコマンド制御回路７３１と同様に、アクセス禁止信号Ｂ２を基にリフレッシュコマンド信号ＲＥＦの出力を制御する。

図９は、図７（Ａ）の回数情報ラッチ７０１の構成例を示す回路図である。説明の簡単のため、回数情報ラッチ７０１が１ビットのアドレスＲＡ０をアクセス回数設定値として記憶する場合を例に説明するが、実際には、１１ビットのアドレスＲＡ０〜ＲＡ１０を記憶する。インバータ９０１は、アドレスＲＡ０の論理反転信号を出力する。信号７１１は、テストモードの開始時に生成されるパルス信号である。インバータ９０２は、信号７１１の論理反転信号を出力する。トランスファゲート９０３は、信号７１１に応じて、テストモードの開始時にオンになり、それ以後、オフになる。インバータ９０４及び９０５は、トランスファゲート９０３から入力されたアクセス回数設定値を記憶する。

図１０（Ａ）〜（Ｃ）は、図７（Ａ）のカウンタ７０２を説明するための図である。図１０（Ａ）は、カウンタ７０２の構成例を示すブロック図である。説明の簡単のため、カウンタ７０２は、３個のカウンタユニット１００１〜１００３を有し、３ビットのカウントを行う場合を例に説明するが、必要数に応じてカウンタユニットの個数は任意である。カウンタユニット１００１は、端子Ａにアクティブコマンド信号ａｃｔｐｚを入力し、端子Ｂにテストモード信号ＴＥＳＴを入力し、端子Ｃからカウント値Ｃ１を出力する。テストモード信号ＴＥＳＴは、通常モードではローレベルになり、テストモードではハイレベルになる。カウンタユニット１００２は、端子Ａがカウンタユニット１００１の端子Ｃに接続され、端子Ｂにテストモード信号ＴＥＳＴを入力し、端子Ｃからカウント値Ｃ２を出力する。カウンタユニット１００３は、端子Ａがカウンタユニット１００２の端子Ｃに接続され、端子Ｂにテストモード信号ＴＥＳＴを入力し、端子Ｃからカウント値Ｃ３を出力する。

図１０（Ｂ）は、図１０（Ａ）のカウンタユニット１００１の構成例を示す回路図である。カウンタユニット１００２及び１００３も、カウンタユニット１００１と同じ構成を有する。否定論理積回路１０１１は、端子Ａ及び端子Ｂの信号の否定論理積信号を出力する。インバータ１０１２は、端子Ｂの信号の論理反転信号を出力する。インバータ１０１３は、端子Ｃの信号の論理反転信号を出力する。インバータ１０１５は、否定論理積回路１０１１の出力信号の論理反転信号を出力する。トランスファゲート１０１４は、インバータ１０１３及び否定論理積回路１０１６間に接続され、否定論理積回路１０１１の出力信号がローレベルのときにオンし、否定論理積回路１０１１の出力信号がハイレベルのときにオフする。否定論理積回路１０１６は、トランスファゲート１０１４の出力信号及び端子Ｂの信号の否定論理積信号を出力する。トランスファゲート１０１７は、否定論理積回路１０１６及び否定論理和（ＮＯＲ）回路１０１８間に接続され、否定論理積回路１０１１の出力信号がローレベルのときにオフし、否定論理積回路１０１１の出力信号がハイレベルのときにオンする。インバータ１０１９は、端子Ｃの信号の論理反転信号をトランスファゲート１０１７の出力端子に出力する。否定論理和回路１０１８は、インバータ１０１２及び１０１９の出力信号の否定論理和信号を端子Ｃに出力する。

図１０（Ｃ）は、図１０（Ａ）のカウンタ７０２の動作例を示す図である。最初、テストモード信号ＴＥＳＴはローレベル（Ｌ）である。この時、カウント値Ｃ１〜Ｃ３はローレベルになる。次に、テストモード信号ＴＥＳＴがハイレベルになると、カウント値Ｃ１〜Ｃ３はローレベルである。次に、アクティブコマンド信号ａｃｔｐｚがハイレベルになると、カウント値Ｃ１〜Ｃ３はローレベルである。次に、アクティブコマンド信号ａｃｔｐｚがローレベルになると、カウント値Ｃ１がハイレベルになり、カウント値Ｃ２及びＣ３がローレベルになる。次に、アクティブコマンド信号ａｃｔｐｚがハイレベルになると、カウント値Ｃ１がハイレベルになり、カウント値Ｃ２及びＣ３がローレベルになる。次に、アクティブコマンド信号ａｃｔｐｚがローレベルになると、カウント値Ｃ１及びＣ３がローレベルになり、カウント値Ｃ２がハイレベルになる。以上のように、カウンタ７０２は、テストモードにおいて、アクティブコマンド信号ａｃｔｐｚのパルス数をカウントし、３ビットカウント値Ｃ１〜Ｃ３を出力することができる。

図１１は、アドレス空間が大きい第１のメモリ装置３１１及びアドレス空間が小さい第２のメモリ装置３１２のテスト方法を示す図である。アドレス空間が大きい第１のメモリ装置３１１は、例えば１２ビットのロウアドレスＲＡ０〜ＲＡ１１を入力し、「０００」〜「ＦＦＦ」（１６進数）のアドレス空間にデータを記憶することができる。アドレス空間が小さい第２のメモリ装置３１２は、例えば１１ビットのロウアドレスＲＡ０〜ＲＡ１０を入力し、「０００」〜「７ＦＦ」（１６進数）のアドレス空間にデータを記憶することができる。メモリ装置３１１及び３１２に共通のアドレスＲＡ０〜ＲＡ１０を入力し、メモリ装置３１１及び３１２を同時にテストすることができる。テスト方法は、所定のアドレスにデータを書き込み、そのアドレスからデータを読み出す。その際、書き込みデータと読み出しデータが同じであれば、正常なメモリ装置であるとしてテスト合格になる。

アドレス空間が大きい第１のメモリ装置３１１では、最上位ビットアドレスＲＡ１１がハイレベル（Ｈ）であるときには上位半分のアドレス空間１１０１がアクセスされ、最上位ビットアドレスＲＡ１１がローレベル（Ｌ）であるときには下位半分のアドレス空間がアクセスされる。第２のメモリ装置３１２には、第１のメモリ装置３１１の１２ビット入力アドレスＲＡ０〜ＲＡ１１のうちの下位１１ビットのアドレスＲＡ０〜ＲＡ１０が入力される。そのため、最上位ビットアドレスＲＡ１１がローレベルのときには、第１のメモリ装置３１１では「０００」〜「７ＦＦ」のアドレス空間がアクセスされ、第２のメモリ装置３１２でも「０００」〜「７ＦＦ」のアドレス空間がアクセスされる。これに対し、最上位ビットアドレスＲＡ１１がハイレベルのときには、第１のメモリ装置３１１では「８００」〜「ＦＦＦ」のアドレス空間１１０１がアクセスされ、第２のメモリ装置３１２では「０００」〜「７ＦＦ」のアドレス空間がアクセスされる。その結果、図１の場合では、メモリ装置１０１の全アドレスのテストを行うと、メモリ装置１０２は、メモリ装置１０１に対して、約２倍のアクセス回数によるテストが行われることになる問題点が生じる。本実施形態の第２のメモリ装置３１２は、アクセス回数が設定値に到達するとアクセスを禁止するため、アクセス回数を設定値以下に抑制することができ、過剰ストレスによる第２のメモリ装置３１２の寿命の短縮化を防止することができる。

また、テスト方法として、特定のアドレス順番でアクセスをすると、アクセスエラーが発生しやすいことが分かっている。そのため、そのような特定のアドレス順番のテストパターンを用いてテストを行う。テストパターンとして、例えば、第１番目は「０００」のアドレス、第２番目は第１番目のアドレスを反転させた「ＦＦＦ」のアドレス、第３番目は第１番目のアドレスをインクリメントした「００１」のアドレス、第４番目は第３番目のアドレスを反転させた「ＦＦＥ」のアドレスになる。このように、アドレスの反転とインクリメントを行いながらアドレスを変化させるテストパターンでは、最上位ビットアドレスＲＡ１１がローレベルとハイレベルを交互に繰り返すことになる。このテストパターンは、このようなアドレスの変化によりエラーになるケースがあることを前提にしたテストである。第１のメモリ装置３１１では、このような特定のアドレス順番によるテストが行われる。しかし、図２のメモリ装置１０１及び１０２を同時にテストすると、メモリ装置１０２は、最上位ビットアドレスＲＡ１１がハイレベルのときにはアクセスが禁止されているため、奇数番目のテストパターンしかテストが行われず、上記の特定のアドレス順のテストが実現できない。本実施形態の第２のメモリ装置３１２は、第１のメモリ装置３１１と同様に、上記の特定のアドレス順のテストを行うことができるので、テストの信頼性の低下を防止することができる。

図１２（Ａ）は第１のパターンのテスト方法を示す図であり、図１２（Ｂ）は１２８Ｍビットの第１のメモリ装置３１１のテストのアクセスアドレス順を示す図であり、図１２（Ｃ）は６４Ｍビットの第２のメモリ装置３１２のテストのアクセスアドレス順を示す図である。図１２（Ａ）のテストモードでは、各アクセス回数におけるテスタ４０１のアドレス、１２８Ｍビットの第１のメモリ装置３１１のアドレス、６４Ｍビットの第２のメモリ装置３１２のアドレスを示す。例えば、第１回目のアクセスでは、テスタ４０１は「０００」のアドレスを出力し、１２８Ｍビットの第１のメモリ装置３１１は「０００」のアドレスにアクセスし、６４Ｍビットの第２のメモリ装置３１２は「０００」のアドレスにアクセスする。第２回目のアクセスでは、テスタ４０１は「ＦＦＦ」のアドレスを出力し、１２８Ｍビットの第１のメモリ装置３１１は「ＦＦＦ」のアドレスにアクセスし、６４Ｍビットの第２のメモリ装置３１２は「７ＦＦ」のアドレスにアクセスする。第１のパターンでは、第１回目は「０００」のアドレス、第２回目は第１回目のアドレスを反転させた「ＦＦＦ」のアドレス、第３回目は第１回目のアドレスをインクリメントした「００１」のアドレス、第４回目は第３回目のアドレスを反転させた「ＦＦＥ」のアドレスになる。このように、アドレスの反転とインクリメントを行いながらアドレスを変化させる。第１のパターンは、２０４８回のアクセステストを行う。図１２（Ｂ）の１２８Ｍビットの第１のメモリ装置３１１及び図１２（Ｃ）の６４Ｍビットの第２のメモリ装置３１２では、第１のパターンに基づく所望のアドレス変化のテストを行うことができる。アクセス回数設定値を１０２４回に設定しているため、第２のメモリ装置３１２では１０２５回以降アクセスが行われない。

図１３（Ａ）は第２のパターンのテスト方法を示す図であり、図１３（Ｂ）は１２８Ｍビットの第１のメモリ装置３１１のテストのアクセスアドレス順を示す図であり、図１３（Ｃ）は６４Ｍビットの第２のメモリ装置３１２のテストのアクセスアドレス順を示す図である。図１３（Ａ）のテストモードでは、各アクセス回数におけるテスタ４０１のアドレス、１２８Ｍビットの第１のメモリ装置３１１のアドレス、６４Ｍビットの第２のメモリ装置３１２のアドレスを示す。例えば、第２０４７回目のアクセスでは、テスタ４０１は「７ＦＦ」のアドレスを出力し、１２８Ｍビットの第１のメモリ装置３１１は「７ＦＦ」のアドレスにアクセスし、６４Ｍビットの第２のメモリ装置３１２は「７ＦＦ」のアドレスにアクセスする。第２０４８回目のアクセスでは、テスタ４０１は「８００」のアドレスを出力し、１２８Ｍビットの第１のメモリ装置３１１は「８００」のアドレスにアクセスし、６４Ｍビットの第２のメモリ装置３１２は「０００」のアドレスにアクセスする。第２のパターンは、４０９６回のアクセステストを行う。図１３（Ｂ）の１２８Ｍビットの第１のメモリ装置３１１及び図１３（Ｃ）の６４Ｍビットの第２のメモリ装置３１２では、第２のパターンに基づく所望のアドレス変化のテストを行うことができる。アクセス回数設定値を２０４８回に設定しているため、第２のメモリ装置３１２では２０４９回以降アクセスが行われない。

図１４（Ａ）は第３のパターンのテスト方法を示す図であり、図１４（Ｂ）は１２８Ｍビットの第１のメモリ装置３１１のテストのアクセスアドレス順を示す図であり、図１４（Ｃ）は６４Ｍビットの第２のメモリ装置３１２のテストのアクセスアドレス順を示す図である。図１４（Ａ）のテストモードでは、各アクセス回数におけるテスタ４０１のアドレス、１２８Ｍビットの第１のメモリ装置３１１のアドレス、６４Ｍビットの第２のメモリ装置３１２のアドレスを示す。例えば、第８１９１回目のアクセスでは、テスタ４０１は「８００」のアドレスを出力し、１２８Ｍビットの第１のメモリ装置３１１は「８００」のアドレスにアクセスし、６４Ｍビットの第２のメモリ装置３１２は「０００」のアドレスにアクセスする。第８１９２回目のアクセスでは、テスタ４０１は「７ＦＦ」のアドレスを出力し、１２８Ｍビットの第１のメモリ装置３１１は「７ＦＦ」のアドレスにアクセスし、６４Ｍビットの第２のメモリ装置３１２は「７ＦＦ」のアドレスにアクセスする。第３のパターンは、１６３８４回のアクセステストを行う。図１４（Ｂ）の１２８Ｍビットの第１のメモリ装置３１１及び図１４（Ｃ）の６４Ｍビットの第２のメモリ装置３１２では、第３のパターンに基づく所望のアドレス変化のテストを行うことができる。アクセス回数設定値を８１９２回に設定しているため、第２のメモリ装置３１２では８１９３回以降アクセスが行われない。

図１５は、第１のメモリ装置３１１及び第２のメモリ装置３１２を同時にテストする方法を示すフローチャートである。ステップＳ１５０１では、メモリテストがスタートし、テストモード信号がハイレベルになり、メモリモードになる。次に、ステップＳ１５０２では、図５の信号パス切り替え回路は、通常モードの信号パスからテストモードの信号パスに切り換える。次に、ステップＳ１５０３では、回数設定モードにおいて、回数情報ラッチ７０１は、例えば図１２（Ａ）の第１のパターンのアクセス回数設定値（１０２４回）を記憶する。次に、ステップＳ１５０４では、例えば図１２（Ａ）の第１のパターンについて第１のメモリ装置３１１及び第２のメモリ装置３１２のテストを同時に行う。次に、ステップＳ１５０５では、回数設定モードが解除される。次に、ステップＳ１５０６では、回数設定モードにおいて、回数情報ラッチ７０１は、例えば図１３（Ａ）の第２のパターンのアクセス回数設定値（２０４８回）を記憶する。次に、ステップＳ１５０７では、例えば図１３（Ａ）の第２のパターンについて第１のメモリ装置３１１及び第２のメモリ装置３１２のテストを同時に行う。次に、ステップＳ１５０８では、回数設定モードが解除される。以下、第３のパターン以降のテストが同様に行われる。

以上のように、本実施形態のメモリシステムは、アドレス空間の大きさが異なる第１のメモリ装置３１１及び第２のメモリ装置３１２を有する。第１のメモリ装置３１１は、第２のメモリ装置３１２よりアドレス空間が大きく、複数ビットのアドレスＲＡ０〜ＲＡ１１を入力してテストを行う。第２のメモリ装置３１２は、第１のメモリ装置３１１よりアドレス空間が小さく、第１のメモリ装置３１１に入力される複数ビットのアドレスＲＡ０〜ＲＡ１１のうちの一部のビットのアドレスＲＡ０〜ＲＡ１０を入力し、第１のメモリ装置３１１と同時にテストを行う。第２のメモリ装置３１２の動作停止制御回路７０４は、テストモードにおいて、カウンタ７０２によりカウントされたアクセスの回数７１２が回数設定値７１３より小さいときにはメモリセルアレイ６０８へのアクセスを許可し、カウンタ７０２によりカウントされたアクセスの回数７１２が回数設定値７１３に到達するとメモリセルアレイ６０８へのアクセスを禁止する。

アドレス空間が小さい第２のメモリ装置３１２は、アクセスの回数をカウントし、カウント値がアクセス回数設定値になるまで、入力アドレスにしたがってアクセスを実施し、アクセス回数設定値を超えると、アクセスを自動的に禁止する。テストパターンを発生する際には、アドレス空間の大きい第１のメモリ装置３１１を意識して作成すればよく、アドレス空間の大きさが異なるメモリ装置３１１及び３１２を容易に同時にテストすることができる。第２のメモリ装置３１２はアクセス回数でアクセスを制限できるため、より多くのテストパターンに対応できるようになる。

本実施形態によれば、アドレス空間の大きさが異なる複数のメモリ装置３１１及び３１２を同時にテストすることができる。また、テストモードにおいて、メモリ空間が小さい第２のメモリ装置３１２の過度のアクセス回数の増加を防止することができる。また、アドレス空間が大きい第１のメモリ装置３１１と同様に、アドレス空間が小さい第２のメモリ装置３１２でも所望のアドレス順でテストを行うことができる。

なお、第２のメモリ装置３１２は、第１及び第２のテストモードを有し、第１のテストモードでは上記のようにアクセス制限を行い、第２のテストモードではアクセス制限を行わないようにしてもよい。また、メモリ装置３１１及び３１２は、ＳＤＲＡＭ以外のメモリであってもよい。また、３個以上のメモリ装置を同時にテストすることもできる。

なお、上記実施形態は、何れも本発明を実施するにあたっての具体化の例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、又はその主要な特徴から逸脱することなく、様々な形で実施することができる。

３０１半導体チップ
３０２装置
３１１第１のメモリ装置
３１２第２のメモリ装置
３１３メモリコントローラ
３１４処理装置
６０２アドレスバッファ
６０３コマンドデコーダ
６０７メモリコアコントローラ
６１５アクセス制限回路
７０１回数情報ラッチ
７０２カウンタ
７０３比較回路
７０４動作停止制御回路

Claims

アドレス空間の大きさが異なる複数のメモリ装置に対して複数ビットのアドレスのうちの一部のビットが共通のアドレスを入力して同時にテストを行う際のアドレス空間の小さい方のメモリ装置であって、
アドレスにデータを記憶するメモリセルアレイと、
前記メモリセルアレイのアクセスの回数をカウントするカウンタと、
前記カウンタによりカウントされたアクセスの回数と回数設定値とを比較する比較回路と、
テストモードにおいて、前記カウンタによりカウントされたアクセスの回数が前記回数設定値より小さいときには前記メモリセルアレイへのアクセスを許可し、前記カウンタによりカウントされたアクセスの回数が前記回数設定値に到達すると前記メモリセルアレイへのアクセスを禁止する動作停止制御回路と
を有することを特徴とするメモリ装置。
前記カウンタは、アクティブコマンド、リードコマンド又はライトコマンドの回数を前記アクセスの回数としてカウントすることを特徴とする請求項１記載のメモリ装置。
さらに、前記回数設定値を記憶するラッチを有し、
前記比較回路は、前記カウンタによりカウントされたアクセスの回数と前記ラッチに記憶された回数設定値とを比較することを特徴とする請求項１又は２記載のメモリ装置。
前記ラッチは、２のｎ乗の回数設定値のうちのｎを記憶することを特徴とする請求項３記載のメモリ装置。
アドレス空間の大きさが異なる第１のメモリ装置及び第２のメモリ装置を有するメモリシステムであって、
前記第１のメモリ装置は、前記第２のメモリ装置よりアドレス空間が大きく、複数ビットのアドレスを入力してテストを行い、
前記第２のメモリ装置は、前記第１のメモリ装置よりアドレス空間が小さく、前記第１のメモリ装置に入力される複数ビットのアドレスのうちの一部のビットのアドレスを入力し、前記第１のメモリ装置と同時にテストを行い、
前記第２のメモリ装置は、
アドレスにデータを記憶するメモリセルアレイと、
前記メモリセルアレイのアクセスの回数をカウントするカウンタと、
前記カウンタによりカウントされたアクセスの回数と回数設定値とを比較する比較回路と、
テストモードにおいて、前記カウンタによりカウントされたアクセスの回数が回数設定値より小さいときには前記メモリセルアレイへのアクセスを許可し、前記カウンタによりカウントされたアクセスの回数が回数設定値に到達すると前記メモリセルアレイへのアクセスを禁止する動作停止制御回路と
を有することを特徴とするメモリシステム。