JP2011258283A - メモリ装置及びメモリシステム - Google Patents
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Abstract
【解決手段】アドレス空間の大きさが異なる複数のメモリ装置に対して複数ビットのアドレスのうちの一部のビットが共通のアドレスを入力して同時にテストを行う際のアドレス空間の小さい方のメモリ装置であって、アドレスにデータを記憶するメモリセルアレイと、メモリセルアレイのアクセスの回数をカウントするカウンタ(702)と、カウンタによりカウントされたアクセスの回数と回数設定値とを比較する比較回路(703)と、テストモードにおいて、カウンタによりカウントされたアクセスの回数が回数設定値に到達するとメモリセルアレイへのアクセスを禁止する動作停止制御回路(704)とを有するメモリ装置が提供される。
【選択図】図7
Description
302 装置
311 第1のメモリ装置
312 第2のメモリ装置
313 メモリコントローラ
314 処理装置
602 アドレスバッファ
603 コマンドデコーダ
607 メモリコアコントローラ
615 アクセス制限回路
701 回数情報ラッチ
702 カウンタ
703 比較回路
704 動作停止制御回路
Claims (5)
- アドレス空間の大きさが異なる複数のメモリ装置に対して複数ビットのアドレスのうちの一部のビットが共通のアドレスを入力して同時にテストを行う際のアドレス空間の小さい方のメモリ装置であって、
アドレスにデータを記憶するメモリセルアレイと、
前記メモリセルアレイのアクセスの回数をカウントするカウンタと、
前記カウンタによりカウントされたアクセスの回数と回数設定値とを比較する比較回路と、
テストモードにおいて、前記カウンタによりカウントされたアクセスの回数が前記回数設定値より小さいときには前記メモリセルアレイへのアクセスを許可し、前記カウンタによりカウントされたアクセスの回数が前記回数設定値に到達すると前記メモリセルアレイへのアクセスを禁止する動作停止制御回路と
を有することを特徴とするメモリ装置。 - 前記カウンタは、アクティブコマンド、リードコマンド又はライトコマンドの回数を前記アクセスの回数としてカウントすることを特徴とする請求項1記載のメモリ装置。
- さらに、前記回数設定値を記憶するラッチを有し、
前記比較回路は、前記カウンタによりカウントされたアクセスの回数と前記ラッチに記憶された回数設定値とを比較することを特徴とする請求項1又は2記載のメモリ装置。 - 前記ラッチは、2のn乗の回数設定値のうちのnを記憶することを特徴とする請求項3記載のメモリ装置。
- アドレス空間の大きさが異なる第1のメモリ装置及び第2のメモリ装置を有するメモリシステムであって、
前記第1のメモリ装置は、前記第2のメモリ装置よりアドレス空間が大きく、複数ビットのアドレスを入力してテストを行い、
前記第2のメモリ装置は、前記第1のメモリ装置よりアドレス空間が小さく、前記第1のメモリ装置に入力される複数ビットのアドレスのうちの一部のビットのアドレスを入力し、前記第1のメモリ装置と同時にテストを行い、
前記第2のメモリ装置は、
アドレスにデータを記憶するメモリセルアレイと、
前記メモリセルアレイのアクセスの回数をカウントするカウンタと、
前記カウンタによりカウントされたアクセスの回数と回数設定値とを比較する比較回路と、
テストモードにおいて、前記カウンタによりカウントされたアクセスの回数が回数設定値より小さいときには前記メモリセルアレイへのアクセスを許可し、前記カウンタによりカウントされたアクセスの回数が回数設定値に到達すると前記メモリセルアレイへのアクセスを禁止する動作停止制御回路と
を有することを特徴とするメモリシステム。
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