JP2011250287A - オペレイショナル・トランスコンダクタンス・アンプ - Google Patents
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Abstract
【課題】MOSトランジスタのしきい値電圧の絶対値が低い場合でも優れた線形性能を確保しつつ、入力信号レベルを大きくすることができるオペレイショナル・トランスコンダクタンス・アンプを提供する。
【解決手段】信号が入力され、信号を出力するNMOSトランジスタ(以下、Tr)11、12、ドレインがTr11のソースに接続され、ゲートがTr12のソースに接続されるTr13、ドレインがTr12のソースに接続され、ゲートがTr11のソースに接続されるTr14、Tr13に電流を供給する電流源17、Tr14に電流を供給する電流源18、Tr13のソースとTr14のソースとの間に接続される抵抗素子19、Tr13、14に対し、それらトランジスタの動作点が飽和領域内の線形領域に近い側から遠い側に向かう方向にシフトするように電圧を印加する電圧源21、22によってOTAを構成する。
【選択図】 図1
【解決手段】信号が入力され、信号を出力するNMOSトランジスタ(以下、Tr)11、12、ドレインがTr11のソースに接続され、ゲートがTr12のソースに接続されるTr13、ドレインがTr12のソースに接続され、ゲートがTr11のソースに接続されるTr14、Tr13に電流を供給する電流源17、Tr14に電流を供給する電流源18、Tr13のソースとTr14のソースとの間に接続される抵抗素子19、Tr13、14に対し、それらトランジスタの動作点が飽和領域内の線形領域に近い側から遠い側に向かう方向にシフトするように電圧を印加する電圧源21、22によってOTAを構成する。
【選択図】 図1
Description
本発明は、オペレイショナル・トランスコンダクタンス・アンプ(OTA:Operational Transcondactance Amplifier)に関し、より詳細には、カプリオのクアッド回路をベースにしたオペレイショナル・トランスコンダクタンス・アンプに関する。
現在、電圧を電流に変換するオペレイショナル・トランスコンダクタンス・アンプ(以下、本明細書では単にOTA、あるいはOTA回路とも記す)には、多くの種類があるが、例えば、特許文献1、非特許文献1に記載されているようなカプリオのクアッド回路は、入力電圧に対する出力電流の線形性能が、他のOTAに比べて非常に優れているという特徴を有している。例えば、このようなOTAをOTA−Cフィルタとして用いることで、線形性能の優れた高速フィルタを構成することができる。
R. Caprio著 IEE Electron. Lett,9巻、6号、147〜148ページ、1973年。論文タイトル「Precision differential Voltage-Current Convertor」
しかしながら、従来のOTA回路をベースにしたカプリオのクアッド回路は、最大入力信号レベルが、OTA回路に使用されるトランジスタのしきい値電圧によって制限されるという問題があった。以下、この問題を、図10を使って詳細に説明する。
図10は、カプリオのクアッド回路をベースにした従来のOTA回路を示した図である。図示したOTA回路は、NMOSトランジスタ132〜135と、PMOSトランジスタ130、131と、電流源136、137と、抵抗素子143と、差動入力端子138、139と、出力端子140、141と、端子142、144〜147とを備えている。
図10は、カプリオのクアッド回路をベースにした従来のOTA回路を示した図である。図示したOTA回路は、NMOSトランジスタ132〜135と、PMOSトランジスタ130、131と、電流源136、137と、抵抗素子143と、差動入力端子138、139と、出力端子140、141と、端子142、144〜147とを備えている。
図10に示したOTAは、カプリオのクアッド回路をベースにしているので線形性能に優れ、高速なOTA回路を実現できる。
図10に示したOTA回路の動作を説明する。なお、説明において、NMOSトランジスタ134のソース端子である端子146の電圧をV146、ゲート端子となる端子145の電圧をV145、ドレイン端子となる端子144の電圧をV144とする。
NMOSトランジスタ134がOTA回路として動作するためには、飽和領域条件である式(1)を満足する必要がある。
V145−V146−Vth<V144−V146 …式(1)
式(1)において、VthはNMOSトランジスタ134のしきい値電圧であり、NMOSトランジスタ134がエンハンスメント型である場合には正の数値である。また入力信号が0の場合、すなわち差動入力端子138、139にかかる電圧が同じである場合、端子144、145の電圧V144、V145は同じ値になり、この値をVaとする。
図10に示したOTA回路の動作を説明する。なお、説明において、NMOSトランジスタ134のソース端子である端子146の電圧をV146、ゲート端子となる端子145の電圧をV145、ドレイン端子となる端子144の電圧をV144とする。
NMOSトランジスタ134がOTA回路として動作するためには、飽和領域条件である式(1)を満足する必要がある。
V145−V146−Vth<V144−V146 …式(1)
式(1)において、VthはNMOSトランジスタ134のしきい値電圧であり、NMOSトランジスタ134がエンハンスメント型である場合には正の数値である。また入力信号が0の場合、すなわち差動入力端子138、139にかかる電圧が同じである場合、端子144、145の電圧V144、V145は同じ値になり、この値をVaとする。
差動入力端子138、139に入力信号としてそれぞれ−Vin、+Vinの信号が与えられた場合、端子144、145の電圧Vaは、電圧Vaを中心として互いに反対にシフトする。このため、V144、V145は、それぞれ式(2)、式(3)によって表される。
V144=Va−b・Vin …式(2)
V145=Va+b・Vin …式(3)
V144=Va−b・Vin …式(2)
V145=Va+b・Vin …式(3)
ここで、bはOTAの周波数特性によって決まる値で、DC(直流)の場合は1となる。以下、簡略のためb=1として、式(2)、式(3)を式(1)に代入して整理すると、式(4)が得られる。
(Vth/2)>Vin …式(4)
式(4)からわかるように、図10に示したOTA回路は、入力信号電圧Vinがしきい値電圧Vthの絶対値の2分の1を超える場合、MOSトランジスタ203が飽和領域から外れ、OTA回路として正常に動作しなくなる。なお、式(1)〜(4)は、NMOSトランジスタ134について得られたものであるが、同様に計算することでNMOSトランジスタ135に関しても式(4)を得ることができる。
(Vth/2)>Vin …式(4)
式(4)からわかるように、図10に示したOTA回路は、入力信号電圧Vinがしきい値電圧Vthの絶対値の2分の1を超える場合、MOSトランジスタ203が飽和領域から外れ、OTA回路として正常に動作しなくなる。なお、式(1)〜(4)は、NMOSトランジスタ134について得られたものであるが、同様に計算することでNMOSトランジスタ135に関しても式(4)を得ることができる。
多くのアナログ回路では、電源電圧が低い場合、あるいはトランジスタのしきい値電圧が大きい場合に信号レンジが制限を受ける。ところが、図10に示したOTA回路では、電源電圧と関係なく、式(4)に示したように、しきい値電圧Vthの絶対値により、OTAの動作が制限されることになる。しきい値電圧の絶対値は、環境温度による低下(高温時)や製造時のばらつきを見込んで設定されており、現状では一般に0.5〜0.8Vの範囲に設定されている。したがって、図10に示したOTA回路が良好な線形特性を得るためには、その最大入力信号レベルは0.25Vとなる。
つまり、従来のカプリオのクアッド回路をベースにしたOTA回路は、最大入力信号レベルがMOSトランジスタ134、135のしきい値電圧の半分程度に制限されるという問題があった。
つまり、従来のカプリオのクアッド回路をベースにしたOTA回路は、最大入力信号レベルがMOSトランジスタ134、135のしきい値電圧の半分程度に制限されるという問題があった。
本発明は、このような点に鑑みてなされたもので、MOSトランジスタのしきい値電圧の絶対値が低い場合でも優れた線形性能を確保しつつ、入力信号レベルを大きくすることができるカプリオのクアッド回路をベースにしたオペレイショナル・トランスコンダクタンス・アンプを提供することを目的とする。このようなオペレイショナル・トランスコンダクタンス・アンプをOTA−Cフィルタとして用いることで、入力信号レベルが大きくてかつ線形性能に優れた高速フィルタを実現することができる。
以上の課題を解決するため、本発明のオペレイショナル・トランスコンダクタンス・アンプは、ゲートに第1入力信号が入力され、ドレインから第1出力信号が出力される第1MOSトランジスタ(例えば図1、5に示したNMOSトランジスタ11、図7に示したPMOSトランジスタ111)と、ゲートに第2入力信号が入力され、ドレインから第2出力信号が出力される第2MOSトランジスタ(例えば図1、5に示したNMOSトランジスタ12、図7に示したPMOSトランジスタ112)とを備える第1トランジスタ対と、ドレインが前記第1MOSトランジスタのソースに接続され、ゲートが前記第2MOSトランジスタのソースに接続される第3MOSトランジスタ(例えば図1、5に示したNMOSトランジスタ13、図7に示したPMOSトランジスタ113)と、ドレインが前記第2MOSトランジスタのソースに接続され、ゲートが前記第1MOSトランジスタのソースに接続される第4MOSトランジスタ(例えば図1、5に示したNMOSトランジスタ14、図7に示したPMOSトランジスタ114)と、を備える第2トランジスタ対と、前記第3MOSトランジスタのソースに電流を供給する第1電流源(例えば図1、5に示した電流源17、図7に示した電流源117)と、前記第4MOSトランジスタのソースに電流を供給する第2電流源(例えば図1、5に示した電流源18、図7に示した電流源118)と、を備える電流源対と、前記第3MOSトランジスタのソースと前記第4MOSトランジスタのソースとの間に接続される第1抵抗素子(例えば図1、5に示した抵抗素子19、図7に示した抵抗素子119)と、を備えるオペレイショナル・トランスコンダクタンス・アンプであって、前記第3MOSトランジスタ及び前記第4MOSトランジスタに対し、それらトランジスタの動作点が飽和領域内の線形領域に近い側から遠い側に向かう方向にシフトするように電圧を印加する電圧印加手段(例えば図1に示した電圧源21、22、例えば図5に示した電圧源51、52、例えば図7に示した電圧源121、122)と、を備えることを特徴とする。
また、本発明のオペレイショナル・トランスコンダクタンス・アンプは、上記した発明において、前記電圧印加手段が、前記第3MOSトランジスタのゲートと前記第4MOSトランジスタのドレインとの間に接続され、前記第3MOSトランジスタに、前記第3MOSトランジスタの動作点が飽和領域内の線形領域に近い側から遠い側に向かう方向にシフトするように電圧を印加する第1電圧源(例えば図1に示した電圧源22、図5に示した電圧源52、図7に示した電圧源122)と、前記第4MOSトランジスタのゲートと前記第3MOSトランジスタのドレインとの間に接続され、前記第4MOSトランジスタに、前記第4MOSトランジスタの動作点が飽和領域内の線形領域に近い側から遠い側に向かう方向にシフトするように電圧を印加する第2電圧源(例えば図1に示した電圧源21、図5に示した電圧源51、図7に示した電圧源121)と、を含むことが望ましい。
また、本発明のオペレイショナル・トランスコンダクタンス・アンプは、上記した発明において、前記電圧印加手段が、前記第1MOSトランジスタのソースと前記第3MOSトランジスタのドレインとの間に接続され、前記第3MOSトランジスタに、前記第3MOSトランジスタの動作点が飽和領域内の線形領域に近い側から遠い側に向かう方向にシフトするように電圧を印加する第3電圧源(例えば図5に示した電圧源51)と、前記第2MOSトランジスタのソースと前記第4MOSトランジスタのドレインとの間に接続され、前記第4MOSトランジスタに、前記第4MOSトランジスタの動作点が飽和領域内の線形領域に近い側から遠い側に向かう方向にシフトするように電圧を印加する第4電圧源(例えば図5に示した電圧源52)と、を含むことが望ましい。
また、本発明のオペレイショナル・トランスコンダクタンス・アンプは、上記した発明において、前記電圧印加手段が、第3電流源(例えば図3に示したPMOSトランジスタ41)から電流の供給を受ける第1端子と、第4電流源(例えば図3に示したNMOSトランジスタ42)から電流の供給を受ける第2端子を備えた第2抵抗素子(例えば図3に示した抵抗素子43)を含む電圧源を含むことが望ましい。
また、本発明のオペレイショナル・トランスコンダクタンス・アンプは、上記した発明において、前記電圧源が、該電圧源によって印加される電圧値と、前記第2トランジスタ対のMOSトランジスタのしきい値電圧とを加算または減算した値が一定の電圧値になるような電圧を生成する適応型電圧生成回路であることが望ましい(例えば、式(42)、(43))。
また、本発明のオペレイショナル・トランスコンダクタンス・アンプは、上記した発明において、前記電圧源が、該電圧源によって印加される電圧値と、前記第2トランジスタ対のMOSトランジスタのしきい値電圧とを加算または減算した値が一定の電圧値になるような電圧を生成する適応型電圧生成回路であることが望ましい(例えば、式(42)、(43))。
また、本発明のオペレイショナル・トランスコンダクタンス・アンプは、上記した発明において、前記適応型電圧生成回路が、前記第2トランジスタ対のMOSトランジスタの導電型がN型の場合、電圧源によって印加される電圧値と、前記第2トランジスタ対のMOSトランジスタのしきい値電圧とを加算した電圧値が一定の値になるように電圧を生成し、前記第2トランジスタ対のMOSトランジスタの導電型がP型の場合、電圧源によって印加される電圧値から、前記第2トランジスタ対のMOSトランジスタのしきい値電圧を減算した電圧値が一定の値になるように電圧を生成することが望ましい(例えば、式(42)、(43))。
また、本発明のオペレイショナル・トランスコンダクタンス・アンプは、上記した発明において、前記第3電圧源が、第1MOSトランジスタのソースと第3MOSトランジスタのドレインの間に接続された第3抵抗素子(例えば図6に示した抵抗素子71)と、前記第3MOSトランジスタと直列接続になるように前記第3MOSトランジスタのドレインと接続された第5電流源(例えば図6に示した電流源69)と、前記第1MOSトランジスタと直列接続になるように前記第1MOSトランジスタのソースと接続された第6電流源(例えば図6に示した電流源67)と、備え、前記第5電流源、前記第6電流源によって供給される電流値が、いずれも前記第1電流源によって供給される電流の値と前記第3抵抗素子を流れる電流の値との和に等しく、前記第4電圧源は、第2MOSトランジスタのソースと第4MOSトランジスタのドレインの間に接続された第4抵抗素子(例えば図6に示した抵抗素子72)と、前記第4MOSトランジスタと直列接続になるように前記第4MOSトランジスタのドレインと接続された第7電流源(例えば図6に示した電流源70)と、前記第3MOSトランジスタと直列接続になるように前記第3MOSトランジスタのソースと接続された第8電流源(例えば図6に示した電流源68)と、を備え、前記第7電流源、前記第8電流源によって供給される電流値が、いずれも前記第2電流源によって供給される電流の値と前記第4抵抗素子を流れる電流の値との和に等しいことが望ましい(例えば、式(12)、(13))。
また、本発明のオペレイショナル・トランスコンダクタンス・アンプは、上記した発明において、前記第3電流源が第5MOSトランジスタ(例えば図8に示したPMOSトランジスタ81、86)であり、前記第4電流源が第6MOSトランジスタ(例えば図8に示したNMOSトランジスタ82、87)であって、非反転端子及び反転端子から入力信号を入力し、差分を出力信号として出力する差動増幅器(例えば差動増幅器96)と、前記差動増幅器の出力信号が入力されるゲートを有する第7MOSトランジスタ(例えば図8に示したPMOSトランジスタ91)と、前記第7MOSトランジスタのゲートに接続されるゲート(例えば図8に示した端子101)と、前記非反転端子と接続されるドレインを有する第8MOSトランジスタ(例えば図8に示したPMOSトランジスタ93)と、前記第8MOSトランジスタのドレインと第5抵抗素子(例えば図8に示した抵抗素子95)を介して接続されるドレインと、当該ドレインと接続されるゲートを有する第9MOSトランジスタ(例えば図8に示したNMOSトランジスタ94)と、前記第7MOSトランジスタのドレインと接続されるドレイン、当該ドレインに接続されるゲートを有する第10MOSトランジスタ(例えば図8に示したNMOSトランジスタ92)と、をさらに備え、前記差動増幅器の出力信号が、前記第5MOSトランジスタのゲートに入力して前記第5MOSトランジスタを制御し、前記第10MOSトランジスタのゲートとドレインとに接続された端子が前記第6MOSトランジスタのゲートに入力して前記第6MOSトランジスタを制御することが望ましい。
また、本発明のオペレイショナル・トランスコンダクタンス・アンプは、上記した発明において、前記差動増幅器の出力端子に接続するゲート端子を有する第11MOSトランジスタ(例えば図9に示したPMOSトランジスタ107)と、前記第11MOSトランジスタのドレイン端子に接続するドレインと、当該ドレインと接続するゲートを有する第12MOSトランジスタ(例えば図9に示したNMOSトランジスタ108)と、当該第12MOSトランジスタのドレイン及びゲートと接続するゲートを有する第13MOSトランジスタ(例えば図9に示したNMOSトランジスタ106)と、前記第9MOSトランジスタのドレインと接続される第9電流源(例えば図9に示した電流源114)と、をさらに備え、前記第5抵抗素子は、前記前記第8MOSトランジスタのドレイン、第9MOSトランジスタのドレイン及びゲート、前記第13MOSトランジスタのドレインに接続されることが望ましい。
本発明によれば、第3MOSトランジスタ、第4MOSトランジスタを飽和状態で動作させる方向に電圧を印加することができる。このため、OTA回路として動作する入力電圧範囲は印加された電圧の半分だけ拡大する。したがって、カプリオのクアッド回路をベースとしながら、入力可能な電圧の範囲を拡大することが可能なOTA回路を提供することができる。
以下、図を参照して本発明に係る実施形態1ないし実施形態3のOTA回路を説明する。
(実施形態1)
1 構成
図1は、本発明の実施形態1のOTA回路を説明するための回路図である。なお、図1に示した実施形態1のOTA回路の構成は、図10に示した従来のOTA回路に電圧源21、22を加えたものである。電圧源21、22は、後述するNMOSトランジスタ13、14に対し、それらトランジスタの動作点が飽和領域内の線形領域に近い側から遠い側に向かう方向にシフトするように電圧を印加する。
なお、ここで、本明細書において使用される、トランジスタの動作点、飽和領域、線形領域の文言について説明する。図2は、MOSトランジスタのドレインに流れ込む電流Idを縦軸に、MOSトランジスタのドレイン・ソース間にかかる電圧Vdsを横軸にとって両者の関係(Id−Vds特性)を示した図である。Id−Vds特性は、ゲート・ソース間にかかる電圧Vgsによって変わるので、電圧Vgsを変えることにより、Id−Vds特性を示す曲線は複数描かれる。
(実施形態1)
1 構成
図1は、本発明の実施形態1のOTA回路を説明するための回路図である。なお、図1に示した実施形態1のOTA回路の構成は、図10に示した従来のOTA回路に電圧源21、22を加えたものである。電圧源21、22は、後述するNMOSトランジスタ13、14に対し、それらトランジスタの動作点が飽和領域内の線形領域に近い側から遠い側に向かう方向にシフトするように電圧を印加する。
なお、ここで、本明細書において使用される、トランジスタの動作点、飽和領域、線形領域の文言について説明する。図2は、MOSトランジスタのドレインに流れ込む電流Idを縦軸に、MOSトランジスタのドレイン・ソース間にかかる電圧Vdsを横軸にとって両者の関係(Id−Vds特性)を示した図である。Id−Vds特性は、ゲート・ソース間にかかる電圧Vgsによって変わるので、電圧Vgsを変えることにより、Id−Vds特性を示す曲線は複数描かれる。
MOSトランジスタの動作領域は、周知のように、線形領域(非飽和領域)と、飽和領域とに分けられる。線形領域とは、図示したように、電圧Vdsの変化に応じて電流Idの値が変化する動作領域である。飽和領域は、電圧Vdsの変化によらず電流Idが略一定の値をとる動作領域である。動作点とは、MOSトランジスタのゲート、ソース、ドレインに外部から入力される電圧をいい、図中に示した点P1は、従来技術のOTA回路の動作点を示している。従来技術のOTA回路では、VdsがVLの動作点において電流Idの値がILとなる。
本発明は、このような従来のOTA回路に電圧源21、22を追加する。そして、電圧源21、22によって電圧を印加することにより、OTA回路に外部から入力される電圧VdsやVgsを変えることなく、VdsをVHに高めた場合の動作点P2において得られる電流IHを得る。本発明では、このような電圧の印加の仕方を、「トランジスタの動作点が飽和領域内の線形領域に近い側から遠い側に向かう方向にシフトするように電圧を印加する」と記す。
上記した、「トランジスタの動作点が飽和領域内の線形領域に近い側から遠い側に向かう方向にシフトするように電圧を印加する」とは、電圧源を使って電圧を印加することにより、例えば、MOSトランジスタに外部から印加される、Vdsと電流Idとの対応する点を、点P1から点P2にシフトさせることをいう。
すなわち、図1に示したOTA回路は、NMOSトランジスタ11、12、13、14と、PMOSトランジスタ15、16と、抵抗素子19と、電流源17、18と、電圧源21、22を備えている。電圧源21、22によって印加される電圧値をVcとする。
電源端子34は負の電源端子であり、電源端子33は正の電源端子である。OTA回路の差動入力端子23、24には、差動信号が入力される。符号25、26を付して示した端子は、OTA回路の出力端子である。また、図中に示した27、28、29、30の符号は、いずれもノードを示している。
すなわち、図1に示したOTA回路は、NMOSトランジスタ11、12、13、14と、PMOSトランジスタ15、16と、抵抗素子19と、電流源17、18と、電圧源21、22を備えている。電圧源21、22によって印加される電圧値をVcとする。
電源端子34は負の電源端子であり、電源端子33は正の電源端子である。OTA回路の差動入力端子23、24には、差動信号が入力される。符号25、26を付して示した端子は、OTA回路の出力端子である。また、図中に示した27、28、29、30の符号は、いずれもノードを示している。
NMOSトランジスタ11について、ドレインがPMOSトランジスタ15のドレインと出力端子25に接続され、ゲート端子が差動入力端子23に接続され、ソース端子がNMOSトランジスタ13のドレイン端子と電圧源21の一方の端子に接続されている。電圧源21の他方の端子はNMOSトランジスタ14のゲート端子32に接続されている。また、NMOSトランジスタ12については、ドレイン端子がPMOSトランジスタ16のドレイン端子と出力端子26に接続され、ゲート端子が差動入力端子24に接続され、ソース端子が、電圧源22の一方の端子、NMOSトランジスタ14のドレイン端子に接続されている。電圧源22の他方の端子はNMOSトランジスタ13のゲートの端子31に接続されている。NMOSトランジスタ13については、ソース端子が抵抗素子19の一方の端子29、電流源17に接続されている。NMOSトランジスタ14については、ソース端子が抵抗素子19の他方の端子30と電流源18に接続されている。
以上説明した実施形態1のOTA回路は、電圧源21、22を除き、非特許文献1や特許文献1に記載されているカプリオのクアッド回路と同様の構成である。
以上説明した実施形態1のOTA回路は、電圧源21、22を除き、非特許文献1や特許文献1に記載されているカプリオのクアッド回路と同様の構成である。
図3は、図1に示した電圧源21を説明するための図である。
電圧源21は、PMOSトランジスタ41と、NMOSトランジスタ42と、抵抗素子43と、を備えている。電源端子48は正の電源端子、電源端子49は負の電源端子である。端子46は図1に示したノード27に接続される端子であって、端子47は図1に示したノード32に接続される端子である。PMOSトランジスタ41、NMOSトランジスタ42に流れる電流は固定であってもよいし、可変であってもよい。
PMOSトランジスタ41、NMOSトランジスタ42は、抵抗素子43に電流を供給する電流源として機能する。PMOSトランジスタ41、NMOSトランジスタ42によって供給される電流の値は、端子44、45によって印加される電圧によって制御される。
電圧源21は、PMOSトランジスタ41と、NMOSトランジスタ42と、抵抗素子43と、を備えている。電源端子48は正の電源端子、電源端子49は負の電源端子である。端子46は図1に示したノード27に接続される端子であって、端子47は図1に示したノード32に接続される端子である。PMOSトランジスタ41、NMOSトランジスタ42に流れる電流は固定であってもよいし、可変であってもよい。
PMOSトランジスタ41、NMOSトランジスタ42は、抵抗素子43に電流を供給する電流源として機能する。PMOSトランジスタ41、NMOSトランジスタ42によって供給される電流の値は、端子44、45によって印加される電圧によって制御される。
PMOSトランジスタ41については、ゲート端子が電流制御端子44に接続され、ソース端子が正の電源端子48に接続され、ドレイン端子は抵抗素子43の一方の端子46に接続されている。また、NMOSトランジスタ42については、ゲート端子が電流制御端子45に接続され、ドレイン端子が抵抗素子43の他方の端子47に接続され、ソース端子が負の電源端子49に接続されている。
なお、上記した電圧源21の構成は図1に示した電圧源22と同様であるから、電圧源21の説明を、電圧源22の説明に代えるものとする。ただし、電圧源22の端子46は図1に示したノード28に接続され、端子47はノード31に接続される。
なお、上記した電圧源21の構成は図1に示した電圧源22と同様であるから、電圧源21の説明を、電圧源22の説明に代えるものとする。ただし、電圧源22の端子46は図1に示したノード28に接続され、端子47はノード31に接続される。
以上の構成を有する電圧源において、MOSトランジスタ41、42は電流制御端子44、45に印加される電圧によってソース、ドレイン間を流れる電流の電流値が制御される電流源として動作する。MOSトランジスタ41、42を流れる電流値をIcとする。電流Icの電流は、MOSトランジスタ41から抵抗素子43に供給され、MOSトランジスタ42を通って電源端子49に流れる。この時、抵抗素子43の抵抗値をRとすると、抵抗素子43の端子46と端子47との間に電圧値Vcの電圧が発生する。電圧値Vcは、式(5)のように、抵抗値Rと電流Icとから求めることができる。
Vc=Ic・R …式(5)
このような電圧源によれば、電流制御端子44、45によってMOSトランジスタ41、42に流れる電流Icを制御することにより、電圧値Vcを調整することができる。
Vc=Ic・R …式(5)
このような電圧源によれば、電流制御端子44、45によってMOSトランジスタ41、42に流れる電流Icを制御することにより、電圧値Vcを調整することができる。
図4は、図1に示したOTA回路の電圧源21、22をより具体的に説明するための図である。図4では、図1の電圧源21、22を図3で示した抵抗素子と2つの電流源に置き換えているものである。すなわち、電圧源21は、抵抗素子65と電流源61、63から構成されている。抵抗素子65では、電流源61から電流Icが供給されて、電流源63へ電流Icが流れていく。このようにすることで抵抗素子65には式(5)に示すような電流Icが流れるので抵抗素子65の抵抗値をR65とすると、抵抗素子の端子27、32の間には、電圧Ic・R65(=Vc)が発生する。同様に、電圧源22は、抵抗素子66と電流源62、64から構成されている。すなわち抵抗素子66は、電流源62から電流Icが供給されて、電流源64へ電流Icが流れていく。このようにすることで抵抗素子66には電流Icが流れるので抵抗素子66の抵抗値をR66とすると、抵抗素子の端子28、31の間には、電圧Ic・R66(=Vc)が発生する。
2 動作
次に、図1に示した実施形態1のOTA回路における、NMOSトランジスタ13の動作について説明する。NMOSトランジスタ13のソース電圧(端子29の電圧)をVs1、ゲート電圧をVg1、ドレイン電圧をVd1、NMOSトランジスタ14のソース電圧(端子30の電圧)をVs1’、ゲート電圧をVg1’、ドレイン電圧をVd1’とする。このとき、図1のOTAが正常に動作するためには、NMOSトランジスタ13の各電圧が飽和領域条件である式(6)を満たす必要がある。
Vd1−Vs1>Vg1−Vs1−Vth …式(6)
式(6)において、VthはNMOSトランジスタ13のしきい値電圧で、NMOSトランジスタ13がエンハンスメント型である場合には正の数値である。入力信号が0の場合、すなわち差動入力端子である差動入力端子23、24にかかる電圧が同じである場合、電圧Vd1、Vd1’も同じ電圧値になり、この時の電圧値をVaとする。
次に、図1に示した実施形態1のOTA回路における、NMOSトランジスタ13の動作について説明する。NMOSトランジスタ13のソース電圧(端子29の電圧)をVs1、ゲート電圧をVg1、ドレイン電圧をVd1、NMOSトランジスタ14のソース電圧(端子30の電圧)をVs1’、ゲート電圧をVg1’、ドレイン電圧をVd1’とする。このとき、図1のOTAが正常に動作するためには、NMOSトランジスタ13の各電圧が飽和領域条件である式(6)を満たす必要がある。
Vd1−Vs1>Vg1−Vs1−Vth …式(6)
式(6)において、VthはNMOSトランジスタ13のしきい値電圧で、NMOSトランジスタ13がエンハンスメント型である場合には正の数値である。入力信号が0の場合、すなわち差動入力端子である差動入力端子23、24にかかる電圧が同じである場合、電圧Vd1、Vd1’も同じ電圧値になり、この時の電圧値をVaとする。
ここで、電圧Vg1、電圧Vg1’は、電圧値Vaから電圧源21、22の電圧値Vcを減算したVa−Vcとなる。
また、差動入力端子23、24に電圧値Vinの信号が与えられると、電圧Vd1、Vd1’は、電圧Vaを中心として互いに反対の方向へシフトするので式(7)、式(8)で表すことができる。
Vd1=Va−b・Vin …式(7)
Vd1’=Va+b・Vin …式(8)
また、差動入力端子23、24に電圧値Vinの信号が与えられると、電圧Vd1、Vd1’は、電圧Vaを中心として互いに反対の方向へシフトするので式(7)、式(8)で表すことができる。
Vd1=Va−b・Vin …式(7)
Vd1’=Va+b・Vin …式(8)
式(7)、(8)中のbはOTA回路の周波数特性によって決まる値で、DC(直流)の場合には1となる。また、電圧Vg1、Vg1’は式(9)、式(10)で表すことができる。
Vg1=Va−Vc+b・Vin …式(9)
Vg1’=Va−Vc−b・Vin …式(10)
Vg1=Va−Vc+b・Vin …式(9)
Vg1’=Va−Vc−b・Vin …式(10)
簡単のためb=1として、式(7)、式(9)を式(6)に代入して整理すると、式(11)が得られる。
(Vc+Vth)/2>Vin …式(11)
式(11)によれば、入力信号の電圧値Vinが(Vc+Vth)/2を超えない限り、実施形態1のOTA回路は正常に動作する。したがって、実施形態1のOTA回路は、電圧源21、22によって供給される電圧Vcを調整することにより、入力信号の制限を適正な電圧値の範囲に設定することができる。このような実施形態1は、電圧Vcを供給する電圧源21、22を追加したことにより、入力信号の電圧値Vinがしきい値電圧Vthの1/2に制限される従来技術よりも、Vc/2だけ入力信号の電圧値Vinを拡張することができるものといえる。
(Vc+Vth)/2>Vin …式(11)
式(11)によれば、入力信号の電圧値Vinが(Vc+Vth)/2を超えない限り、実施形態1のOTA回路は正常に動作する。したがって、実施形態1のOTA回路は、電圧源21、22によって供給される電圧Vcを調整することにより、入力信号の制限を適正な電圧値の範囲に設定することができる。このような実施形態1は、電圧Vcを供給する電圧源21、22を追加したことにより、入力信号の電圧値Vinがしきい値電圧Vthの1/2に制限される従来技術よりも、Vc/2だけ入力信号の電圧値Vinを拡張することができるものといえる。
なお、図1においてMOSトランジスタ15、16は出力端子25、26に出力される出力信号の同相信号レベルを最適なレベルに調整するために設けられている。そのためにPMOSトランジスタ15、16の共通のゲート端子35には、同相信号レベル制御用アンプからの信号が供給されている。また、PMOSトランジスタ15、16は例えば、抵抗素子に置き換えても構わないし、カレントミラーを設けて出力信号を増幅してから出力しても構わない。
(実施形態2)
1 構成
図5は、本発明の実施形態2のOTA回路を説明するための回路図である。なお、図5において、図1に示して説明した構成については同様の符号を付し、説明を一部略すものとする。なお、図5中に示した符号53、54、55、56はいずれもノードを示している。
実施形態2のOTA回路は、NMOSトランジスタ11〜14と、PMOSトランジスタ15、16と、電流源17、18と、電圧源51、52とを備えている。電圧源51、52によって供給される電圧の値はVcである。
実施形態2のOTA回路は、図1に示した電圧源21、22とは異なる位置に電圧源51、52を備える点で実施形態1と相違する。
1 構成
図5は、本発明の実施形態2のOTA回路を説明するための回路図である。なお、図5において、図1に示して説明した構成については同様の符号を付し、説明を一部略すものとする。なお、図5中に示した符号53、54、55、56はいずれもノードを示している。
実施形態2のOTA回路は、NMOSトランジスタ11〜14と、PMOSトランジスタ15、16と、電流源17、18と、電圧源51、52とを備えている。電圧源51、52によって供給される電圧の値はVcである。
実施形態2のOTA回路は、図1に示した電圧源21、22とは異なる位置に電圧源51、52を備える点で実施形態1と相違する。
NMOSトランジスタ11について、ドレイン端子がPMOSトランジスタ15のドレインと出力端子25に接続され、ゲート端子が差動入力端子23に接続され、ソース端子がNMOSトランジスタ14のゲート端子と電圧源51の一方の端子に接続されている。電圧源51の他方の端子はNMOSトランジスタ13のドレイン端子55に接続されている。また、NMOSトランジスタ12については、ドレイン端子がPMOSトランジスタ16のドレイン端子と出力端子26に接続され、ゲート端子が差動入力端子24に接続され、ソース端子が、電圧源52の一方の端子、NMOSトランジスタ13のゲート端子に接続されている。電圧源52の他方の端子はNMOSトランジスタ14のドレイン端子56に接続されている。NMOSトランジスタ13については、ソースが抵抗素子19の一方の端子29、電流源17に接続されている。NMOSトランジスタ14については、ソース端子が抵抗素子19の他方の端子30と電流源18に接続されている。
図6は、図5に示したOTA回路の電圧源51、52をより具体的に説明するための図である。図6では、図5の電圧源51、52を図3で示した抵抗素子と2つの電流源に置き換えている。電圧源51は、抵抗素子71と電流源67、69から構成されている。すなわち抵抗素子71は、電流源67から電流Icが供給されて、電流源69へ電流Icが流れていく。このようにすることで抵抗素子71には電流Icが流れるので抵抗素子71の抵抗値をR71とすると、抵抗素子の端子55、54の間には、電圧Ic・R71(=Vc)が発生する。ただし、電流源67の電流I67は抵抗素子71とともにMOSトランジスタ13にも電流I13が流れるので電流源67の電流I67は、式(12)に示すように、抵抗素子71に流すべき電流Icに、MOSトランジスタ13に流れる電流I13を加えた値にすべきである。
I67=Ic+I13 …式(12)
I67=Ic+I13 …式(12)
電流源69の電流I69は抵抗素子71とともにMOSトランジスタ11からも電流I11が流れてくるのでI69は、式(13)に示すように、抵抗素子71に流すべき電流Icに、MOSトランジスタ11から流れてくる電流I11を加えた値にすべきである。
I69=Ic+I11 …式(13)
ここで、カプリオのクアッド回路の線形性を維持させるために、MOSトランジスタ11とMOSトランジスタ13のゲート・ソース間電圧をいつも同じにすべきであるので、MOSトランジスタ11、13に流れる電流は同じにすべきである。すなわち、式(12)、式(13)より、電流源67と電流源69の電流値は同じにすべきである。電圧源52についても同様にして、電流源68、70に流すべき電流値を設定できる。この説明については、省略することにする。
I69=Ic+I11 …式(13)
ここで、カプリオのクアッド回路の線形性を維持させるために、MOSトランジスタ11とMOSトランジスタ13のゲート・ソース間電圧をいつも同じにすべきであるので、MOSトランジスタ11、13に流れる電流は同じにすべきである。すなわち、式(12)、式(13)より、電流源67と電流源69の電流値は同じにすべきである。電圧源52についても同様にして、電流源68、70に流すべき電流値を設定できる。この説明については、省略することにする。
2 動作
次に、以上述べた実施形態2のOTA回路における、NMOSトランジスタ13の動作を説明する。NMOSトランジスタ13のソース電圧をVs2、ゲート電圧をVg2、ドレイン電圧をVd2、NMOSトランジスタ14のソース電圧をVs2’、ゲート電圧をVg2’、ドレイン電圧をVd2’とする。このとき、図5のOTAが正常に動作するためには、NMOSトランジスタ13の各電圧が飽和領域条件である式(14)を満たす必要がある。
Vd2−Vs2>Vg2−Vs2−Vth …式(14)
次に、以上述べた実施形態2のOTA回路における、NMOSトランジスタ13の動作を説明する。NMOSトランジスタ13のソース電圧をVs2、ゲート電圧をVg2、ドレイン電圧をVd2、NMOSトランジスタ14のソース電圧をVs2’、ゲート電圧をVg2’、ドレイン電圧をVd2’とする。このとき、図5のOTAが正常に動作するためには、NMOSトランジスタ13の各電圧が飽和領域条件である式(14)を満たす必要がある。
Vd2−Vs2>Vg2−Vs2−Vth …式(14)
VthはNMOSトランジスタ13のしきい値電圧で、NMOSトランジスタがエンハンスメント型である場合には正の数値である。電圧源51、52によって供給される電圧はVcである。また入力信号が0の場合、すなわち差動入力端子23、24の電圧が同じである場合、電圧Vg2’、Vg2も同じ電圧である。この時の電圧Vg2’、Vg2を電圧Vaとする。NMOSトランジスタ13、14のドレイン電圧Vd2、Vd2’は電圧Vg2’、Vg2から電圧源51、52の電圧値Vcを加算したVa+Vcとなる。
差動入力端子23、24に信号Vinが与えられた場合、電圧Vg2’、Vg2は、電圧Vaを中心として互いに反対の方向へシフトする。したがって、電圧Vg2、Vg2’は式(15)、(16)によって表すことができる。
Vg2’=Va−b・Vin …式(15)
Vg2 =Va+b・Vin …式(16)
Vg2’=Va−b・Vin …式(15)
Vg2 =Va+b・Vin …式(16)
ここで、bはOTAの周波数特性によって決まる値で、DC(直流)の場合は1となる。また、NMOSトランジスタ13、14のドレイン電圧Vd2、Vd2’は式(17)、式(18)で表すことができる。
Vd2 =Va+Vc−b・Vin …式(17)
Vd2’ =Va+Vc+b・Vin …式(18)
Vd2 =Va+Vc−b・Vin …式(17)
Vd2’ =Va+Vc+b・Vin …式(18)
簡略のためb=1として、式(16)、式(17)を式(14)に代入して整理すると、式(19)が得られる。
(Vc+Vth)/2>Vin …式(19)
式(19)は実施形態1において得られた式(11)と同じである。このことから、実施形態2は、電圧源51、52をNMOSトランジスタ13、14のドレイン端子に接続しているが、電圧源をNMOSトランジスタ13、14のゲート端子に接続した実施形態1と同様の効果を得られることがわかる。
このような実施形態2のOTA回路は、入力信号である電圧Vinが(Vc+Vth)/2を超えない限り、カプリオのクアッド回路をベースとしたOTAとして正常に動作する。このため、電圧源51、52を追加したことにより、Vc/2だけ入力信号電圧を従来技術よりも拡張することができる。
(Vc+Vth)/2>Vin …式(19)
式(19)は実施形態1において得られた式(11)と同じである。このことから、実施形態2は、電圧源51、52をNMOSトランジスタ13、14のドレイン端子に接続しているが、電圧源をNMOSトランジスタ13、14のゲート端子に接続した実施形態1と同様の効果を得られることがわかる。
このような実施形態2のOTA回路は、入力信号である電圧Vinが(Vc+Vth)/2を超えない限り、カプリオのクアッド回路をベースとしたOTAとして正常に動作する。このため、電圧源51、52を追加したことにより、Vc/2だけ入力信号電圧を従来技術よりも拡張することができる。
(実施形態3)
1 構成
図7は、実施形態3のOTA回路を説明するための図である。実施形態3では、図7のうち、図1で説明した構成と同様の構成については、図1に示した対応する構成の符号である数字に「100」を加算した数字を符号として付し、説明を一部略すものとする。
実施形態3のOTA回路は、図1に示した実施形態1のOTA回路の正、負の電源端子33、34を除く全ての回路素子を図中で上下を反転させた上で、NMOSトランジスタ11〜14をPMOSトランジスタ111〜114に、PMOSトランジスタ15、16をNMOSトランジスタ115、116に置換えたものである。
1 構成
図7は、実施形態3のOTA回路を説明するための図である。実施形態3では、図7のうち、図1で説明した構成と同様の構成については、図1に示した対応する構成の符号である数字に「100」を加算した数字を符号として付し、説明を一部略すものとする。
実施形態3のOTA回路は、図1に示した実施形態1のOTA回路の正、負の電源端子33、34を除く全ての回路素子を図中で上下を反転させた上で、NMOSトランジスタ11〜14をPMOSトランジスタ111〜114に、PMOSトランジスタ15、16をNMOSトランジスタ115、116に置換えたものである。
2 動作
次に、図7に示した実施形態3のOTA回路における、PMOSトランジスタ113の動作について説明する。PMOSトランジスタ113のソース電圧をVs3、ゲート電圧をVg3、ドレイン電圧をVd3とし、PMOSトランジスタ114のソース電圧をVs3’、ゲート電圧をVg3’、ドレイン電圧をVd3’とする。このとき、図7のOTAが正常に動作するためには、PMOSトランジスタ113の各電圧が飽和領域条件である式(20)を満たす必要がある。
Vd3−Vs3<Vg3−Vs3−Vth …式(20)
次に、図7に示した実施形態3のOTA回路における、PMOSトランジスタ113の動作について説明する。PMOSトランジスタ113のソース電圧をVs3、ゲート電圧をVg3、ドレイン電圧をVd3とし、PMOSトランジスタ114のソース電圧をVs3’、ゲート電圧をVg3’、ドレイン電圧をVd3’とする。このとき、図7のOTAが正常に動作するためには、PMOSトランジスタ113の各電圧が飽和領域条件である式(20)を満たす必要がある。
Vd3−Vs3<Vg3−Vs3−Vth …式(20)
式(20)において、VthはPMOSトランジスタ113のしきい値電圧で、PMOSトランジスタ113がエンハンスメント型である場合には負の数値である。電圧源121、122によって供給される電圧はVcである。また入力信号が0の場合、すなわち差動入力端子123、124の電圧が同じである場合、電圧Vd3’、Vd3も同じ電圧である。この時の電圧Vd3’、Vd3を電圧Vaとする。電圧Vg3、Vg3’はVd3’、Vd3に電圧源121、122の電圧値Vcを加算したVa+Vcとなる。
差動入力端子123、124に信号Vinが与えられた場合、電圧Vd3’、Vd3は、電圧Vaを中心として互いに反対の方向へシフトする。したがって、電圧Vd3、Vd3’は式(21)、(22)によって表すことができる。
Vd3’=Va−b・Vin …式(21)
Vd3 =Va+b・Vin …式(22)
ここで、bはOTAの周波数特性によって決まる値で、DC(直流)の場合は1となる。また、電圧Vg3、Vg3’は式(23)、式(24)で表すことができる。
Vg3 =Va+Vc−b・Vin …式(23)
Vg3’=Va+Vc+b・Vin …式(24)
Vd3’=Va−b・Vin …式(21)
Vd3 =Va+b・Vin …式(22)
ここで、bはOTAの周波数特性によって決まる値で、DC(直流)の場合は1となる。また、電圧Vg3、Vg3’は式(23)、式(24)で表すことができる。
Vg3 =Va+Vc−b・Vin …式(23)
Vg3’=Va+Vc+b・Vin …式(24)
簡略のためb=1として、式(22)、式(23)を式(20)に代入して整理すると、式(25)が得られる。
(Vc−Vth)/2>Vin …式(25)
式(25)によれば、入力信号の電圧値Vinが(Vc−Vth)/2を超えない限り、実施形態3のOTA回路は正常に動作する。したがって、実施形態3のOTA回路は、電圧源121、122によって供給される電圧Vcを調整することにより、入力信号の制限を適正な電圧値の範囲に設定することができる。このような実施形態3は、電圧Vcを供給する電圧源121、122を追加したことにより、入力信号の電圧値Vinがしきい値電圧の1/2に制限される従来技術よりも、Vc/2だけ入力信号の電圧値Vinを拡張することができるものといえる。
(Vc−Vth)/2>Vin …式(25)
式(25)によれば、入力信号の電圧値Vinが(Vc−Vth)/2を超えない限り、実施形態3のOTA回路は正常に動作する。したがって、実施形態3のOTA回路は、電圧源121、122によって供給される電圧Vcを調整することにより、入力信号の制限を適正な電圧値の範囲に設定することができる。このような実施形態3は、電圧Vcを供給する電圧源121、122を追加したことにより、入力信号の電圧値Vinがしきい値電圧の1/2に制限される従来技術よりも、Vc/2だけ入力信号の電圧値Vinを拡張することができるものといえる。
なお、式(25)はPMOSトランジスタ113の動作条件から得られたものであり、実施形態1〜2の場合に適用される式(11)、式(19)は、実施形態1、2のNMOSトランジスタ11のようにMOSトランジスタの導電型がN型であること由来している。すなわち実施形態3のOTA回路も、電圧源121、122を備えたことにより、実施形態1、2と同様に、OTA回路の入力信号電圧を拡張することができる。この場合に適用される式はMOSトランジスタの導電型がP型である式(25)となる。
(実施形態4)
以上説明したように、実施形態1〜3は、電圧源を追加することにより、OTA回路の入力信号レベルを大きくすることができる。式(11)(19)(25)から明らかなように、実施形態1〜3は、電圧源の電圧値Vcを大きくするほど入力信号レベルを大きくできる。然しながら、電圧値Vcをむやみに大きくすると電源電圧が低い場合、OTAが正常動作しなくなる。また、しきい値電圧Vthnは製造条件によって変動を受ける。同じ電源電圧の場合、しきい値電圧Vthnが大きいほど正常動作しなくなる。従って、電圧値Vcの値は、しきい値電圧が大きい場合は小さく、しきい値電圧が小さい場合は大きくすることでしきい値電圧の変動と関係なく入力信号レベルを最大に確保できるようになる。より具体的には、電圧値Vcは、式(42)または式(43)を満たすように設定することにより、より低い電源電圧を使って入力信号レベルを効率的に拡張することができる。
以上説明したように、実施形態1〜3は、電圧源を追加することにより、OTA回路の入力信号レベルを大きくすることができる。式(11)(19)(25)から明らかなように、実施形態1〜3は、電圧源の電圧値Vcを大きくするほど入力信号レベルを大きくできる。然しながら、電圧値Vcをむやみに大きくすると電源電圧が低い場合、OTAが正常動作しなくなる。また、しきい値電圧Vthnは製造条件によって変動を受ける。同じ電源電圧の場合、しきい値電圧Vthnが大きいほど正常動作しなくなる。従って、電圧値Vcの値は、しきい値電圧が大きい場合は小さく、しきい値電圧が小さい場合は大きくすることでしきい値電圧の変動と関係なく入力信号レベルを最大に確保できるようになる。より具体的には、電圧値Vcは、式(42)または式(43)を満たすように設定することにより、より低い電源電圧を使って入力信号レベルを効率的に拡張することができる。
電圧値Vcstは、式(42)または式(43)に示したように、電圧値VcからOTA回路を構成するMOSトランジスタ(例えば図1に示したNMOSトランジスタ13、14)のしきい値電圧Vthnを加算した結果、あるいは電圧値VcからPMOSトランジスタ(例えば図7に示したPMOSトランジスタ113、114)のしきい値電圧Vthpを減算した結果得られる値である。
Vcst=Vc+Vthn …式(42)
Vcst=Vc−Vthp …式(43)
式(42)或いは式(43)を式(9)或いは式(25)に代入すると、Vcst/2>Vinとなり、入力できる最大の信号レベルはしきい値電圧に関係なくいつも一定値Vcstとすることができる。
Vcst=Vc+Vthn …式(42)
Vcst=Vc−Vthp …式(43)
式(42)或いは式(43)を式(9)或いは式(25)に代入すると、Vcst/2>Vinとなり、入力できる最大の信号レベルはしきい値電圧に関係なくいつも一定値Vcstとすることができる。
1 構成
図8は、式(42)を満たす電圧源の具体例示した回路図である。図8の回路は、NMOSトランジスタのしきい値電圧Vthnに対応して電圧源の電圧Vcを生成する回路である。このように、生成される電圧値が回路に含まれる他の素子の条件に応じて調整される電圧源を、本明細書では、適応型電圧生成回路と記すものとする。
図8に示した電圧源の回路は、NMOSトランジスタ94、92、82、87、PMOSトランジスタ93、91、81、86と、抵抗素子83、88、95と、差動増幅器96と、電圧源として機能する回路97、98と、電流制御端子101、102と、端子84、85、89、90、99、100、103と、正及び負の電源端子104、105とを備えている。
図8は、式(42)を満たす電圧源の具体例示した回路図である。図8の回路は、NMOSトランジスタのしきい値電圧Vthnに対応して電圧源の電圧Vcを生成する回路である。このように、生成される電圧値が回路に含まれる他の素子の条件に応じて調整される電圧源を、本明細書では、適応型電圧生成回路と記すものとする。
図8に示した電圧源の回路は、NMOSトランジスタ94、92、82、87、PMOSトランジスタ93、91、81、86と、抵抗素子83、88、95と、差動増幅器96と、電圧源として機能する回路97、98と、電流制御端子101、102と、端子84、85、89、90、99、100、103と、正及び負の電源端子104、105とを備えている。
NMOSトランジスタ94のゲート端子とドレイン端子は、端子103に接続されている。また、NMOSトランジスタ94のソース端子は負の電源端子105に接続されている。端子103は抵抗素子95の一端に接続されていて、抵抗素子95の他方の端子99は、PMOSトランジスタ93のドレイン端子及び差動増幅器96の非反転入力端子に接続し、差動増幅器の反転入力端子100に電圧Vss+Vrefが供給されている。
差動増幅器96の出力端子である電流制御端子101は、PMOSトランジスタ93、91、81、86のゲート端子に接続し、PMOSトランジスタ93、91、81、86のソース端子は正の電源端子104に接続されている。PMOSトランジスタ91のドレイン端子である電流制御端子102はNMOSトランジスタ92のゲート端子とドレイン端子、NMOSトランジスタ82、87のゲート端子に接続されている。
NMOSトランジスタ92、82、87のソース端子は負の電源端子105に接続し、NMOSトランジスタ82のドレイン端子は抵抗素子83の一方の端子85に接続し、MOSトランジスタ87のドレイン端子は抵抗素子88の一方の端子90に接続し、PMOSトランジスタ81のドレイン端子は抵抗素子83の他方の端子84に接続し、PMOSトランジスタ86のドレイン端子は抵抗素子88の他方の端子89に接続している。
図8において、点線で囲んだ回路97は図3に示した電圧源と同様の回路であり、図1に示した電圧源21に相当する。図8に示した端子84、85は、図1に示した端子27、32に相当する。また、点線で囲んだ回路98は、図1の回路の電圧源22に相当し、端子89、90がそれぞれ図1の端子28、31に相当する。したがって、端子84、85の間及び端子89、90の間に電圧源の電圧Vcが発生することになる。
2 動作
次に図8の電圧源回路の動作について説明する。
図8の説明においては、理解の簡単のため、PMOSトランジスタ93、91、81、86が同一の素子サイズを有し、また、NMOSトランジスタ92、82、87が同一のサイズを有するものとする。さらに、抵抗素子83、88、95の抵抗値を全て同じものとする。このような条件の下、共通のゲート端子を有するPMOSトランジスタ93、91、81、86と、NMOSトランジスタ92、82、87、これらのMOSトランジスタから電流を供給される抵抗素子95、83、88、NMOSトランジスタ94に流れる電流は全て同じになる。
次に図8の電圧源回路の動作について説明する。
図8の説明においては、理解の簡単のため、PMOSトランジスタ93、91、81、86が同一の素子サイズを有し、また、NMOSトランジスタ92、82、87が同一のサイズを有するものとする。さらに、抵抗素子83、88、95の抵抗値を全て同じものとする。このような条件の下、共通のゲート端子を有するPMOSトランジスタ93、91、81、86と、NMOSトランジスタ92、82、87、これらのMOSトランジスタから電流を供給される抵抗素子95、83、88、NMOSトランジスタ94に流れる電流は全て同じになる。
このため、抵抗素子83、88、95の両端子に発生する電圧Vcも等しい値になる。差動増幅器96の出力信号はPMOSトランジスタ93のゲートへ与えられて、PMOSトランジスタ93に流れる電流を制御する。この制御された電流により、端子99に発生する電圧が制御される。端子99は差動増幅器96の非反転入力端子に接続されている。
したがって差動増幅器96、PMOSトランジスタ93、NMOSトランジスタ94、抵抗素子95は負帰還回路を形成している。負帰還回路内のループゲインが十分高ければ端子99の電圧V99は式(44)に示すように端子100の電圧V100に等しくなる。
V99=V100 …式(44)
したがって差動増幅器96、PMOSトランジスタ93、NMOSトランジスタ94、抵抗素子95は負帰還回路を形成している。負帰還回路内のループゲインが十分高ければ端子99の電圧V99は式(44)に示すように端子100の電圧V100に等しくなる。
V99=V100 …式(44)
ここで端子100の電圧は式(45)に示すように負の電源電圧Vssより基準電圧Vrefだけ高い値であるVss+Vrefとする。
V100=Vss+Vref …式(45)
ここで基準電圧Vrefは電源電圧、環境温度によらずいつも一定で、通常は基準電圧源から生成されるものである。また端子99の電圧V99は式(46)に示すように負の電源電圧Vssに抵抗素子95の端子間電圧VcとNMOSトランジスタ94のゲート・ソース間電圧Vgsを加えた値になる。
V99=Vss+Vgs+Vc …式(46)
式(44)〜(46)より式(47)の関係式が得られる。
Vref=Vc+Vgs …式(47)
V100=Vss+Vref …式(45)
ここで基準電圧Vrefは電源電圧、環境温度によらずいつも一定で、通常は基準電圧源から生成されるものである。また端子99の電圧V99は式(46)に示すように負の電源電圧Vssに抵抗素子95の端子間電圧VcとNMOSトランジスタ94のゲート・ソース間電圧Vgsを加えた値になる。
V99=Vss+Vgs+Vc …式(46)
式(44)〜(46)より式(47)の関係式が得られる。
Vref=Vc+Vgs …式(47)
NMOSトランジスタ94に流れる電流が小さい場合またはNMOSトランジスタのサイズが十分大きい場合、ゲート・ソース間電圧VgsはNMOSトランジスタのしきい値電圧Vthnに近い値に設定することができる。このような場合、基準電圧Vrefは、式(48)のように近似することができる。
Vref=Vc+Vthn …式(48)
式(48)は、電圧値VcにNMOSトランジスタのしきい値電圧Vthnを加算した値がしきい値電圧Vthnの変動に関係なくいつも一定値であるVrefになることを示している。すなわち式(42)を実現している。言い換えると、図8の回路はVc+Vthnがいかなる場合でもいつも一定になるように制御できるので低い電源電圧の元で最大限に入力信号電圧を設定することができる。
Vref=Vc+Vthn …式(48)
式(48)は、電圧値VcにNMOSトランジスタのしきい値電圧Vthnを加算した値がしきい値電圧Vthnの変動に関係なくいつも一定値であるVrefになることを示している。すなわち式(42)を実現している。言い換えると、図8の回路はVc+Vthnがいかなる場合でもいつも一定になるように制御できるので低い電源電圧の元で最大限に入力信号電圧を設定することができる。
なお、図8は式(42)を実現するものである。ただし、実施形態1を実施形態3の構成としたように、図8に示した回路の正、負の電源端子104、105を除く全ての回路素子を図中で上下を反転させた上で、全てのPMOSトランジスタをNMOSトランジスタへまた全てのNMOSトランジスタをPMOSトランジスタへ置換えることで式(43)を実現する回路を得ることができる。この場合、端子100の電圧は式(45)ではなく正の電源電圧Vddより基準電圧Vrefだけ低い値であるVdd−Vrefにすればよい。
(実施形態5)
1 構成
図9は、図8に示した電圧源よりも高い精度で電圧Vcを供給できる電圧源の回路を例示した図である。図9に示した回路は、図8に示した実施形態4の回路に対し、NMOSトランジスタ106、108、PMOSトランジスタ107、電流源114を追加して構成される。
すなわち、実施形態5の電圧源では、差動増幅器96の電流制御端子101がPMOSトランジスタ107のゲートに接続され、PMOSトランジスタ107のドレインがNMOSトランジスタ108のドレインとゲートとに、端子109を介して接続されている。また、NMOSトランジスタ106は、ゲートが端子109に接続され、ドレインが端子103に接続されている。電流源114は、端子103に接続されている。
1 構成
図9は、図8に示した電圧源よりも高い精度で電圧Vcを供給できる電圧源の回路を例示した図である。図9に示した回路は、図8に示した実施形態4の回路に対し、NMOSトランジスタ106、108、PMOSトランジスタ107、電流源114を追加して構成される。
すなわち、実施形態5の電圧源では、差動増幅器96の電流制御端子101がPMOSトランジスタ107のゲートに接続され、PMOSトランジスタ107のドレインがNMOSトランジスタ108のドレインとゲートとに、端子109を介して接続されている。また、NMOSトランジスタ106は、ゲートが端子109に接続され、ドレインが端子103に接続されている。電流源114は、端子103に接続されている。
このように構成された実施形態5の電圧源において、MOSトランジスタ107と、そのゲートを共通とするMOSトランジスタ93との素子サイズを同じにする。またMOSトランジスタ108、106の素子サイズをMOSトランジスタ94と同じにする。このようにした場合、図9の回路に含まれる全てのMOSトランジスタ、全ての抵抗素子に同一の値の電流が流れる。抵抗素子83、88、95の端子間の電圧Vrも等しい値になる。
ここで、PMOSトランジスタ93、NMOSトランジスタ106に流れる電流は等しい。このため、NMOSトランジスタ94に流れる電流は、抵抗素子95に流れる電流値に依存することなく、電流源114に流れる電流によって決定することになる。
ここで、PMOSトランジスタ93、NMOSトランジスタ106に流れる電流は等しい。このため、NMOSトランジスタ94に流れる電流は、抵抗素子95に流れる電流値に依存することなく、電流源114に流れる電流によって決定することになる。
このため、実施形態5において、電流源114の電流値を、MOSトランジスタのゲート・ソース間の電圧がより正確にしきい値電圧Vthnになるように設定すれば、実施形態4よりも高い精度で電圧値Vcを供給できる電圧源を提供することが可能になる。このような実施形態5の電圧源によれば、供給される電圧値の変動を小さく見積もることができるので、より低い電源電圧の電圧源を使って入力信号レベルを効率的に拡張することができる。なお、図9は式(42)をより正確に実現するものであるが、図9に示した回路の正、負の電源端子104、105を除く全ての回路素子を図中で上下を反転させた上で、全てのPMOSトランジスタをNMOSトランジスタへまた全てのNMOSトランジスタをPMOSトランジスタへ置換えることで式(43)をより正確に実現する回路を得ることができる。この場合、端子100の電圧は式(45)ではなく正の電源電圧Vddより基準電圧Vrefだけ低い値であるVdd−Vrefにすればよい。
本発明は、最大入力信号レベルがMOSトランジスタのしきい値電圧の制限を受けないことが望ましいOTA回路全般に適用することができる。
11、12、13、14、42、111、112、113、114、92、94、82、87、106、108、132、133、134、135 NMOSトランジスタ
15、16、41、81、86、91、93、107、130、131 PMOSトランジスタ
17、18、61〜64、67〜70、117、118、114、136、137 電流源
19、43、65、66、71、72、83、88、95 抵抗素子
21、22、51、52、121、122 電圧源
23、24、123、124、138、139 差動入力端子
25、26、125、126 出力端子
45、46 端子
96 差動増幅器
97、98 回路
101、102 電流制御端子
15、16、41、81、86、91、93、107、130、131 PMOSトランジスタ
17、18、61〜64、67〜70、117、118、114、136、137 電流源
19、43、65、66、71、72、83、88、95 抵抗素子
21、22、51、52、121、122 電圧源
23、24、123、124、138、139 差動入力端子
25、26、125、126 出力端子
45、46 端子
96 差動増幅器
97、98 回路
101、102 電流制御端子
Claims (9)
- ゲートに第1入力信号が入力され、ドレインから第1出力信号が出力される第1MOSトランジスタと、ゲートに第2入力信号が入力され、ドレインから第2出力信号が出力される第2MOSトランジスタと、を備える第1トランジスタ対と、
ドレインが前記第1MOSトランジスタのソースに接続され、ゲートが前記第2MOSトランジスタのソースに接続される第3MOSトランジスタと、ドレインが前記第2MOSトランジスタのソースに接続され、ゲートが前記第1MOSトランジスタのソースに接続される第4MOSトランジスタと、を備える第2トランジスタ対と、
前記第3MOSトランジスタのソースに電流を供給する第1電流源と、前記第4MOSトランジスタのソースに電流を供給する第2電流源とを備える電流源対と、
前記第3MOSトランジスタのソースと前記第4MOSトランジスタのソースとの間に接続される第1抵抗素子と、
を備えるオペレイショナル・トランスコンダクタンス・アンプであって、
前記第3MOSトランジスタ及び前記第4MOSトランジスタに対し、それらトランジスタの動作点が飽和領域内の線形領域に近い側から遠い側に向かう方向にシフトするように電圧を印加する電圧印加手段と、
を備えることを特徴とするオペレイショナル・トランスコンダクタンス・アンプ。 - 前記電圧印加手段は、
前記第3MOSトランジスタのゲートと前記第4MOSトランジスタのドレインとの間に接続され、前記第3MOSトランジスタに、前記第3MOSトランジスタの動作点が飽和領域内の線形領域に近い側から遠い側に向かう方向にシフトするように電圧を印加する第1電圧源と、前記第4MOSトランジスタのゲートと前記第3MOSトランジスタのドレインとの間に接続され、前記第4MOSトランジスタに、前記第4MOSトランジスタの動作点が飽和領域内の線形領域に近い側から遠い側に向かう方向にシフトするように電圧を印加する第2電圧源と、を含むことを特徴とする請求項1に記載のオペレイショナル・トランスコンダクタンス・アンプ。 - 前記電圧印加手段は、
前記第1MOSトランジスタのソースと前記第3MOSトランジスタのドレインとの間に接続され、前記第3MOSトランジスタに、前記第3MOSトランジスタの動作点が飽和領域内の線形領域に近い側から遠い側に向かう方向にシフトするように電圧を印加する第3電圧源と、前記第2MOSトランジスタのソースと前記第4MOSトランジスタのドレインとの間に接続され、前記第4MOSトランジスタに、前記第4MOSトランジスタの動作点が飽和領域内の線形領域に近い側から遠い側に向かう方向にシフトするように電圧を印加する第4電圧源と、を含むことを特徴とする請求項1に記載のオペレイショナル・トランスコンダクタンス・アンプ。 - 前記電圧印加手段は、
第3電流源から電流の供給を受ける第1端子と、第4電流源から電流の供給を受ける第2端子を備えた第2抵抗素子を含む電圧源を含むことを特徴とする請求項1から3のいずれか1項に記載のオペレイショナル・トランスコンダクタンス・アンプ。 - 前記電圧源は、
該電圧源によって印加される電圧値と、前記第2トランジスタ対のMOSトランジスタのしきい値電圧とを加算または減算した値が一定の電圧値になるような電圧を生成する適応型電圧生成回路であることを特徴とする請求項4に記載のオペレイショナル・トランスコンダクタンス・アンプ。 - 前記適応型電圧生成回路は、
前記第2トランジスタ対のMOSトランジスタの導電型がN型の場合、電圧源によって印加される電圧値と、前記第2トランジスタ対のMOSトランジスタのしきい値電圧とを加算した電圧値が一定の値になるように電圧を生成し、前記第2トランジスタ対のMOSトランジスタの導電型がP型の場合、電圧源によって印加される電圧値から、前記第2トランジスタ対のMOSトランジスタのしきい値電圧を減算した電圧値が一定の値になるように電圧を生成することを特徴とする請求項5に記載のオペレイショナル・トランスコンダクタンス・アンプ。 - 前記第3電圧源は、
第1MOSトランジスタのソースと第3MOSトランジスタのドレインの間に接続された第3抵抗素子と、
前記第3MOSトランジスタと直列接続になるように前記第3MOSトランジスタのドレインと接続された第5電流源と、
前記第1MOSトランジスタと直列接続になるように前記第1MOSトランジスタのソースと接続された第6電流源と、
を備え、
前記第5電流源、前記第6電流源によって供給される電流値が、いずれも前記第1電流源によって供給される電流の値と前記第3抵抗素子を流れる電流の値との和に等しく、
前記第4電圧源は、
第2MOSトランジスタのソースと第4MOSトランジスタのドレインの間に接続された第4抵抗素子と、前記第4MOSトランジスタと直列接続になるように前記第4MOSトランジスタのドレインと接続された第7電流源と、前記第3MOSトランジスタと直列接続になるように前記第3MOSトランジスタのソースと接続された第8電流源と、を備え、
前記第7電流源、前記第8電流源によって供給される電流値が、いずれも前記第2電流源によって供給される電流の値と前記第4抵抗素子を流れる電流の値との和に等しいことを特徴とする請求項3に記載のオペレイショナル・トランスコンダクタンス・アンプ。 - 前記第3電流源が第5MOSトランジスタであり、前記第4電流源が第6MOSトランジスタであって、
非反転端子及び反転端子から入力信号を入力し、差分を出力信号として出力する差動増幅器と、
前記差動増幅器の出力信号が入力されるゲートを有する第7MOSトランジスタと、
前記第7MOSトランジスタのゲートに接続されるゲートと、前記非反転端子と接続されるドレインを有する第8MOSトランジスタと、
前記第8MOSトランジスタのドレインと第5抵抗素子を介して接続されるドレインと、当該ドレインと接続されるゲートを有する第9MOSトランジスタと、
前記第7MOSトランジスタのドレインと接続されるドレイン、当該ドレインに接続されるゲートを有する第10MOSトランジスタと、
をさらに備え、
前記差動増幅器の出力信号が、前記第5MOSトランジスタのゲートに入力して前記第5MOSトランジスタを制御し、
前記第10MOSトランジスタのゲートとドレインとに接続された端子が前記第6MOSトランジスタのゲートに入力して前記第6MOSトランジスタを制御することを特徴とする請求項5に記載のオペレイショナル・トランスコンダクタンス・アンプ。 - 前記差動増幅器の出力端子に接続するゲート端子を有する第11MOSトランジスタと、前記第11MOSトランジスタのドレイン端子に接続するドレインと、当該ドレインと接続するゲートを有する第12MOSトランジスタと、当該第12MOSトランジスタのドレイン及びゲートと接続するゲートを有する第13MOSトランジスタと、前記第9MOSトランジスタのドレインと接続される第9電流源と、
をさらに備え、
前記第5抵抗素子は、前記前記第8MOSトランジスタのドレイン、第9MOSトランジスタのドレイン及びゲート、前記第13MOSトランジスタのドレインに接続されることを特徴とする請求項8に記載のオペレイショナル・トランスコンダクタンス・アンプ。
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JP2010122991A JP2011250287A (ja) | 2010-05-28 | 2010-05-28 | オペレイショナル・トランスコンダクタンス・アンプ |
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Cited By (1)
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JP2019176287A (ja) * | 2018-03-28 | 2019-10-10 | セイコーエプソン株式会社 | 定電流回路、半導体装置、電子機器および半導体装置の製造方法 |
-
2010
- 2010-05-28 JP JP2010122991A patent/JP2011250287A/ja not_active Withdrawn
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2019176287A (ja) * | 2018-03-28 | 2019-10-10 | セイコーエプソン株式会社 | 定電流回路、半導体装置、電子機器および半導体装置の製造方法 |
JP7106931B2 (ja) | 2018-03-28 | 2022-07-27 | セイコーエプソン株式会社 | 定電流回路、半導体装置、電子機器および半導体装置の製造方法 |
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