JP2011226854A - 電圧を供給する装置 - Google Patents
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Abstract
【課題】集積回路デバイスの内部の電源容量を大きくすることなく、電流供給能力を高くする。
【解決手段】集積回路デバイスと、駆動電圧を発生して集積回路デバイスに供給する電圧供給部と、を備え、集積回路デバイスは、複数の回路と、複数の回路のうち対応する回路を駆動するための駆動電圧を外部から受け取る複数の電圧入力端子と、外部から受け取る駆動電圧の基準となる基準電圧を出力する基準端子とを有し、電圧供給部は、基準電圧を電力増幅した駆動電圧を発生する、装置を提供する。
【選択図】図3
【解決手段】集積回路デバイスと、駆動電圧を発生して集積回路デバイスに供給する電圧供給部と、を備え、集積回路デバイスは、複数の回路と、複数の回路のうち対応する回路を駆動するための駆動電圧を外部から受け取る複数の電圧入力端子と、外部から受け取る駆動電圧の基準となる基準電圧を出力する基準端子とを有し、電圧供給部は、基準電圧を電力増幅した駆動電圧を発生する、装置を提供する。
【選択図】図3
Description
本発明は、電圧を供給する装置に関する。
複数の被試験デバイス(DUTと呼ぶ場合もある)を並行して試験する試験装置が知られている(例えば特許文献1参照)。また、DUTを試験するために必要な機能を一枚のチップに実装した試験用の集積回路デバイスを備える試験装置も知られている(例えば非特許文献1参照)。
特許文献1 国際公開第2008/020555号パンフレット
非特許文献1 "B8501ESプレスリリース"、[online]、2009年11月19日、日本エンジニアリング株式会社、[2010年4月8日検索]、インターネット〈URL: http://www.jec.co.jp/news_b8501es.html〉
特許文献1 国際公開第2008/020555号パンフレット
非特許文献1 "B8501ESプレスリリース"、[online]、2009年11月19日、日本エンジニアリング株式会社、[2010年4月8日検索]、インターネット〈URL: http://www.jec.co.jp/news_b8501es.html〉
ところで、このような試験用の集積回路デバイスは、例えばDUTに供給すべき試験信号の数が増加した場合、試験信号を出力するために必要とする電流供給能力を大きくしなければならなかった。
上記課題を解決するために、本発明の第1の態様においては、外部から受け取る駆動電圧の基準となる基準値を出力する基準端子を有する集積回路デバイスと、前記基準値に応じた前記駆動電圧を発生して前記集積回路デバイスに供給する電圧供給部と、を備える装置を提供する。
なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではない。また、これらの特徴群のサブコンビネーションもまた、発明となりうる。
以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
図1は、本実施形態に係る試験装置10の構成を複数のDUT200とともに示す。試験装置10は、複数のDUT200を並行して試験する。DUT200は、一例として、フラッシュメモリ等の不揮発性メモリである。
試験装置10は、複数の試験ボード20と、制御ボード22と、デバイス接続部24と、試験コントローラ26と、ネットワーク部28とを備える。複数の試験ボード20のそれぞれは、1または複数のDUT200と接続される。複数の試験ボード20のそれぞれは、接続された1または複数のDUT200との間で信号を授受して、これら1または複数のDUT200を試験する。
制御ボード22は、複数の試験ボード20のそれぞれに電源電圧を供給する。また、制御ボード22は、複数の試験ボード20のそれぞれを制御する。制御ボード22は、一例として、複数の試験ボード20と対応するDUT200との間の接続状態を制御する。試験装置10は、複数の制御ボード22を備えてもよい。複数の試験ボード20および制御ボード22は、一例として、当該試験装置10の本体部であるテストヘッドの内部に収納される。
デバイス接続部24は、複数のDUT200を外部から取付けおよび取外し可能な状態で保持する。また、デバイス接続部24は、保持している複数のDUT200のそれぞれと対応する試験ボード20との間を電気的に接続する。また、デバイス接続部24は、複数のDUT200と制御ボード22との間を電気的に接続する。
試験コントローラ26は、UDP/IP(User Datagram Protocol/Internet Protocol)等の通信パケットを複数の試験ボード20および制御ボード22とやり取りして、複数の試験ボード20および制御ボード22を制御する。また、試験コントローラ26は、ユーザからの情報を入力し、ユーザに情報を出力する。試験コントローラ26は、一例として、プログラムを実行するコンピュータである。試験コントローラ26は、ユーザからの指示に応じてプログラムを実行して、当該試験装置10を制御する。
ネットワーク部28は、複数の試験ボード20および制御ボード22と、試験コントローラ26との間を通信可能に接続する。ネットワーク部28は、Ethernet(登録商標)等の高速シリアルバスを中継するハブである。
図2は、本実施形態に係る試験ボード20の構成を示す。試験ボード20は、複数の試験部30と、複数のサブコントローラ32と、複数のメモリ34と、ボードコントローラ36とを有する。例えば、試験ボード20を構成する、複数の試験部30、複数のサブコントローラ32、複数のメモリ34およびボードコントローラ36は一枚の基板に実装される。この場合において、ボードコントローラ36および試験部30等は、サブ基板に実装されてからコネクタにより一枚の基板に接続されてもよい。
複数の試験部30のそれぞれは、論理パターンおよび期待値パターン等を順次に発生するためのシーケンスを表す試験プログラムを実行して、一つのDUT200を試験する。複数の試験部30のそれぞれは、対応する一つのDUT200との間で試験プログラムに示された論理パターンの信号を送受信することにより、対応する一つのDUT200を試験する。例えばDUT200が不揮発性メモリであれば、複数の試験部30のそれぞれは、対応するDUT200内のアドレス位置毎のセルの良否を検出する。
また、複数の試験部30は、それぞれが独立に試験を実行する。例えば、複数の試験部30は、同一のタイミングに試験を開始した場合であっても、対応するDUT200の状態に応じて送受信する信号およびタイミングが異なる。
複数のサブコントローラ32のそれぞれは、複数の試験部30のうち互いに異なる1または複数の試験部30に接続される。本例においては、複数のサブコントローラ32のそれぞれは、2つの試験部30に接続される。複数のメモリ34のそれぞれは、複数のサブコントローラ32のそれぞれに一対一で対応する。複数のメモリ34のそれぞれは、対応するサブコントローラ32によりデータの書込みおよび読出しがされる。
複数のサブコントローラ32のそれぞれは、対応する試験部30とボードコントローラ36との間のデータの転送を制御する。また、複数のサブコントローラ32のそれぞれは、試験部30の内部メモリに記憶された試験結果を読み出して、メモリ34に記憶させる。例えばDUT200が不揮発性メモリであれば、不良アドレスの位置を示すフェイルデータを対応する試験部30の内部メモリから読み出して、対応するメモリ34に記憶させる。また、複数のサブコントローラ32のそれぞれは、対応する試験部30からの指示に応じて、対応するメモリ34に記憶された試験プログラムを読み出して対応する試験部30に転送する。
ボードコントローラ36は、ネットワーク部28を介して試験コントローラ26と通信パケットのやり取りをする。また、ボードコントローラ36は、試験コントローラ26から供給された通信パケットに含まれる命令に基づき、複数の試験部30のうちの指定された試験部30に対してデータを書き込む。これにより、ボードコントローラ36は、試験コントローラ26から供給された命令に応じて、複数の試験部30のそれぞれを制御することができる。
また、ボードコントローラ36は、通信パケットに含まれる命令に基づき、複数の試験部30のうちの指定された試験部30またはメモリ34からデータを読み出す。これにより、ボードコントローラ36は、試験コントローラ26から供給された命令に応じて、指定された試験部30の試験結果等を試験コントローラ26に転送することができる。
図3は、本実施形態に係る試験部30の構成を示す。試験部30は、集積回路デバイス40と、電源供給部42とを備える。集積回路デバイス40は、一例として、1または複数のチップをパッケージ化したデバイスである。電源供給部42は、駆動電圧を発生して集積回路デバイス40に供給する。
集積回路デバイス40は、試験回路48と、複数の入出力回路50と、複数の電圧入力端子54と、電圧設定部56と、基準端子58とを有する。
試験回路48は、DUT200に供給するべき試験信号の論理を表す論理パターンを、DUT200の複数のピンのそれぞれに対応して発生する。さらに、試験回路48は、DUT200の複数のピンのそれぞれから出力された応答信号の受信値と、当該応答信号の期待値とを比較して、対応するDUT200のそれぞれのアドレス位置毎の良否を判定する。
複数の入出力回路50のそれぞれは、DUT200の複数のピンのそれぞれに接続される。複数の入出力回路50のそれぞれは、試験回路48から対応する論理パターンを受け取り、受け取った論理パターンに応じた電圧レベルの試験信号を出力する。複数の入出力回路50のそれぞれは、一例として、受け取った論理パターンに応じてH論理電圧またはL論理電圧の試験信号を出力する。また、複数の入出力回路50のそれぞれは、一例として、受け取った論理パターンに応じて、対応するピンを終端抵抗を介して終端電圧に接続する。
また、複数の入出力回路50のそれぞれは、対応するDUT200の対応するピンから応答信号を入力する。複数の入出力回路50のそれぞれは、入力した応答信号のレベルを閾値レベルと比較して、応答信号の値を表す論理信号を試験回路48に供給する。
ここで、複数の入出力回路50のそれぞれは、外部の電源供給部42から供給された駆動電圧を受けて、受け取った駆動電圧により動作する。複数の入出力回路50のそれぞれは、一例として、駆動電圧としてH論理電圧およびL論理電圧を受け取る。これにより、複数の入出力回路50のそれぞれは、外部の電源供給部42の電力により試験信号を出力することができる。また、複数の入出力回路50のそれぞれは、駆動電圧として終端電圧を受け取る。これにより、複数の入出力回路50のそれぞれは、外部の電源供給部42の電力により対応するピンを終端させることができる。
複数の電圧入力端子54のそれぞれは、複数の入出力回路50のそれぞれに対応して設けられ、対応する入出力回路50を駆動するための駆動電圧を外部の電源供給部42から受け取る。本例においては、集積回路デバイス40は、複数の入出力回路50のそれぞれに対応して、第1の電圧入力端子54−1、第2の電圧入力端子54−2および第3の電圧入力端子54−3を有する。
第1の電圧入力端子54−1は、H論理電圧を電源供給部42から受け取る。第2の電圧入力端子54−2は、L論理電圧を電源供給部42から受け取る。第3の電圧入力端子54−3は、終端電圧を電源供給部42から受け取る。これにより、複数の入出力回路50のそれぞれは、外部の電源供給部42から駆動電圧を受け取ることができる。
電圧設定部56は、外部から受け取る駆動電圧の基準となる基準値を発生する。より具体的には、電圧設定部56は、複数の入出力回路50に供給するべき駆動電圧と等しい基準電圧を基準値として発生する。
本例においては、電圧設定部56は、第1設定部62と、第2設定部64と、第3設定部66とを有する。第1設定部62は、H論理電圧と等しい第1基準電圧を発生する。第2設定部64は、L論理電圧と等しい第2基準電圧を発生する。第3設定部66は、終端電圧と等しい第3基準電圧を発生する。第1設定部62、第2設定部64および第2設定部64は、一例として、DAコンバータである。
基準端子58は、電圧設定部56により発生された基準値を外部に出力する。より具体的には、基準端子58は、電圧設定部56により発生された基準電圧を基準値として外部に出力する。本例においては、集積回路デバイス40は、第1の基準端子58−1と、第2の基準端子58−2と、第3の基準端子58−3とを有する。第1の基準端子58−1は、第1設定部62により発生された第1基準電圧を外部に出力する。第2の基準端子58−2は、第2設定部64により発生された第2基準電圧を外部に出力する。第3の基準端子58−3は、第3設定部66により発生された第3基準電圧を外部に出力する。
電源供給部42は、集積回路デバイス40から出力された基準値に応じた駆動電圧を発生して集積回路デバイス40に供給する。より具体的には、電源供給部42は、基準端子58から出力された基準電圧を、電流バッファ回路により電力増幅した駆動電圧を発生する。即ち、電源供給部42は、駆動電圧を一定とし、電流を負荷に応じて増幅する。
本例において、電源供給部42は、第1供給部72と、第2供給部74と、第3供給部76とを有する。第1供給部72は、第1基準電圧を電力増幅したH論理電圧を発生する。第2供給部74は、第2基準電圧を電力増幅したL論理電圧を発生する。第3供給部76は、第3基準電圧を電力増幅した終端電圧を発生する。
また、電源供給部42は、発生した駆動電圧を、集積回路デバイス40の複数の電圧入力端子54のそれぞれに分配して供給する。電源供給部42は、一例として、駆動電圧の出力端と複数の電圧入力端子54のそれぞれとを接続する複数の配線を介して、駆動電圧を供給する。
以上のような構成の試験部30によれば、集積回路デバイス40からDUT200に供給するべき試験信号の数が多い場合であっても、集積回路デバイス40の内部の電源を大きくすることなく、電流供給能力を高くすることができる。
なお、集積回路デバイス40は、複数の入出力回路50のそれぞれに供給するべき駆動電圧が同一値の場合、複数の電圧入力端子54を内部において接続する接続線を更に有してもよい。これにより、集積回路デバイス40は、複数の入出力回路50から出力される試験信号の電圧を正確に同一レベルにすることができる。
図4は、本実施形態に係る入出力回路50の構成を示す。入出力回路50は、一例として、入出力端子78と、ドライバ80と、第1コンパレータ82と、第2コンパレータ84と、終端抵抗86と、スイッチ88とを含む。入出力端子78は、DUT200における対応するピンに接続される。
ドライバ80は、試験回路48から発生された論理パターンが入力端に与えられ、出力端が入出力端子78に接続される。そして、ドライバ80は、H論理を示す論理パターンを受けたことに応じて、第1の電圧入力端子54−1を介して受け取ったH論理電圧VIHを出力する。また、ドライバ80は、L論理を示す論理パターンを受けたことに応じて、第2の電圧入力端子54−2を介して受け取ったL論理電圧VILを出力する。
第1コンパレータ82は、マイナス側入力端に、応答信号がH論理か否かを判定するためのH側閾値電圧VOHを受け取る。また、第1コンパレータ82は、プラス側入力端が入出力端子78に接続される。そして、第1コンパレータ82は、入出力端子78を介して受け取った応答信号がH側閾値電圧VOH以上であるか否かを示す論理信号を出力する。
第2コンパレータ84は、プラス側入力端に、応答信号がL論理か否かを判定するためのL側閾値電圧VOLを受け取る。また、第2コンパレータ84は、マイナス側入力端が入出力端子78に接続される。そして、第2コンパレータ84は、入出力端子78を介して受け取った応答信号がL側閾値電圧VOL以下であるか否かを示す論理信号を出力する。
終端抵抗86は、DUT200のピンを終端する抵抗値を有する。終端抵抗86は、一例として、50Ωまたは75Ωの抵抗値を有する。終端抵抗86は、一端がスイッチ88を介して入出力端子78に接続され、他端に第3の電圧入力端子54−3を介して受け取った終端電圧VTが供給される。スイッチ88は、対応するピンを終端することを示す論理パターンを受けたことに応じて入出力端子78と終端抵抗86とを接続し、対応するピンを終端すること以外の論理パターンを受けたことに応じて入出力端子78と終端抵抗86とを開放する。
このような構成の入出力回路50は、外部の電源供給部42により供給された駆動電圧に基づき試験信号を出力することができる。また、このような入出力回路50は、DUT200の対応するピンを、終端抵抗を介して外部の電源供給部42により供給された終端電圧に接続することができる。
図5は、複数の電源部90を更に備える試験ボード20の構成を示す。複数の試験ボード20のそれぞれは、複数の電源部90を更に備える構成であってもよい。
複数の電源部90のそれぞれは、複数の集積回路デバイス40のそれぞれに一対一に対応して設けられる。本例においては、複数の電源部90のそれぞれは、対応する試験部30内に設けられる。
複数の電源部90のそれぞれは、外部電源から供給された電圧を予め定められた変動範囲に安定化した電源電圧を生成する。複数の電源部90のそれぞれは、一例として、外部電源から供給された電圧を降圧して、予め定められた変動範囲(例えば、5ボルトの±5%の範囲)に安定化した電源電圧を生成する。そして、複数の電源部90のそれぞれは、対応する集積回路デバイス40に、生成した電源電圧を供給する。
このような試験ボード20によれば、集積回路デバイス40が許容する電源電圧の変動範囲が、外部電源から出力される電圧の変化量よりも狭い場合であっても、集積回路デバイス40を安定して動作させることができる。
以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。
特許請求の範囲、明細書、および図面中において示した装置、システム、プログラム、および方法における動作、手順、ステップ、および段階等の各処理の実行順序は、特段「より前に」、「先立って」等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。特許請求の範囲、明細書、および図面中の動作フローに関して、便宜上「まず、」、「次に、」等を用いて説明したとしても、この順で実施することが必須であることを意味するものではない。
10 試験装置、20 試験ボード、22 制御ボード、24 デバイス接続部、26 試験コントローラ、28 ネットワーク部、30 試験部、32 サブコントローラ、34 メモリ、36 ボードコントローラ、40 集積回路デバイス、42 電源供給部、48 試験回路、50 入出力回路、54 電圧入力端子、56 電圧設定部、58 基準端子、62 第1設定部、64 第2設定部、66 第3設定部、72 第1供給部、74 第2供給部、76 第3供給部、78 入出力端子、80 ドライバ、82 第1コンパレータ、84 第2コンパレータ、86 終端抵抗、88 スイッチ、90 電源部、200 DUT
Claims (9)
- 外部から受け取る駆動電圧の基準となる基準値を出力する基準端子を有する集積回路デバイスと、
前記基準値に応じた前記駆動電圧を発生して前記集積回路デバイスに供給する電圧供給部と、
を備える装置。 - 前記集積回路デバイスは、前記駆動電圧と等しい基準電圧を前記基準値として出力し、
前記電圧供給部は、前記基準電圧を電力増幅した前記駆動電圧を発生する
請求項1に記載の装置。 - 前記集積回路デバイスは、複数の回路と、前記複数の回路のうちの対応する回路を駆動するための前記駆動電圧を外部から受け取る複数の電圧入力端子とを有し、
前記電圧供給部は、前記駆動電圧を前記複数の電圧入力端子のそれぞれに分配して供給する
請求項1または2に記載の装置。 - 前記集積回路デバイスは、前記複数の電圧入力端子を内部において接続する接続線を有する
請求項3に記載の装置。 - 前記集積回路デバイスは、被試験デバイスを試験する
請求項1から4の何れかに記載の装置。 - 前記集積回路デバイスは、前記被試験デバイスに対して信号を供給する複数のドライバを有し、
前記電圧供給部は、前記複数のドライバが出力する試験信号のH論理電圧およびL論理電圧を前記駆動電圧として発生する
請求項5に記載の装置。 - 前記集積回路デバイスは、前記被試験デバイスのピンを終端させる終端抵抗を有し、
前記電圧供給部は、前記終端抵抗を介して前記ピンに接続する終端電圧を前記駆動電圧として発生する
請求項5または6に記載の装置。 - 当該装置は、被試験デバイスを試験する複数の試験ボードを備える試験装置であって、
前記複数の試験ボードのそれぞれは、
それぞれが被試験デバイスを試験する複数の前記集積回路デバイスと、
複数の前記電圧供給部と、
前記複数の集積回路デバイスのそれぞれに対応して設けられ、外部電源から供給された電圧を予め定められた変動範囲に安定化した電源電圧を生成して対応する集積回路デバイスに供給する複数の電源部と、
請求項1から7の何れかに記載の装置。 - 前記複数の電源部は、前記外部電源から供給された電圧を降圧して前記電源電圧を生成する
請求項8に記載の装置。
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2010095141A JP2011226854A (ja) | 2010-04-16 | 2010-04-16 | 電圧を供給する装置 |
PCT/JP2011/000778 WO2011129044A1 (ja) | 2010-04-16 | 2011-02-10 | 電圧を供給する装置 |
KR1020117027384A KR101374339B1 (ko) | 2010-04-16 | 2011-02-10 | 전압을 공급하는 장치 |
TW100104909A TW201205101A (en) | 2010-04-16 | 2011-02-15 | Voltage supply device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2010095141A JP2011226854A (ja) | 2010-04-16 | 2010-04-16 | 電圧を供給する装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2011226854A true JP2011226854A (ja) | 2011-11-10 |
Family
ID=44798434
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2010095141A Withdrawn JP2011226854A (ja) | 2010-04-16 | 2010-04-16 | 電圧を供給する装置 |
Country Status (4)
Country | Link |
---|---|
JP (1) | JP2011226854A (ja) |
KR (1) | KR101374339B1 (ja) |
TW (1) | TW201205101A (ja) |
WO (1) | WO2011129044A1 (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN106405441B (zh) * | 2016-11-13 | 2023-08-04 | 深圳市迅特通信技术股份有限公司 | 一种光模块的老化测试装置 |
Family Cites Families (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2977593B2 (ja) | 1990-09-25 | 1999-11-15 | 安藤電気株式会社 | Icテスタの3値出力回路 |
JP3196756B2 (ja) | 1999-02-24 | 2001-08-06 | 日本電気株式会社 | 半導体集積回路測定装置 |
JP2003215165A (ja) | 2002-01-22 | 2003-07-30 | Shibasoku:Kk | 電源回路 |
US7290192B2 (en) * | 2003-03-31 | 2007-10-30 | Advantest Corporation | Test apparatus and test method for testing plurality of devices in parallel |
US7453258B2 (en) * | 2004-09-09 | 2008-11-18 | Formfactor, Inc. | Method and apparatus for remotely buffering test channels |
WO2009125491A1 (ja) | 2008-04-11 | 2009-10-15 | 株式会社アドバンテスト | ドライバ回路および試験装置 |
-
2010
- 2010-04-16 JP JP2010095141A patent/JP2011226854A/ja not_active Withdrawn
-
2011
- 2011-02-10 KR KR1020117027384A patent/KR101374339B1/ko active IP Right Grant
- 2011-02-10 WO PCT/JP2011/000778 patent/WO2011129044A1/ja active Application Filing
- 2011-02-15 TW TW100104909A patent/TW201205101A/zh unknown
Also Published As
Publication number | Publication date |
---|---|
KR20120034618A (ko) | 2012-04-12 |
KR101374339B1 (ko) | 2014-03-17 |
WO2011129044A1 (ja) | 2011-10-20 |
TW201205101A (en) | 2012-02-01 |
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Legal Events
Date | Code | Title | Description |
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A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20120830 |
|
A761 | Written withdrawal of application |
Free format text: JAPANESE INTERMEDIATE CODE: A761 Effective date: 20130919 |