JP2011182188A - コンパレータ回路 - Google Patents
コンパレータ回路 Download PDFInfo
- Publication number
- JP2011182188A JP2011182188A JP2010044369A JP2010044369A JP2011182188A JP 2011182188 A JP2011182188 A JP 2011182188A JP 2010044369 A JP2010044369 A JP 2010044369A JP 2010044369 A JP2010044369 A JP 2010044369A JP 2011182188 A JP2011182188 A JP 2011182188A
- Authority
- JP
- Japan
- Prior art keywords
- bias current
- current
- differential amplifier
- voltage
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 230000003044 adaptive effect Effects 0.000 claims abstract description 130
- 239000000758 substrate Substances 0.000 claims description 16
- 238000012545 processing Methods 0.000 abstract description 5
- 230000000149 penetrating effect Effects 0.000 abstract 2
- 230000004044 response Effects 0.000 description 53
- 238000010586 diagram Methods 0.000 description 52
- 238000011156 evaluation Methods 0.000 description 23
- 238000004088 simulation Methods 0.000 description 21
- 238000000034 method Methods 0.000 description 18
- 230000000630 rising effect Effects 0.000 description 17
- 238000013461 design Methods 0.000 description 10
- 230000004048 modification Effects 0.000 description 8
- 238000012986 modification Methods 0.000 description 8
- 230000000694 effects Effects 0.000 description 6
- 230000003071 parasitic effect Effects 0.000 description 6
- 238000005516 engineering process Methods 0.000 description 5
- 230000006872 improvement Effects 0.000 description 5
- 239000004065 semiconductor Substances 0.000 description 4
- 239000003990 capacitor Substances 0.000 description 3
- 230000006870 function Effects 0.000 description 3
- 230000007246 mechanism Effects 0.000 description 3
- 230000007704 transition Effects 0.000 description 3
- 239000008186 active pharmaceutical agent Substances 0.000 description 2
- 230000008859 change Effects 0.000 description 2
- 238000001514 detection method Methods 0.000 description 2
- 238000007599 discharging Methods 0.000 description 2
- 230000009467 reduction Effects 0.000 description 2
- 238000000342 Monte Carlo simulation Methods 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 230000001419 dependent effect Effects 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000012544 monitoring process Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/22—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral
- H03K5/24—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude
- H03K5/2472—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude using field effect transistors
- H03K5/2481—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude using field effect transistors with at least one differential stage
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
- H04N25/70—SSIS architectures; Circuits associated therewith
- H04N25/76—Addressed sensors, e.g. MOS or CMOS sensors
- H04N25/78—Readout circuits for addressed sensors, e.g. output amplifiers or A/D converters
Landscapes
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Engineering & Computer Science (AREA)
- Multimedia (AREA)
- Signal Processing (AREA)
- Manipulation Of Pulses (AREA)
- Amplifiers (AREA)
- Electronic Switches (AREA)
- Logic Circuits (AREA)
Abstract
【解決手段】入力電圧と参照電圧とを比較して論理判定結果の出力電圧を発生して差動増幅器を含むコンパレータ回路において、微小電流であるバイアス電流を発生して差動増幅器に供給する電流源と、差動増幅器からの差動電圧を反転して反転信号を出力する第1のインバータ回路と、電流源のバイアス電流を検出し、第1のインバータ回路の貫通電流を検出し、検出したバイアス電流及び検出した貫通電流に基づいて、差動増幅器が論理判定を行わない期間はバイアス電流で差動増幅器を動作させる一方、差動増幅器が論理判定する期間はバイアス電流を増加させてなる適応バイアス電流を用いて差動増幅器を動作させるように適応バイアス電流制御を行うための適応バイアス電流を発生して差動増幅器に供給する適応バイアス電流生成回路とを備える。
【選択図】図9A
Description
(a)電流IREFを有するバイアス電流源11A及びpチャンネルMOSFET(以下、pチャンネルMOSFETをpMOSFETという。)Q11からなるゲートバイアス電圧生成回路11と、
(b)3個のpMOSFETQ21〜Q23及び2個のnチャンネルMOSFET(以下、nチャンネルMOSFETをnMOSFETという。)Q24〜Q25からなる差動増幅器12と、
(c)pMOSFETQ31及びnMOSFETQ32からなるソース接地増幅器13とを備えて構成される。
CL1/(IREF+IADP)≒CL1/IADP
[数2]
CL2/(IREF+IADP)≒CL2/IADP
(1)pMOSFETQ41〜Q43と、nMOSFETQ44,Q45とを備えて構成された差動増幅器14aと、
(2)pMOSFETQ46〜Q48と、nMOSFETQ49,Q50とを備えて構成された差動増幅器14bと
を備えて構成される。これらの差動増幅器14a,14bは、コンパレータ回路10本体と同様に入力電圧VINと参照電圧VREFをモニタする。このとき、2つの差動増幅器14a,14bはそれぞれ極性を入れ替えて入力電圧VINと参照電圧VREFをモニタする。なお、MOSFETQ51,Q52からなる回路15は公知のプッシュプル型バイアス制御回路であって、差動増幅器12の動作電流(具体的には、MOSFETQ24の電流)を検出してそれに応じてソース接地増幅器13のMOSFETQ31のバイアス電圧を制御する。
所定の微小電流であるバイアス電流を発生して上記差動増幅器に供給する電流源と、
上記差動増幅器からの差動電圧を反転して反転信号を出力する第1のインバータ回路と、
上記電流源のバイアス電流を検出し、上記第1のインバータ回路の貫通電流を検出し、上記検出したバイアス電流及び上記検出した貫通電流に基づいて、上記差動増幅器が論理判定を行わない期間は上記バイアス電流で上記差動増幅器を動作させる一方、上記差動増幅器が論理判定する期間は上記バイアス電流を増加させてなる適応バイアス電流を用いて上記差動増幅器を動作させるように適応バイアス電流制御を行うための適応バイアス電流を発生して差動増幅器に供給する適応バイアス電流生成回路とを備えたことを特徴とする。
所定の微小電流であるバイアス電流を発生して上記差動増幅器に供給する電流源と、
入力電圧と参照電圧とを比較して出力電圧を発生する第2の差動増幅器を有し、上記入力電圧及び上記参照電圧に基づいて、上記差動増幅器が論理判定を行わない期間は上記バイアス電流で上記差動増幅器を動作させる一方、上記差動増幅器が論理判定する期間は上記バイアス電流を増加させてなる適応バイアス電流を用いて上記差動増幅器を動作させるように適応バイアス電流制御を行うための適応バイアス電流を発生して差動増幅器に供給する適応バイアス電流生成回路とを備え、基板上に形成されたコンパレータ回路において、
上記第2の差動増幅器は、
上記入力電圧を入力する第1のトランジスタと、上記参照電圧を入力する第2のトランジスタとを含む第1の差動対と、
上記入力電圧を入力する第3のトランジスタと、上記参照電圧を入力する第4のトランジスタとを含む第2の差動対とを備え、
上記第1のトランジスタ及び上記第4のトランジスタの各ソース電極を上記基板に接続し、上記第2のトランジスタ及び上記第3のトランジスタの各基板を所定のバイアス電圧に接続することにより、上記2つの差動対の各入力対電圧特性の交差する電圧における当該第2の差動増幅器の出力電圧を増大させることを特徴とする。
図7は本発明の第1の実施形態に係る、基板バイアス効果を利用した適応バイアス電流制御方式コンパレータ回路の構成を示す回路図である。上述したNPS社のコンパレータ回路(図5)では、サブスレッショルド領域で動作する。このため、2つの差動増幅器14a,14bからなる差動対のサイズ比やカレントミラー回路のサイズ比でオフセット電圧を生成する手法では、サイズ比は対数項に含まれるためオフセット電圧として現れる効果が小さく、微小なオフセット電圧しか生成することができない問題があった。
図9Aは本発明の第2の実施形態に係る、CMOSインバータ回路の貫通電流ISCを用いる適応バイアス電流制御方式コンパレータ回路の構成を示す回路図である。第1の実施形態及びその変形例で提案したコンパレータ回路の構成では、適応バイアス電流生成回路14に2つの差動増幅器14a,14bが必要になる。このため、回路の実装規模が大きい問題点がある。そこで、回路規模を格段に削減することが可能な回路構成を検討した。なお、CMOSインバータ回路の貫通電流ISCとは、両方のMOSFETがともにオンとなったときに流れる電流をいう。
図11は図10のコンパレータ回路の問題点を解決するために、最終段のインバータ13のリーク電流を削減する、本発明の第3の実施形態に係るコンパレータ回路の構成を示す回路図である。図10のコンパレータ回路の問題点を解決するために、微小バイアス電流IREFの生成回路と、貫通電流ISCである適応バイアス電流IADPの生成回路を別々のカレントミラー回路で構成してなる適応バイアス電流生成回路19Bを備えたことを特徴としている。
図13は図12のコンパレータ回路の問題点を解決するための、本発明の第4の実施形態に係るコンパレータ回路の構成を示す回路図である。図13のコンパレータ回路は、入力用の差動増幅器12に代えて、カレントミラー回路ベースのワイドレンジ差動増幅器(差動増幅器12に比較してより大きなダイナミックレンジを有する差動増幅器をいう。)12Bを備えたことを特徴としている。ここで、カレントミラー回路ベースのワイドレンジ差動増幅器は例えば演算相互コンダクタンス増幅器(OTA)であってもよい。
図31は第2の実施形態及び第3の実施形態のコンパレータ回路の構成を示すブロック図であり、これらのコンパレータ回路の構成を動作を中心として総括的に図示するものである。
(1)標準コンパレータ回路(第1の従来例に係る2ステージコンパレータ回路)
(2)2つの差動増幅器を用いた適応バイアス電流制御方式によるコンパレータ回路(第2の従来例及び第1の実施形態に係るコンパレータ回路)
(3)CMOSインバータを用いた適応バイアス電流制御方式によるコンパレータ回路(第2乃至第4の実施形態に係るコンパレータ回路)
(1)低電力を実現できるが、動作周波数が低い問題がある。
(2)適応バイアス制御方式の構成上、パルス信号入力に対する応答は問題が少ない。しかし、三角波信号に対する応答に問題が残る。三角波信号のような緩やかな波形が入力されると、適応バイアス電流制御回路が大電流を発生する可能性がある。つまり、入力波形に応じた設計が必要になる。また、適応バイアス電流制御回路に差動増幅器2個を要するため、回路規模が大きいという問題もある。
(3)入力波形の依存性が極めて小さく、非常にコンパクトな構成で実現できる。(2)の適応バイアス電流制御回路は2つの差動増幅器を用いて適応バイアス電流を生成している。これに対して、(3)のコンパレータ回路では1つの差動増幅器が「適応バイアス電流制御機能」と「論理判定機能」を同時に実現しているため、コンパクト・低電力なコンパレータ回路として機能している点に優位性がある。
11A…電流源、
12,12A,12B,12C…差動増幅器、
13…ソース接地増幅器、
14,14A,19,19A,19B,19C,20…適応バイアス電流生成回路、
14a,14b…差動増幅器、
15,16…バイアス制御回路、
17,18…インバータ回路、
Q11〜Q102…MOSFET、
T1〜T4…端子。
Claims (10)
- 入力電圧と参照電圧とを比較して論理判定を行って論理判定結果の出力電圧を発生して出力する差動増幅器を備えたコンパレータ回路において、
所定の微小電流であるバイアス電流を発生して上記差動増幅器に供給する電流源と、
上記差動増幅器からの差動電圧を反転して反転信号を出力する第1のインバータ回路と、
上記電流源のバイアス電流を検出し、上記第1のインバータ回路の貫通電流を検出し、上記検出したバイアス電流及び上記検出した貫通電流に基づいて、上記差動増幅器が論理判定を行わない期間は上記バイアス電流で上記差動増幅器を動作させる一方、上記差動増幅器が論理判定する期間は上記バイアス電流を増加させてなる適応バイアス電流を用いて上記差動増幅器を動作させるように適応バイアス電流制御を行うための適応バイアス電流を発生して差動増幅器に供給する適応バイアス電流生成回路とを備えたことを特徴とするコンパレータ回路。 - 上記適応バイアス電流生成回路は、上記電流源のバイアス電流及び上記第1のインバータ回路の貫通電流を別々に検出することを特徴とする請求項1記載のコンパレータ回路。
- 上記適応バイアス電流生成回路は、上記電流源のバイアス電流を検出し、上記検出したバイアス電流を上記第1のインバータ回路の貫通電流に加算して上記適応バイアス電流を発生することを特徴とする請求項1記載のコンパレータ回路。
- 上記適応バイアス電流生成回路は、上記第1のインバータ回路の貫通電流を検出し、上記検出した貫通電流を上記電流源のバイアス電流に加算して上記適応バイアス電流を発生することを特徴とする請求項1記載のコンパレータ回路。
- 上記第1のインバータ回路からの出力電圧を反転して出力する第2のインバータ回路をさらに備えたことを特徴とする請求項2又は3記載のコンパレータ回路。
- 上記差動増幅器からの出力電圧を反転して出力する第2のインバータ回路をさらに備えたことを特徴とする請求項4記載のコンパレータ回路。
- 上記差動増幅器は、接地電位から電源電圧までフルスイングするワイドレンジ差動増幅器であることを特徴とする請求項1乃至6のうちのいずれか1つに記載のコンパレータ回路。
- 上記ワイドレンジ差動増幅器の電源回路にダイオード接続のトランジスタを挿入したことを特徴とする請求項7記載のコンパレータ回路。
- 入力電圧と参照電圧とを比較して論理判定を行って論理判定結果の出力電圧を発生して出力する第1の差動増幅器と、
所定の微小電流であるバイアス電流を発生して上記差動増幅器に供給する電流源と、
入力電圧と参照電圧とを比較して出力電圧を発生する第2の差動増幅器を有し、上記入力電圧及び上記参照電圧に基づいて、上記差動増幅器が論理判定を行わない期間は上記バイアス電流で上記差動増幅器を動作させる一方、上記差動増幅器が論理判定する期間は上記バイアス電流を増加させてなる適応バイアス電流を用いて上記差動増幅器を動作させるように適応バイアス電流制御を行うための適応バイアス電流を発生して差動増幅器に供給する適応バイアス電流生成回路とを備え、基板上に形成されたコンパレータ回路において、
上記第2の差動増幅器は、
上記入力電圧を入力する第1のトランジスタと、上記参照電圧を入力する第2のトランジスタとを含む第1の差動対と、
上記入力電圧を入力する第3のトランジスタと、上記参照電圧を入力する第4のトランジスタとを含む第2の差動対とを備え、
上記第1のトランジスタ及び上記第4のトランジスタの各ソース電極を上記基板に接続し、上記第2のトランジスタ及び上記第3のトランジスタの各基板を所定のバイアス電圧に接続することにより、上記2つの差動対の各入力対電圧特性の交差する電圧における当該第2の差動増幅器の出力電圧を増大させることを特徴とするコンパレータ回路。 - 上記バイアス電圧は電源電圧であることを特徴とする請求項9記載のコンパレータ回路。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2010044369A JP4988883B2 (ja) | 2010-03-01 | 2010-03-01 | コンパレータ回路 |
US13/036,405 US8330499B2 (en) | 2010-03-01 | 2011-02-28 | Comparator circuit provided with differential amplifier making logical judgment by comparing input voltage with reference voltage |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2010044369A JP4988883B2 (ja) | 2010-03-01 | 2010-03-01 | コンパレータ回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2011182188A true JP2011182188A (ja) | 2011-09-15 |
JP4988883B2 JP4988883B2 (ja) | 2012-08-01 |
Family
ID=44504963
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2010044369A Active JP4988883B2 (ja) | 2010-03-01 | 2010-03-01 | コンパレータ回路 |
Country Status (2)
Country | Link |
---|---|
US (1) | US8330499B2 (ja) |
JP (1) | JP4988883B2 (ja) |
Cited By (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR20120138202A (ko) * | 2011-06-14 | 2012-12-24 | 삼성전자주식회사 | 내부 전압 생성 회로 및 스마트 카드 |
JP2013157805A (ja) * | 2012-01-30 | 2013-08-15 | Handotai Rikougaku Kenkyu Center:Kk | 差動増幅回路 |
JP2014120977A (ja) * | 2012-12-18 | 2014-06-30 | Fujitsu Ltd | 量子化器,比較回路および半導体集積回路 |
JP2015126454A (ja) * | 2013-12-27 | 2015-07-06 | ソニー株式会社 | コンパレータ回路、コンパレータ回路の制御方法、a/d変換回路、及び、表示装置 |
CN110611497A (zh) * | 2018-06-15 | 2019-12-24 | 艾普凌科有限公司 | 比较器以及振荡电路 |
JP2021069065A (ja) * | 2019-10-26 | 2021-04-30 | トレックス・セミコンダクター株式会社 | コンパレータおよびこれを有する充電制御ic |
US10998895B2 (en) | 2019-09-09 | 2021-05-04 | Kabushiki Kaisha Toshiba | Electronic circuit |
WO2022202017A1 (ja) * | 2021-03-22 | 2022-09-29 | ソニーセミコンダクタソリューションズ株式会社 | 比較器、ad変換器、固体撮像装置及び電子機器 |
US11698400B2 (en) | 2019-09-09 | 2023-07-11 | Kabushiki Kaisha Toshiba | Electronic circuit |
Families Citing this family (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US9124096B2 (en) * | 2011-10-31 | 2015-09-01 | Rosemount Inc. | Process control field device with circuitry protection |
JP6041241B2 (ja) * | 2013-03-04 | 2016-12-07 | 国立大学法人神戸大学 | 差動増幅回路のための適応バイアス生成回路及び差動増幅回路 |
CN104052484B (zh) | 2013-03-11 | 2019-03-08 | 恩智浦美国有限公司 | 控制比较器输入偏移电压的装置 |
US9836073B2 (en) | 2014-07-24 | 2017-12-05 | Nxp Usa, Inc. | Current source, an integrated circuit and a method |
KR20160112415A (ko) * | 2015-03-19 | 2016-09-28 | 에스케이하이닉스 주식회사 | 전류 추가 기능을 가지는 비교 장치 및 그를 이용한 아날로그-디지털 변환 시스템 |
US9660638B1 (en) * | 2015-03-24 | 2017-05-23 | Maxim Integrated Products, Inc. | One wire parasite power switch control circuit |
US9973075B2 (en) * | 2015-07-23 | 2018-05-15 | Mediatek Inc. | Method for performing adaptive input current control in an electronic device with aid of adaptor management, and associated apparatus |
TWI635700B (zh) * | 2015-12-10 | 2018-09-11 | 矽創電子股份有限公司 | 運算放大器 |
GB201801995D0 (en) * | 2018-02-07 | 2018-03-28 | Analog Devices Global Unlimited Co | A method of and apparatus for detecting open circuit conditions at an input to a signal chain and for detecting channel imbalance in a differential signal |
JP7338974B2 (ja) * | 2019-01-11 | 2023-09-05 | ブリルニクス シンガポール プライベート リミテッド | 固体撮像装置、固体撮像装置の駆動方法、および電子機器 |
CN114430253B (zh) * | 2022-01-27 | 2023-04-14 | 深圳市九天睿芯科技有限公司 | 一种信号放大电路 |
Citations (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH05235744A (ja) * | 1992-01-06 | 1993-09-10 | Nec Corp | 相補型mosfet回路 |
JP2002311063A (ja) * | 2001-04-19 | 2002-10-23 | Nanopower Solution Kk | 適応制御回路 |
JP2003008369A (ja) * | 2001-06-25 | 2003-01-10 | Nanopower Solution Kk | 多入力差動回路 |
JP2004064620A (ja) * | 2002-07-31 | 2004-02-26 | Ricoh Co Ltd | 電位差検出回路及びこの電位差検出回路を用いたシリアルデータ検出回路並びにこのシリアルデータ検出回路を用いた受信データ信号処理装置 |
JP2008205738A (ja) * | 2007-02-19 | 2008-09-04 | New Japan Radio Co Ltd | 演算増幅器 |
JP2008211654A (ja) * | 2007-02-27 | 2008-09-11 | New Japan Radio Co Ltd | 演算増幅器 |
JP2009194600A (ja) * | 2008-02-14 | 2009-08-27 | Ricoh Co Ltd | 検出回路 |
Family Cites Families (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5587674A (en) * | 1994-12-30 | 1996-12-24 | Sgs-Thomson Microelectronics, Inc. | Comparator with built-in hysteresis |
JP4576717B2 (ja) * | 2001-01-19 | 2010-11-10 | 富士電機システムズ株式会社 | コンパレータ回路 |
-
2010
- 2010-03-01 JP JP2010044369A patent/JP4988883B2/ja active Active
-
2011
- 2011-02-28 US US13/036,405 patent/US8330499B2/en active Active
Patent Citations (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH05235744A (ja) * | 1992-01-06 | 1993-09-10 | Nec Corp | 相補型mosfet回路 |
JP2002311063A (ja) * | 2001-04-19 | 2002-10-23 | Nanopower Solution Kk | 適応制御回路 |
JP2003008369A (ja) * | 2001-06-25 | 2003-01-10 | Nanopower Solution Kk | 多入力差動回路 |
JP2004064620A (ja) * | 2002-07-31 | 2004-02-26 | Ricoh Co Ltd | 電位差検出回路及びこの電位差検出回路を用いたシリアルデータ検出回路並びにこのシリアルデータ検出回路を用いた受信データ信号処理装置 |
JP2008205738A (ja) * | 2007-02-19 | 2008-09-04 | New Japan Radio Co Ltd | 演算増幅器 |
JP2008211654A (ja) * | 2007-02-27 | 2008-09-11 | New Japan Radio Co Ltd | 演算増幅器 |
JP2009194600A (ja) * | 2008-02-14 | 2009-08-27 | Ricoh Co Ltd | 検出回路 |
Cited By (15)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR20120138202A (ko) * | 2011-06-14 | 2012-12-24 | 삼성전자주식회사 | 내부 전압 생성 회로 및 스마트 카드 |
KR101939237B1 (ko) | 2011-06-14 | 2019-01-17 | 삼성전자 주식회사 | 내부 전압 생성 회로 및 스마트 카드 |
US8896378B2 (en) | 2012-01-30 | 2014-11-25 | Semiconductor Technology Academic Research Center | Differential amplifier circuit with ultralow power consumption provided with adaptive bias current generator circuit |
JP2013157805A (ja) * | 2012-01-30 | 2013-08-15 | Handotai Rikougaku Kenkyu Center:Kk | 差動増幅回路 |
JP2014120977A (ja) * | 2012-12-18 | 2014-06-30 | Fujitsu Ltd | 量子化器,比較回路および半導体集積回路 |
US9000810B2 (en) | 2012-12-18 | 2015-04-07 | Fujitsu Limited | Quantizer, comparator circuit, and semiconductor integrated circuit |
JP2015126454A (ja) * | 2013-12-27 | 2015-07-06 | ソニー株式会社 | コンパレータ回路、コンパレータ回路の制御方法、a/d変換回路、及び、表示装置 |
CN110611497A (zh) * | 2018-06-15 | 2019-12-24 | 艾普凌科有限公司 | 比较器以及振荡电路 |
JP2019220759A (ja) * | 2018-06-15 | 2019-12-26 | エイブリック株式会社 | コンパレータ及び発振回路 |
JP7085911B2 (ja) | 2018-06-15 | 2022-06-17 | エイブリック株式会社 | コンパレータ及び発振回路 |
CN110611497B (zh) * | 2018-06-15 | 2023-10-03 | 艾普凌科有限公司 | 比较器以及振荡电路 |
US10998895B2 (en) | 2019-09-09 | 2021-05-04 | Kabushiki Kaisha Toshiba | Electronic circuit |
US11698400B2 (en) | 2019-09-09 | 2023-07-11 | Kabushiki Kaisha Toshiba | Electronic circuit |
JP2021069065A (ja) * | 2019-10-26 | 2021-04-30 | トレックス・セミコンダクター株式会社 | コンパレータおよびこれを有する充電制御ic |
WO2022202017A1 (ja) * | 2021-03-22 | 2022-09-29 | ソニーセミコンダクタソリューションズ株式会社 | 比較器、ad変換器、固体撮像装置及び電子機器 |
Also Published As
Publication number | Publication date |
---|---|
US20110210762A1 (en) | 2011-09-01 |
JP4988883B2 (ja) | 2012-08-01 |
US8330499B2 (en) | 2012-12-11 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP4988883B2 (ja) | コンパレータ回路 | |
US11223352B2 (en) | Load driver | |
US7348848B2 (en) | Buffer amplifier for source driver | |
JP4475309B2 (ja) | コンパレータ | |
US20120044021A1 (en) | Differential amplifier circuit | |
USRE47743E1 (en) | Output buffer circuit and method for avoiding voltage overshoot | |
US20190312575A1 (en) | Biasing cascode transistors of an output buffer circuit for operation over a wide range of supply voltages | |
US20120049923A1 (en) | Output circuit | |
US11784636B2 (en) | Comparator circuit and semiconductor device | |
US9312848B2 (en) | Glitch suppression in an amplifier | |
JP5598750B2 (ja) | フェイルセーフ・モード及びトレラント・モードの際の入出力回路を保護するためのバイアス電圧を発生させる方法、バイアス電圧発生回路、及び入出力回路 | |
US9106189B2 (en) | Operational amplifier circuit and method for enhancing driving capacity thereof | |
JP2011097551A5 (ja) | ||
CN108183691B (zh) | 折叠共源共栅运算放大器 | |
JP2004145350A (ja) | 本体バイアス回路を備えたレベル・シフタ | |
KR101662325B1 (ko) | Cmos 입력 버퍼 회로 | |
US8836561B2 (en) | Digital to-analog conversion circuit | |
US9838015B2 (en) | Apparatus for performing level shift control in an electronic device with aid of parallel paths controlled by different control signals for current control purposes | |
JP2001044819A (ja) | 高電圧出力インバーター | |
US11063587B1 (en) | Voltage on-off detector and electronic device including the same | |
JP2013104942A (ja) | 出力回路及びそれを備えた増幅器 | |
CN108696275B (zh) | 缓冲电路 | |
JP2011015017A (ja) | 差動増幅回路 | |
CN105024698A (zh) | 电压感测电路 | |
Filanovsky et al. | Decomposition of drain current in weak, moderate, and strong inversion components |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20120130 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20120207 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20120322 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20120417 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20120426 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 Ref document number: 4988883 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20150511 Year of fee payment: 3 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |