JP2002311063A

JP2002311063A - 適応制御回路

Info

Publication number: JP2002311063A
Application number: JP2001121420A
Authority: JP
Inventors: Shinichi Akita; 晋一秋田
Original assignee: NANOPOWER SOLUTION KK
Current assignee: NANOPOWER SOLUTION KK
Priority date: 2001-04-19
Filing date: 2001-04-19
Publication date: 2002-10-23
Also published as: US6922319B2; US20030184927A1

Abstract

(57)【要約】【課題】入力が検出窓の中に入ったときだけ通常の動
作電流を流して所定の応答速度を得、入力が検出窓の外
にいるときは非常に少ない消費電流で動作する適応制御
回路を少ない素子数で実現する。【解決手段】出力回路と検出回路と変換回路とを有す
る適応制御回路であって、該変換回路は複数の直列接続
されたトランジスタ素子を含み、前記検出回路の複数の
入力信号が一致もしくは互いに接近したときに前記出力
回路のバイアス電流を変化させる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は２つまたはそれ以上
の入力信号を比較してその大小判定結果を出力端子に出
力する、適応制御電圧比較回路に関するものである。

【０００２】

【従来の技術】携帯電子機器に限らずその他あらゆる電
子装置には電源電圧監視や２次電池の放電充電制御のた
めの電圧比較回路が必ず内蔵されている。世界中で動作
している装置の数は数十億の単位と推定される。ちなみ
に一つの電圧比較回路が１０μＡで動作しているとする
と１０億個で１００００Ａの電流を流していることにな
り、５Ｖで動作しているとすると５０ＫＷの電力が消費
されている計算になる。これは小型の発電所１つの発電
量に相当する大きな量である。本発明はあらゆる電子装
置に使われる電圧比較回路の消費電流を劇的に減少させ
て地球のエネルギー節減に貢献しようとするものであ
る。

【０００３】

【従来例】図１１は従来の一般的に使われている差動回
路で電圧比較回路として利用される。差動回路１０がＭ
Ｐ１，２，３、ＭＮ２、３からなり、出力バッファー回
路２０はＭＰ５，ＭＮ５から構成され、コンパレータと
して利用されるときは、基準電圧Ｖｒｅｆに一定の電圧
を検出のための基準として与えられている。図１３は別
の従来例を示す。差動回路１０は図１１の回路と同様に
ＭＰ１，２，３、ＭＮ２、３からなり、出力バッファー
回路２１はＭＮ４，ＭＮ５、ＭＰ４，ＭＰ５のトランス
コンダクタンスカレントミラー回路で構成されており、
固定のバイアス電流ではなく出力信号変化に応じて電流
を変化させて最適な出力電流を得ている。

【０００４】図１２はその動作波形図である。入力信号
Ｐが基準電圧Ｖｒｅｆよりも高いかもしくは低いとき差
動回路１０と出力回路２０には一定のアイドリング動作
電流が流れている。アイドリング動作電流と出力波形の
立ち上がりまたは立ち下がり時間つまり遷移時間の関係
は、一般的に知られている電荷の公式Ｑ＝Ｃ＊Ｖを基に
その概略の理論式を算出できる。図１１に示すように、
ＭＰ２のドレイン電流をＩｄ、ＯＵＴＸの電圧変化Ｖｇ
の遷移期間ｄＴ１にＭＮ５のゲート容量Ｃｇに流れる電
流をＩｇとするとＩｇ＊ｄＴ１＝Ｃｇ＊Ｖｇ．．．．．．（１）ＩｇはＩｄの分流電流だから、Ｉｄの５分の１から２０
分の１の電流が次段の負荷に流れる分とするのが一般的
であり、その比率をKとするとＩｇ＝Ｉｄ／Ｋとなる。
またｄＴ１のすべてが最終出力ＯＸの遅延に寄与するわ
けではないので、電源電圧と次段のＦＥＴの閾値Ｖｔｎ
の割合からおおむね８０％が遅延に寄与する分と仮定し
て、Ｔ１＝０．８＊ｄＴ１＝０．８＊Ｋ＊（Ｃｇ＊Ｖｇ）／
ＩｄＯＸの遷移時間ｄＴ２、アイドリング電流Ｉｃとする
と、ＭＮ５がオフ状態のときはＩｃのすべてがＣＬの充
電に使われるのでｄＴ２＝（ＣＬ＊ＶＤＤ）／ＩｃｄＴ２は振幅５０％が遅延時間に寄与すると仮定する
と、合計遅延時間分はＴ２＝ｄＴ２／２となる。

【０００５】所定時間Ｔｏｓ以内でＯＸが立ち上がるた
めにはＴｏｓ＜Ｔ１＋Ｔ２Ｉｄ＞Ｋ＊Ｃｇ＊Ｖｇ／Ｔ１．．．．．．（２）Ｉｃ＞ＣＬ＊Ｖｄｄ／２＊Ｔ２．．．．．（３）立ち下がり時は付加容量ＣＬがＭＮ５を通して放電する
だけなのでアイドリング電流は関係しない、従ってＭＰ
５の定電流の分のみが出力回路のアイドリング電流とな
る。

【０００６】Ｉｉ＝２＊Ｉｄ＋Ｉｃ．．．．．．（５）Ｉｄは差動回路の片側の電流なので２倍されている。

【０００７】Ｔ１＞２０μＳｅｃ、Ｔ２＞５μＳｅｃの
時のアイドリング電流Ｉｉを計算してみる。Ｃｇ＝０．
１ｐＦ、ＣＬ＝５ｐＦ、Ｖｇ＝２Ｖ、Ｖｄｄ＝３Ｖ、Ｋ
＝２０、Ｉｉ＞１．９８μＡまたＴ１＜５μＳ、Ｔ２＜２μＳの場合はＩｉ＞６．１
５μＡこのように要求される遅延時間が決まると、アイドリン
グ電流の最低値が算出できる。

【０００８】図１２においてはＰ入力がＶＳＳからＶＤ
Ｄに変化してまた戻る状態を想定している。電圧監視の
応用では何１００時間の単位で入力変化が起こるが、図
では観測しやすくするために早めてシミュレーションし
ている。ｑｏは従来の回路で動作電流を必要十分流して
動作させた場合の出力波形を示し、１０μＳ以下の遷移
時間で出力が変化している。ｑｏ２，ｑｏ３はそれぞれ
図１１、図１３の従来の回路の動作電流を１００ｎＡ以
下に設定して動作させた場合で、それぞれ２００μＳ、
４００μＳ以上の遷移時間で出力変化が起きていて大き
な時間遅延であることがわかる。

【０００９】従来の回路では要求される出力の立ち上が
り時間が決まるとほぼアイドリング電流もその最低値が
決まり、それ以下には出来ないことがわかる。その値よ
りも小さくしてしまうと出力反転の時間がかかりすぎて
システム全体の処理に障害の発生するおそれがある。数
μＡはその装置全体の消費電流からみれば無視できる量
とも思えるが、地球的規模でみれば数十億台の装置が稼
働するので膨大な合計量になる。このようにあらゆる電
子装置に用いられる電圧比較回路のアイドリング電流を
減らすことは、非常に重要な課題であることが地球環境
の観点からも認識されるべきである。

【００１０】

【発明が解決しようとする課題】前述のように図１１や
図１３の従来の回路と設計方法ではコンパレータのアイ
ドリング動作電流を一定以下に減らすことはできなかっ
た。本発明は、周到な理論的数式的裏付けに基づいて、
非常に少ない素子数でアイドリング電流を可及的に減少
させる手段を提案するものである。

【００１１】

【課題を解決する為の手段】上記課題を解決するための
方法として二つの入力が電位差を持つときは極微少電流
で動作し、両者が近づいて出力反転が起こりそうになる
と通常の電流で動作する回路構成を考案した。電圧比較
回路の動作電流と動作速度が比例関係にあることは周知
のことであり、出力反転時のみ動作電流を増加させれば
反転動作が高速で低消費電流が実現出来ることも容易に
推定可能であるが、その平易な具体的方法はこれまで提
案実現されていなかった。本発明では従来の差動型回路
のトランジスタ対を従来と異なる観点のもとに決定した
回路と直列トランジスタの組み合わせが前記の出力反転
時のみ電流を増やす動作を実現することができた。

【００１２】

【本発明の原理】図１，図３、図５は本発明の基本動作
原理を示すための回路構成図である。図１において１０
０は検出回路、ＭＮ１１，ＭＮ１２はＮ型ＦＥＴで変換
回路２００を構成していて、電圧信号もしくは電流信号
をバイアス電流に変換している。Ｖｒｅｆは基準電圧
で、Ｖｉｎは信号入力を示す。Ｖｉｎ＜Ｖｒｅｆの時、
ＯＴはローレベルなのでＭＮ１２がオフ，Ｖｉｎ＞Ｖｒ
ｅｆの時ＯＵＴＸはローレベルなのでＭＮ１１がオフで
電流は流れない。ところがＶｉｎとＶｒｅｆが等しいか
もしくは近接したとき、図２は図１の伝達特性図で、Ｏ
Ｔ＞Ｖｔｎ、ＯＵＴＸ＞Ｖｔｎの状態が存在すれば電流
Ｉｂを流すことが出来る。この電流を変換電流と呼ぶこ
とにする。ＶｉｎがＶｒｅｆと近接していてかつ変換電
流が流れているＶｉｎの電圧範囲を検出窓と呼ぶことに
する。図２ではＷで示される。変換電流をバイアス電流
として帰還をかけてやれば、二つの差動入力が近接して
反転動作を起こす時のみ動作電流を増加させて高速に動
作させる事が可能となる。

【００１３】図３は入力が３つに増えた場合を示す。た
とえばＶｒｅｆとＶ１は図１と同等の役割として、Ｖ２
は追加の条件と考える事ができる。つまりＶ２が一定の
条件を満たしたときに、Ｖ１の状態に応じてＩｂが制御
される。図４がその伝達特性図を示す。

【００１４】図５は変換回路がＰ−ＦＥＴからなる場合
を示している。１００は検出回路、ＭＰ１１，ＭＰ１２
はＰ−ＦＥＴで変換回路を構成する。Ｖｉｎ＜Ｖｒｅｆ
の時ＯＵＴＸはハイレベルなのでＭＰ１２がオフ，Ｖｉ
ｎ＞Ｖｒｅｆの時ＯＴがハイレベルでＭＰ１１がオフな
ので電流は流れない。ところがＶｉｎとＶｒｅｆが等し
いかもしくは近接したとき、図６のようにＰ−ＦＥＴの
閾値ＶｔｐとしてＯＴ＜Ｖｔｐ、ＯＵＴＸ＜Ｖｔｐの状
態が存在すれば変換電流を流すことが出来る。

【００１５】図７，図８，図９，図１０は本発明の構成
を説明するための図である。図７は第１の請求項に対応
する構成で、一つの検出回路１００と変換回路２００と
出力回路３００からなり、検出回路１００の二入力の電
位差を出力側で検出しバイアス電流に変換して出力回路
に帰還するものである。図８は第２の請求項に対応する
構成であり、検出回路兼出力回路１１０と変換回路２０
０とからなり、検出回路１１０で検出された２つの入力
電位差の状態を電流に変換して自分自身の動作電流に帰
還することで出力変化を高速化できる。図９は図７と構
成要素は同様であるが、バイアス電流帰還を出力回路３
００のみならず検出回路１００にもかけている。図１０
は検出回路１００、変換回路２００、出力回路３００及
びバイアス電流発生回路４００からなる。検出回路１０
０の出力は変換回路に接続され変換電流はバイアス電流
発生回路に帰還されて全体のバイアス電流を変化させて
いる。バイアス電流発生回路は図７，図８，図９の原理
図でも必要であるが動作に関係していないので省略され
ている。

【００１６】本発明の重要な構成要件の一つが、所定の
閾値に対して複数の出力がすべてハイレベルまたはロー
レベルの状態を有する複数の入力をもつ検出回路であ
る。図１５は図１１の従来の差動回路の入出力伝達特性
を示す。伝達特性は入力Ｖｒｅｆが一定電圧のとき、入
力Ｐの変化に対する出力ＯＵＴ、ＯＵＴＸの応答特性で
あり、これからわかるように、従来の一般的な差動回路
では前述の本発明の重要な条件を実現出来ない。つまり
ＯＵＴの変化は少なくＯＵＴＸの変化のみだからであ
る。

【００１７】図１４は従来の差動回路の入力を互いに逆
に接続した回路で、２つの差動回路の出力を逆相で動作
させると目的の出力状態が得られる可能性がある。本発
明で提案されたＦＥＴの直列接続からなる変換回路を組
み合わせている。その入出力静特性を図１６に示すよう
に、２つの出力ＯＵＴＸ１とＯＵＴＸ２がＰ−ＦＥＴの
閾値Ｖｔｐよりもロー側にありＭＰ１０，ＭＰ１１に電
流が流れている。しかしその幅つまり検出窓が僅か２ｍ
Ｖ程度であり、この種の差動回路はどのように工夫して
設計製造しても数ｍＶのオフセット電圧を有するのは周
知の常識であることを考えると量産には応用できないこ
とがわかる。従来の差動回路に１ｍＶ程度のオフセット
が発生した時の例を図１６の曲線２に示されるように、
２つの出力がローになる状態がごく僅かしか存在しない
ので、ＭＰ１０の電流もほとんど流れないことがわか
る。つまりほんの少しの製造ばらつきにより従来の回路
は検出窓が消えてしまうのである。このような問題の解
決する方法は数多く考えられるが、例として二つの差動
回路に異なる基準電圧を与えてその間の電圧で検出窓を
作り出し変換電流を流す回路が考えられる。これはウィ
ンドーコンパレータと呼ばれる回路で種々の方式が提案
されている。しかしどれもみな追加の部品とそれに流れ
る電流が必要であり、従来の回路より電流も素子数が増
加してしまい、集積化に向かず本発明の目的を実現する
にいたらない。このように従来の設計手法と回路構成だ
と、部品を増やさずに、アイドリング電流を劇的に減少
させ、平易で十分に余裕を持って安定に量産可能な本発
明の目的の回路が実現出来ていないことがわかる。

【００１８】図１７は本発明の第一の実施例を示す。こ
れは請求項３と５に対応する実施例で、１００は検出回
路で、ＭＰ２，ＭＰ３，ＭＮ２，ＭＮ３からなる一組の
差動対と、ＭＰ２０，ＭＰ３０，ＭＮ２０，ＭＮ３０か
らなるもう一組の差動対が共通の定電流源に接続されて
いる。この差動回路構成そのものは本発明とは別の意図
でＵＳＰ４７２８９００，ＵＳＰ５４９１４５５にて紹
介されているもので、２対の差動回路から１８０位相の
ずれた対称な波形が得られる特徴がある。そのままでは
本発明の重要な要件の一つである、十分に広い検出窓を
持った検出回路とすることはできない。これは前述の図
１４の場合と同じで、製造ばらつきを吸収する手だてが
無いからである。従来の設計方法に準じれば、ＭＮ２と
ＭＮ３、ＭＮ２０とＭＮ３０のサイズは互いに等しくな
っていて入出力静特性は図１６とほぼ同様である。ＯＵ
ＴＸとＯＴが互いに逆の位相で動作していて、ともにＶ
ｔｐよりも低い部分が存在している。その範囲でＭＰ１
０とＭＰ１１及びＭＰ２０とＭＰ２１に電流が流れるが
その幅は中心の電圧から数ｍＶの検出窓の幅しかない。
必要とされる検出窓は製造ばらつきにも耐えることが出
来るよう十分な幅を有し、かつ検出する入力信号の変化
速度に対応していなければいけない。つまり検出窓が狭
いと入力信号が検出窓内でバイアス電流が増加する前に
行き過ぎてしまい、微少電流のまま遅い動作をすること
になるからである。最大の入力信号変化率をＶｃ（ｖｏ
ｌｔ／ｓｅｃ）、検出窓の電圧幅をＷ（ｖｏｌｔ）、検
出回路と変換回路の応答時間をＴ（ｓｅｃ）とすると、Ｗ＞Ｖｃ＊Ｔ．．．．．（１０）で表される。入力信号変化率が高い場合は検出窓Ｗを広
くする必要がある。この点が従来と異なる設計方法が必
要になるゆえんである。本発明はその方法を提案するも
のでもある。従来の設計理論によれば差動対トランジス
タは同じサイズ（例えば幅）または同じコンダクタンス
であるべきであった。しかし検出窓を自由に制御する為
には差動対トランジスタが同等でないときの設計理論が
必要になる。ここで差動回路による検出回路の検出窓の
幅とＦＥＴサイズの関係を理論的に考察しておく。

【００１９】ＭＮ２，ＭＮ３のサイズが等しい場合、Ｐ
入力とＭ入力の電位が等しいとき、ＭＮ２，ＭＮ３は等
しい電流が流れて平衡状態にあり、ドレイン電圧もほぼ
等しくなっている。Ｐ入力とＭ入力がＶｄｄの２分の１
の電位付近ではＶｄ＞Ｖｇ−Ｖｔが成立しているので飽
和領域の電流式が適用できる。

【００２０】Ｉｄ＝０．５＊Gm(Ｖｇ−Ｖｔ)(Ｖｇ−Ｖｔ)(１＋λ＊Vds）．．．（１２）図１９はＭＮ２とＭＰ２のドレイン電流電圧曲線を示
す。曲線１、２、３はＭＮ２のＩｄ特性を示し３は２よ
りもサイズを大きくした時、１は２よりもサイズを小さ
くした時の電流曲線である。曲線４，５，６はＭＰ２の
ドレイン電流電圧特性を示し、それぞれＭＰ２のＶｇが
２．２Ｖ、２．２１Ｖ、２．２２Ｖの時を表す。曲線２
と電流特性曲線５との交点ＡがＭＮ２，ＭＰ２のＯＵＴ
Ｘの電位を表している。たとえばＭＮ２のサイズを大き
くすると電流曲線２が上に移動して３の位置になって動
作点はＢ点に移動する。またＭＮ２のサイズを小さくす
ると電流曲線２が下に移動して１の位置になって動作点
はＥ点に移動する。Ｃ点はサイズを大きくしたときのＡ
点と同じ電位を持つ点、Ｄ点はサイズを小さくしたとき
にＡ点と同じ電位の動作点を示す。Ｂ点からＡ点と同じ
ドレイン電圧のＣ点に戻すためにはＭＰ２のＰ入力の電
圧変化が必要でその電圧を算出する。ＭＮ２のサイズを
変更する前後のＭＰ２の電流Ｉｄ０，Ｉｄ１、前後のゲ
ート電圧Ｖｇ０、Ｖｇ１、Ｇｍｐは電流増幅率、Ｖｔｐ
は閾値とするとＶｇ０＝｛√(Id0/0.5*Gmp)+Vtp｝／√（１＋λ＊Vds０）．．（１３）Ｖｇ１＝｛√(Id1/0.5*Gmp)+Vtp｝／√（１＋λ＊Vds１）．．（１４） ∂Ｖｇ＝Ｖｇ１−Ｖｇ０＝√（Id1/0.5*Gmp*L1)−√(Id0/0.5*Gmp*L0)．．（１５）Ｌ０＝（１＋λ＊Vds０）Ｌ１＝（１＋λ＊Vds１）としてある。

【００２１】∂ＶｇがＭＮ２のサイズを変えることでず
れるＰ入力の反転閾値である。式（１５）よりわかるこ
とはＩｄ１をＩｄ０よりも大きくすればｄＶｇは負の
値、小さくすれば正の値になるのでＯＵＴＸ、ＯＴのハ
イ側を重ねることもロー側を重ねることも出来る点であ
る。これは変換回路をＮ型でもＰ型でもどちらでも構成
することができて構成の自由度が大きいことを示してい
る。

【００２２】このように従来の差動型回路を別の観点か
ら考案された新たな設計手法で設計することにより検出
窓を最適な幅にすることが出来る。本来差動回路はその
対称性と平衡性が追求されて、研究や提案がなされてき
た。その逆の方向で研究対象になることは、ＵＳＰ５９
６３０２，ＵＳＰ５，４７１，１７１をのぞけば皆無と
いってよかった。

【００２３】図１７の場合、ＭＮ２のサイズをＭＮ３よ
りも大きくする、ＭＮ３０をＭＮ２０よりも大きくする
と検出窓Ｗを広げることができる。図１８がその1例を
示し、ＭＮ２とＭＮ３０をＭＮ３とＭＮ２０よりも１５
％大きくした場合を示す、検出窓は当初の２ｍＶから約
２０ｍＶの幅が得られている。図中ｏｕｔｘはＯＵＴＸ
の伝達特性、ｏｔはＯＴの伝達特性を示す。ｖｖｓｓは
電源ＶＳＳの電流で中心の２０ｍＶの間で２．７μＡに
増加していて、その他の領域ではわずか５０ｎＡであ
る。

【００２４】変換回路がＰ−ＦＥＴの場合は閾値Ｖｔｐ
よりもともにローの状態が検出窓になるが、変換回路が
Ｎ−ＦＥＴで構成されたときは閾値Ｖｔｎよりもハイの
状態が検出窓になるので、前述のＦＥＴサイズは小さく
することで窓の幅が設定できる。本発明の提案によれば
検出窓と最大入力信号変化率の関係を法則化し設計手法
に新規に導入することができた。それを用いて反転動作
に関わらない大半の期間を極微少の電流で動作させるこ
とが可能になり、非常に簡単な回路構成で従来実現出来
なかった大きな効果が得られるのである。

【００２５】図２０は図１７の回路の動作波形図と帰還
をかけない場合の出力波形を同時に表示している。図中
横軸は時間ｍＳを表し、引き出し線の数字は電圧値また
は電流値、ＶＳＳの電源電流ｖｖｓｓは反転動作時には
８．６μＡ、それ以外では６７ｎＡ、出力ｃｏの立ち上
がり遅延は９ｕＳ、立ち下がり遅延は５ｕＳとなってい
て、反転動作が起きないときは非常に少ない電流で動作
していることがわかる。帰還をかけない場合の出力波形
はｑｏ３で示され、立ち上がり遅延は４３５ｕＳ、立ち
下がり遅延は１００ｕＳと非常に遅い応答しか得られな
いことがわかる。

【００２６】図２１は本発明の別の実施例で請求項２、
５に対応する回路で、検出回路１００は図１７と同様で
ある。変換回路２００がＰ−ＦＥＴのＭＰ２０とＭＰ２
１からなり、出力回路３００がラッチ回路で構成されて
いる。動作は図１７同様に２つの入力Ｐ、Ｍが接近する
と検出回路の動作電流を次段の出力回路の入力容量付加
を駆動するのに十分な電流に増やして反転時間を早めて
いる。

【００２７】図２２は本発明の別の実施例で請求項４、
５に対応する回路を示す。検出回路１００はＮ−ＦＥＴ
入力の差動回路、変換回路２００がＮ−ＦＥＴで構成さ
れ、出力回路３００がＮ−ＦＥＴ入力差動回路で構成さ
れる。ＭＰ７０，ＭＰ７１は検出窓内で導通してＭＮｂ
ｉに増加分の電流が流れ、ＭＮ５０，ＭＮ１０，ＭＮ１
５とのサイズ比に応じた帰還電流が増加して流れる。

【００２８】図２３は本発明の別の実施例で請求項４、
５に対応する回路を示す。二つのＰ−ＦＥＴ入力差動型
検出回路１００、Ｐ−ＦＥＴからなる変換回路２００、
出力回路３００がＰ−ＦＥＴ入力差動回路と出力バッフ
ァーで構成される。

【００２９】そのほかにもＰ−ＦＥＴ入力差動と、Ｎ−
ＦＥＴ入力差動の組み合わせを変えたり、バイポーラト
ランジスタ、ＧａＡｓトランジスタ、ＳｉＧｅトランジ
スタや薄膜トランジスタに置き換えても同等の機能が実
現できる。

【００３０】図２４はバイポーラトランジスタで構成し
た場合を示す。図中にも示すようにＱＰの符号がつくト
ランジスタはすべてＰＮＰトランジスタ、ＱＮの記号が
つくのはすべてＮＰＮトランジスタを表す。Ｒ１，Ｒ２
は電流制限抵抗を表す。１００は検出回路を示し、２つ
の差動回路が共通の一つのテイル電流で動作している。
ＱＰ５２とＱＰ６３にエミッターサイズをＱＰ５３とＱ
Ｐ６２よりも小さいサイズにすることにより二つの出力
ＯＵＴＸとＯＴともにＱＰ７０とＱＰ７１のＶｂｅより
も低い電位の状態を得て、検出窓にしている。検出窓内
にて変換回路２００でバイアス電流を発生させてバイア
ス発生回路に帰還させて、検出回路１００と出力回路３
００の駆動能力を制御している。変換回路２００は前述
のＦＥＴの場合と同様にトランジスタＱＰ７０とＱＰ７
１が直列に接続されている。

【００３１】図２５は図２４のシミュレーション動作波
形を示す。図２５においてＰはＰ入力の電圧波形、ＣＯ
は出力ＣＯの電圧波形、ＶＶＧはＧ側の電源電流波形を
それぞれ示す。Ｍ入力は一定の電圧１．５Ｖが基準とし
て与えられている。Ｐ入力がＭ入力から離れている時の
電源電流は１３３ｎＡ、もしくは２４５ｎＡとバイポー
ラとしては非常に少ないアイドリング電流で動作してい
る。Ｐ入力がＭ入力に接近すると電源電流は８μＡと増
加して高速動作が可能となり、立ち上がり時間７．６μ
Ｓ、立ち下がり時間７．２μＳで応答している。ｑｏは
帰還制御のない場合の従来の回路での少ないアイドリン
グ電流の動作波形で応答が遅いのは言うまでもない。

【００３２】図２７は本発明の第６の実施例である。本
発明の重要な要件の一つである、所定の閾値よりも複数
の出力がすべてハイレベルまたはローレベルの状態を有
する検出回路である。図２７の検出回路１００は前述の
検出回路とは別のタイプであり、ＦＥＴサイズの選択お
よびバイアス電流の組み合わせによって検出窓を生成す
る例である。ＭＰ１，ＭＰ２，ＭＰ３はＰ−ＦＥＴ、Ｍ
Ｎ２，ＭＮ３はＮ−ＦＥＴを示し、５つのＦＥＴで検出
回路１００を構成している。この回路は本発明の目的と
は別の用途でＵＳＰ４８４３３４１およびＵＳＰ５５８
３４２５に提案されたものである。この引用文献には明
示されていないので出力がともにローとなる条件を解析
した。図２６は二つの出力がともにローになる条件を説
明するための図である。図中曲線１はＭＮ２，ＭＮ３の
ドレイン電流―ドレイン電圧特性を示す。検出回路１０
０の負荷トランジスタであるＮ−ＦＥＴＭＮ２，ＭＮ
３は電圧Ｖｇｓが一定に保たれている。Ｐ入力とＭ入力
が等しいとき、飽和電流よりも少ない電流たとえば３分
の２の電流が流れているとすると動作点はＡ点にあり、
ＭＮ２，ＭＮ３のドレイン電位はともにローレベルに近
接した位置にある。飽和電流はトランジスタサイズとゲ
ート電位に支配されるのでこれらを調整する事で２つの
出力をともにローレベルにすることができる。ＭＰ２．
ＭＰ３のゲート電位は前述の理論検討と同じ原理でＭＮ
２，ＭＮ３の電流を制御するので式（１５）で出力ロー
の電圧幅の１／２を計算できる。

【００３３】平衡状態からＰ入力にハイが与えられてＭ
Ｎ２，ＭＮ３の電流のバランスが崩れると、ＭＮ２の電
流が減ってドレイン電圧はローを維持する、ＭＮ３は電
流が増えてハイ側に遷移する。動作点はＡからＭＮ２，
ＭＮ３がそれぞれＣ，Ｂに移動する。

【００３４】このように入力平衡状態でＭＮ２，ＭＮ３
の飽和電流よりも小さな電流で動作させると二つの入力
ともにローの状態を作りだす事が出来る。そしてその時
の検出窓幅は動作電流の大きさとＦＥＴサイズで決める
ことができる。ＭＮ２，ＭＮ３のサイズを大きくすると
検出窓を広げることが出来る、しかもＭＮ２，ＭＮ３別
々に設定可能であり、つまり左右非対称にできる。同様
に動作電流を減らすと検出窓を広げることができる。

【００３５】ＭＮ２とＭＮ３のサイズ（Ｗ／Ｌ）を小さ
くすると負荷としてのＭＮ２，ＭＮ３のインピーダンス
が高くなりすぎてＯＵＴ，ＯＵＴＸの電位が接続点テイ
ルノードの電位と同じになってＭＰ２，ＭＰ３のソース
ドレイン電位差が無くなりトランジスタとして働かなく
ってこの回路は動作しなくなる。この例ではＮ−ＦＥＴ
負荷の差動型回路を示したが、Ｐ−ＦＥＴ負荷にすると
極性が反転した検出回路が得られる。

【００３６】図２７においてはＭＰ２０，ＭＰ２１で変
換回路の一つ２０１を構成していて、検出回路１００と
出力回路３００のバイアス電流を基準電流源の正帰還で
制御している。図２８は図２７の動作電流と動作波形を
示す。図中Ｍ入力は１．５ｖ一定電圧、Ｐ入力は電圧監
視を想定してゆっくり変化させている、Ｐ入力がＭと交
差すると出力ｃｏは反転する、立ち上がり時間の遅れは
１１μＳ、立ち下がり時間遅延は９μＳであり、反転動
作時のみ６．７μＡの電源電流であり、その他の時間で
はわずか４７ｎＡである。

【００３７】図２９は本発明のバイポーラトランジスタ
による第７の実施例を示す。

【００３８】検出回路１００はＮＰＮ入力の定電流負荷
差動型回路で、変換回路２００はＰＮＰトランジスタの
直列回路とＮＰＮのカレントミラー回路からなり、出力
回路３００のバイアス電流に帰還をかけている。図３０
はその動作波形を例示する。アイドリング動作電流は９
５ｎＡとバイポーラ回路にしては非常に少ないが、反転
動作時は８μＡに帰還で増加して、立ち上がり反転遅延
時間１８μＳ、立ち下がり遅延時間は１９μＳと高速動
作している。

【００３９】図３１は本発明の第８の実施例を示す。

【００４０】検出回路１００はＭＯＳダイオード接続を
負荷とした差動回路の一種である。ＭＮ２とＭＮ３がダ
イオード接続されたＭＯＳＦＥＴである。ＭＮ１０とＭ
Ｎ１１は変換回路２００を構成するＮ−ＦＥＴであり、
それぞれＭＮ２とＭＮ３とでカレントミラーを形成して
いて電流−電流変換によりバイアス帰還電流がながれ
る。ＭＰ９，ＭＰ１０，ＭＰ１１も変換回路を構成する
Ｐ−ＦＥＴであり、ＭＮ１０，ＭＮ１１に流れた電流を
電流増幅して検出回路１００と差動回路３００にバイア
ス電流帰還をかけている。

【００４１】図３２は電圧コンパレータとしての動作波
形図である。反転動作時のピーク電流は５．９μＡ、非
反転時は７２ｎＡ、立ち上がり時間は９．８μＳとなっ
ており、バイアス電流帰還をかけない場合の４２９μＳ
に比べて大幅に高速化、低消費化が実現している。

【図面の簡単な説明】

【図１】本発明の基本動作原理を示すための図。Ｎ−Ｆ
ＥＴを用いた変換回路。

【図２】その動作原理を説明するための波形図。

【図３】本発明の基本動作原理を示すための回路構成
図。

【図４】その伝達特性図。

【図５】本発明の基本動作原理を示すための図である。
Ｐ−ＦＥＴを用いた変換回路。

【図６】その動作原理を説明するための波形図。

【図７】本発明の構成を説明するための図。

【図８】本発明の構成を説明するための図。

【図９】本発明の構成を説明するための図。

【図１０】本発明の構成を説明するための図。

【図１１】従来の回路例。

【図１２】従来の回路の動作波形図。

【図１３】従来の回路例。

【図１４】一般的な差動回路を用いた検出回路例。

【図１５】その差動回路の入出力伝達特性。

【図１６】図１４の検出回路の伝達特性。

【図１７】本発明の実施例を示す回路図。

【図１８】その伝達特性。

【図１９】伝達特性を説明するための図。

【図２０】電圧比較回路としての動作波形図。

【図２１】本発明の一実施例を示す回路図。

【図２２】本発明の一実施例を示す回路図。

【図２３】本発明の一実施例を示す回路図。

【図２４】本発明の一実施例を示す回路図、

【図２５】そのシミュレーション動作波形図。

【図２６】図２７の動作点を説明するための図。

【図２７】本発明の一実施例を示す回路図。

【図２８】その動作原理を説明するための伝達特性図。

【図２９】本発明の一実施例を示す回路図。

【図３０】その動作波形図。

【図３１】本発明の一実施例を示す回路図

【図３２】その動作波形図。

【符号の説明】

１００検出回路、ＭＮ１１，ＭＮ１２Ｎ−ＦＥ
Ｔ、ＭＰ１１，ＭＰ１２Ｐ−ＦＥＴ、ＰＭＯＳ
入力検出回路、ＮＭＯＳ変換回路、ＮＭＯＳ入
力差動回路

フロントページの続きＦターム(参考） 2G035 AA20 AB01 AC01 AC18 AD03 AD13 AD23 AD56 5J066 AA01 AA12 CA36 CA65 CA92 FA10 HA08 HA09 HA17 HA29 KA05 KA09 KA36 MA11 MA22 ND01 ND14 ND22 ND23 PD01 SA00 TA01 TA02 TA06

Claims

【特許請求の範囲】

【請求項１】複数の入力と、出力と、バイアス制御端
子を有する出力回路と、複数の入力と、複数の出力を有
し、所定の閾値に対して複数の出力がすべてハイレベル
またはローレベルの状態を有する検出回路と、前記出力
回路のバイアス制御端子と、検出回路出力とに接続され
る変換回路とを有し、該変換回路は複数の直列接続され
たトランジスタ素子を含み、前記検出回路の複数の入力
信号が一致もしくは互いに近接したときに前記出力回路
のバイアス電流を変化させることを特徴とする適応制御
回路。
【請求項２】複数の入力と、複数の出力と、バイアス
制御端子とを有する差動型の検出回路と、所定の閾値に
対して複数の出力がすべてハイレベルまたはローレベル
の状態を示し、該検出回路出力と前記バイアス制御端子
とに接続される変換回路とを有し、該変換回路は複数の
直列接続されたトランジスタ素子を含み、前記複数の入
力信号が一致もしくは互いに近接したときに前記差動型
の検出回路のバイアス電流を変化させることを特徴とす
る適応制御回路。
【請求項３】複数の入力と、複数の出力と、バイアス
制御端子を有する出力回路と、複数の入力と、複数の出
力と、バイアス制御端子とを有する検出回路と、所定の
閾値に対して複数の出力がすべてハイレベルまたはロー
レベルの状態を示し、該検出回路の出力と前記バイアス
制御端子及び前記出力回路のバイアス制御端子に接続さ
れる変換回路とを有し、該変換回路は複数の直列接続さ
れたトランジスタ素子を含み、前記検出回路の複数の入
力信号が一致もしくは互いに近接したときに前記検出回
路及び前記出力回路のバイアス電流を変化させることを
特徴とする適応制御回路。
【請求項４】複数の入力と、複数の出力とを有する出
力回路と、複数の入力と、複数の出力を有する検出回路
と、所定の閾値に対して複数の出力がすべてハイレベル
またはローレベルの状態を示し、前記出力回路及び前記
検出回路のバイアス電流、または前記出力回路若しくは
前記検出回路のバイアス電流を制御するバイアス電流源
と、前記検出回路出力に接続される変換回路とを有し、
該変換回路は複数の直列接続されたトランジスタ素子を
含み、前記検出回路の複数の入力信号が一致もしくは互
いに近接したときに前記バイアス電流源の電流を変化さ
せることを特徴とする適応制御回路。
【請求項５】少なくとも２組の差動トランジスタ対
と、幅Wの検出電圧幅または電流幅と、応答速度Ｔ秒と
を有する検出回路であって、前記差動対入力の入力変化
速度Ｖｃ（ボルトまたはアンペア／秒）に対して、前記
差動形式検出回路における差動トランジスタ対のサイズ
比または電気的特性が、Ｗ＞Ｖｃ＊Ｔを満たすために互
いに異ならしめることを特徴とする請求項１乃至４記載
の適応制御回路。