TWI579844B - 記憶體器件之更新與資料清理方法以及其裝置 - Google Patents

記憶體器件之更新與資料清理方法以及其裝置 Download PDF

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Description

記憶體器件之更新與資料清理方法以及其裝置 【對相關專利申請案之交叉參考】
本申請案依據35 USC § 119主張於2011年6月9日在韓國智慧產權局(KIPO)申請之韓國專利申請案第10-2011-0055744號之優先權，所述申請案之內容以引用的方式全部併入本文中。
本發明是關於記憶體器件之更新與資料清理，且更明確而言，是關於控制具有資料清理之更新以及無資料清理之更新，用於增強資料完整性而無功率消耗之不當增加。
已開發半導體記憶體器件以具有增加之容量以及速度，用於在高效能電子系統中使用。舉例而言，動態隨機存取記憶體(dynamic random access memory；DRAM)為根據儲存於電容器中之電荷量儲存資料之揮發性記憶體。 由於此儲存之電荷隨著時間推移而洩漏，因此執行用於再裝填資料之更新操作以防止資料之遺失。
半導體記憶體器件廣泛用於諸如膝上型電腦、行動電話等之行動器件中。因此，需要減少半導體記憶體器件之功率消耗。然而，諸如DRAM的動態記憶體器件之更新操作增加了待機功率消耗。此外，用於在DRAM中儲存電荷之電容隨著DRAM之增加之整合而減小，從而導致資料可靠性之降級。
因此，執行具有資料清理之更新操作以防止資料錯誤累積。此外，亦執行無資料清理之更新操作以減少不當功率消耗。
在根據本發明之態樣的一種更新記憶體器件之方法中，對記憶體器件之對應部分執行至少一無清理之更新。 此外，對記憶體器件之對應部分執行至少一具有清理之更新。
根據本發明之實例實施例，記憶體器件之部分具有按第一頻率對其執行的無清理之更新，且具有按小於第一頻率之第二頻率對其執行的具有清理之更新。
在本發明之再一實例實施例中，無清理之更新與具有清理之更新在時間上交替。
在本發明之另一實例實施例中，至少一無清理之更新的第一數目比至少一具有清理之更新的第二數目高。
在本發明之再一實例實施例中，在多個無清理之更新之間執行每一具有清理之更新。
在本發明之另一實例實施例中，回應於自記憶體控制器產生之第一類型更新命令而執行每一無清理之更新。此外，回應於自記憶體控制器產生之第二類型更新命令而執行每一具有清理之更新。
舉例而言，回應於自記憶體控制器產生之自動或自我更新命令而執行每一無清理之更新。又，在此實例情況下，回應於自記憶體控制器產生之專門更新與清理命令而執行每一具有清理之更新。
在本發明之再一實例實施例中，當產生專門更新與清理命令時，對記憶體器件之至少兩個子頁面中之每一者依序執行各別具有清理之更新。又，在此情況下，在子頁面之具有清理之更新後，對記憶體器件之此等子頁面預先裝填。
在本發明之另一實例實施例中，回應於自記憶體控制器產生之第一類型更新命令而執行每一無清理之更新，且回應於自更新命令計數器產生之更新與清理命令而執行每一具有清理之更新。在此情況下，舉例而言，產生更新與清理命令之週期為產生第一類型更新命令之週期的2n倍，其中n為自然數。
在本發明之再一實例實施例中，回應於自我更新命令而執行每一無清理之更新，且根據回應於自我更新命令而產生的內部更新命令之計數執行每一具有清理之更新。
在本發明之另一實例實施例中，對記憶體器件執行的至少一無清理之更新的第一總數大於對記憶體器件執行的至少一具有清理之更新的第二總數。
在本發明之再一實例實施例中，對記憶體胞之各別頁面執行每一具有清理或無清理之更新。
在本發明之另一實例實施例中，對記憶體胞之各別頁面執行每一無清理之更新，且對記憶體胞之各別子頁面執行每一具有清理之更新。
根據本發明之另一態樣，記憶體器件中之更新管理單元包含第一計數器以及第二計數器。第一計數器用於控制 對記憶體器件之對應部分之至少一無清理之更新的執行。 第二計數器用於控制對記憶體器件之對應部分之至少一具有清理之更新的執行。
在本發明之實例實施例中，更新管理單元包含頁面計數器以及更新命令計數器。頁面計數器為第一計數器，用於產生更新位址以使得在所述更新位址上執行無清理之更新。更新命令計數器為第二計數器，用於控制具有清理之更新以及無清理之更新的時序。
在本發明之再一實例實施例中，更新管理單元包含頁段計數器，用於產生子頁面之位址以使得在所述位址上執行具有清理之更新。舉例而言，對記憶體胞之各別頁面執行每一無清理之更新，且對記憶體胞之各別子頁面執行每一具有清理之更新。
在本發明之另一實例實施例中，頁面計數器產生更新位址，使得按第一頻率在所述更新位址上執行無清理之更新。此外，頁段計數器產生子頁面位址，使得按小於第一頻率之第二頻率在所述子頁面位址上執行具有清理之更新。
在本發明之再一實例實施例中，回應於自我更新命令而執行每一無清理之更新。此外，根據更新命令計數器計數回應於自我更新命令產生之內部更新命令而執行每一具有清理之更新。
在本發明之另一實例實施例中，無清理之更新與具有清理之更新在時間上交替。
在本發明之再一實例實施例中，至少一無清理之更新的第一數目比至少一具有清理之更新的第二數目高。舉例而言，在多個無清理之更新之間執行每一具有清理之更新。
在本發明之另一實例實施例中，回應於自記憶體控制器產生之第一類型更新命令而執行每一無清理之更新。此外，回應於自記憶體控制器產生之第二類型更新命令而執行每一具有清理之更新。
舉例而言，回應於自記憶體控制器產生之自動或自我更新命令而執行每一無清理之更新。又，在此情況下，回應於自記憶體控制器產生之專門更新與清理命令而執行每一具有清理之更新。
在本發明之再一實例實施例中，當產生專門更新與清理命令時，對記憶體器件之至少兩個子頁面中之每一者依序執行各別具有清理之更新。在此情況下，在子頁面之具有清理之更新後，對記憶體器件之此等子頁面預先裝填。
在本發明之另一實例實施例中，回應於自記憶體控制器產生之第一類型更新命令而執行每一無清理之更新。回應於自更新命令計數器產生之更新與清理命令而執行每一具有清理之更新。
在本發明之再一實例實施例中，產生更新與清理命令之週期為產生第一類型更新命令之週期的2n倍，其中n為自然數。
在本發明之另一實例實施例中，對記憶體器件執行的至少一無清理之更新的第一總數大於對記憶體器件執行的 至少一具有清理之更新的第二總數。
在本發明之再一實例實施例中，對記憶體胞之各別頁面執行每一具有清理或無清理之更新。
根據本發明之態樣的一種記憶體器件包含晶胞陣列以及本發明之上述實例實施例的更新管理單元。此記憶體器件可用於記憶體模組、記憶體系統或電腦系統中。
當藉由參看隨附圖式描述本發明之詳細例示性實施例時，本發明之以上以及其他實例態樣將變得更顯而易見。
下文參看隨附圖式更充分地描述例示性實施例。然而，本發明概念可按許多不同形式體現且不應被解釋為限於本文中闡明之例示性實施例。更確切地說，此等例示性實施例經提供以使得本發明透徹且完整，用於將本發明概念之範疇充分傳達給熟習此項技術者。在圖式中，為了清晰起見，可能誇大了層以及區域之大小以及相對大小。
雖然術語第一、第二、第三等可在本文中用以指各種元件，但此等元件不應受到此等術語之限制。此等術語用以將一元件與另一元件區分開。因此，在不脫離本發明概念之教示之情況下，可將第一元件稱為第二元件。如本文中所使用，術語“及/或”包含相關聯的列出項中之一或多者的任何以及所有組合。
當元件被稱作“連接”或“耦接”至另一元件時，元件可直接連接或耦接至另一元件，或亦可存在介入元件。相反，當元件被稱作“直接連接”或“直接耦接”至另一 元件時，不存在介入元件。用以描述元件之間的關係之其他詞語應按同樣的方式來解釋(例如，“在……之間”對“直接在……之間”、“鄰近”對“直接鄰近”等)。
本文中使用之術語僅用於描述特定例示性實施例之目的，且並不意欲限制本發明概念。如本文中所使用，單數形式“一”以及“所述”意欲亦包含複數形式，除非上下文另有清晰指示。應進一步理解，術語“包括”當在此說明書中使用時指定所陳述特徵、整數、步驟、操作、元件及/或組件之存在，且並不排除一或多個其他特徵、整數、步驟、操作、元件、組件及/或其群組之存在或添加。
除非另有定義，否則本文中所使用之所有術語(包含技術以及科學術語)具有與由一般熟習本發明概念所屬於之技術者通常理解的相同的含義。應進一步理解，諸如在常用辭典中定義之術語的術語應解釋為具有與其在相關技術之情況下的含義一致之含義，且不應按理想化或過於形式化的意義來解釋，除非本文中明確地如此定義。
諸如動態隨機存取記憶體(DRAM)之揮發性半導體記憶體器件在有限的時間段內保留資料，如在DRAM之規格中所指示。因此，在諸如64ms(如在DRAM之規格中設定)之每個更新週期中執行更新操作。
隨著DRAM晶胞隨電容變低而變得較小，DRAM晶胞之資料保留時間以及更新週期減小。在此情況下，更新操作執行地更頻繁，從而具有增加之功率消耗。此外，隨著DRAM晶胞變得較小，產生較高數目個位元錯誤，使得 不可藉由錯誤校正電路(error correction circuit；ECC)校正錯誤或實體錯誤(例如，嚴重故障)之機率增加。
以下描述的本發明之實施例之半導體記憶體器件具有隨著減少之功率消耗以及減少的錯誤累積而改良之資料可靠性。此記憶體器件可形成於記憶體模組或記憶體系統中。
圖1為根據本發明之實施例的具有半導體記憶體器件以及記憶體模組之記憶體系統100之方塊圖。參看圖1，記憶體系統100包含記憶體模組1000以及記憶體控制器2000。記憶體模組1000包含安裝於模組板上之至少一半導體記憶體器件1100。舉例而言，每一半導體記憶體器件1100為DRAM(動態隨機存取記憶體)晶片。DRAM晶片包含DRAM晶胞之記憶體陣列。在以下描述中，假定半導體記憶體器件1100為DRAM晶片。
記憶體控制器2000提供用於控制記憶體模組1000中之半導體記憶體器件1100的信號。舉例而言，來自記憶體控制器2000之此等信號包含命令CMD/位址ADD以及控制信號CLK(其可為至記憶體模組1000之時脈信號)。記憶體控制器2000與記憶體模組1000通信，用於資料DQ至/自記憶體模組1000之傳送。
每一DRAM晶片1100包含形成多個記憶體庫之記憶體陣列，其中每一記憶體庫具有多個頁面。頁面為當施加單一RAS作用命令時自記憶體庫傳送至位元線感測放大器的資料之區塊。可將頁面分成多個區域(下文中亦稱作 子頁面)。
圖2A為根據本發明之實例實施例的圖1之DRAM晶片1100之方塊圖。圖2B說明根據本發明之實例實施例增加圖2A之DRAM晶片之自動更新循環。
參看圖2A，DRAM晶片1100包含具有多個DRAM晶胞之記憶體陣列1110、列解碼器1121、驅動/感測放大器1122以及行解碼器1123。為了資料之輸入以及輸出，DRAM晶片1100包含ECC(錯誤校正電路)1170以及讀取資料(read data；RD)路徑1182以及寫入資料(write data；WD)路徑1181。DRAM晶片1100亦包含命令解碼器1130、更新控制電路1140、內部位址產生器1151以及位址緩衝器1152。此外，DRAM晶片1100包含為非揮發性之循環資訊儲存單元1160，用於儲存諸如自動更新循環資訊(Cycle Info)之更新循環資訊。
命令解碼器1130解碼自外部源接收之命令CMD以產生用於驅動DRAM晶片1100之至少一內部控制信號。位址緩衝器1152儲存自外部源接收之位址ADDR，且將用於選擇列之列位址ADD_R以及用於選擇行之行位址ADD_C分別提供至列解碼器1121以及行解碼器1123。
根據由命令解碼器1130進行之解碼，DRAM晶片1100可進入自動更新模式或自我更新模式。更新控制電路1140回應於由命令解碼器1130進行之此解碼而產生更新信號REF_S。內部位址產生器1151回應於用於選擇待執行更新之頁的更新信號REF_S而產生內部位址ADI，且將內部位 址ADI提供至位址緩衝器1152。位址緩衝器1152可包含開關(未繪示)，用於選擇性地在讀取/寫入操作期間輸出外部位址ADDR以及在自動或自我更新模式下輸出內部位址ADI。
在自動更新操作期間，調整自動更新循環之週期以減少DRAM晶片1100之功率消耗。藉由減小自動更新循環之週期直至能夠校正DRAM晶片1100中的許多位元錯誤，在DRAM晶片1100之測試模式期間執行測試。
舉例而言，當ECC 1170使用能夠校正單位元錯誤之漢明碼(Hamming code)時，自動更新循環之週期減小至產生單位元錯誤之程度。對應於自動更新循環之此週期的自動更新循環資訊儲存於循環資訊儲存單元1160中。在資料讀出期間，將自記憶體陣列1110讀取之資料提供至ECC 1170，且資料之錯誤位元由ECC 1170校正。
在DRAM晶片1100正操作的同時，將儲存於循環資訊儲存單元1160中之自動更新循環資訊提供至外部控制器(未繪示)。外部控制器按由自動更新循環資訊指示之週期將自動更新命令提供至DRAM晶片1100。更新控制單元1140回應於此自動更新命令而執行自動更新。以此方式，產生能夠校正之單位元錯誤，使得在自記憶體陣列1110讀取之資料中產生的此錯誤由ECC 1170偵測且校正，ECC 1170經由RD路徑1182提供錯誤經校正之資料。
圖2A說明將自動更新循環資訊儲存於非揮發性儲存單元1160中用於當DRAM晶片1100正操作時提供至外部 控制器之實例。在此情況下，外部控制器判定更新循環之週期。圖2B說明DRAM晶片1100直接增加其中的自動更新循環之頻率而在外部控制器側上無任何改變之實例。
舉例而言，DRAM晶片1100根據DRAM晶片1100之規格按64ms之間隔更新所有記憶體庫之頁面。在此情況下，每當接收到更新命令時，同時更新連接至特定字線的所有記憶體庫之頁面。此外，待更新的頁面之位址由內部計數器逐一依序地增加。在圖2B中，外部控制器根據DRAM晶片1100之規格每64ms提供更新命令。然而，DRAM晶片1100僅當接收到更新命令時才更新一些記憶體庫，其效果為在內部增加自動更新循環之週期。
圖2B說明將自動更新循環之週期加倍之實例。在圖2B中，在更新循環期間啟動以及更新一些記憶體庫(記憶體庫A以及B)之頁面，且在下一個更新循環期間啟動以及更新其餘記憶體庫(記憶體庫C以及D)之頁面。因此，按為規格之更新週期(64ms)兩倍的週期(128ms)更新所有記憶體庫(記憶體庫A、B、C以及D)。藉由調整待回應於每一更新命令而選擇的記憶體庫之數目判定自動更新循環之週期。
圖3為具有儲存於DRAM晶片1100中之自動更新循環資訊的記憶體系統100之方塊圖。在圖3中，在DRAM晶片測試操作期間判定之自動更新循環資訊(Cycle Info)儲存於安裝於記憶體模組1000上之DRAM晶片1100內的非揮發性儲存單元1160中。將循環資訊儲存單元1160實 施為非揮發性記憶體或實施為反熔絲或電熔絲(e熔絲)。 舉例而言，在圖3中，將循環資訊儲存單元1160實施為e熔絲。
在記憶體系統100之初始操作期間，將自動更新循環資訊Cycle Info自循環資訊儲存單元1160提供至記憶體控制器2000。記憶體控制器2000按如由自動更新循環資訊指示之週期產生自動更新命令CMD_ref且將其提供至記憶體模組1000。
以此方式，根據自動更新循環資訊調整自動更新命令CMD_ref之週期，使得在DRAM晶片1100之資料中的位元錯誤能夠由ECC(錯誤校正電路，圖3中未繪示)校正。 因此，減少了來自自動更新操作之不當功率消耗，同時DRAM晶片1100內之錯誤仍能夠得以校正。
圖4為根據本發明之替代實施例的將自動更新循環資訊儲存於記憶體模組1000之串列存在偵測(serial presence detect；SPD)器件1300中的記憶體系統100之方塊圖。 當記憶體模組1000為用於伺服器之經註冊雙列直插記憶體模組(registered dual in-line memory module；RDIMM)或其類似者時，記憶體模組1000包含為非揮發性之SPD器件1300，用於儲存對應的模組資訊及/或關於DRAM晶片1100之資訊。
舉例而言，SPD器件1300包含非揮發性記憶體(諸如，EEPROM)，其儲存關於DRAM晶片1100之各種資訊(諸如，列以及行位址之數目、資料寬度、階層之數目、每 階層之記憶體密度、記憶體器件之數目、每一記憶體器件之記憶體密度等)或用於DRAM晶片1100之自動更新循環資訊Cycle Info。在記憶體系統100之初始操作期間，將來自SPD器件1300之自動更新循環資訊Cycle Info提供至記憶體控制器2000，記憶體控制器2000按如由自動更新循環資訊Cycle Info指示之週期產生自動更新命令CMD_ref且將其提供至記憶體模組1000。
在實例中，未針對每一DRAM晶片個別地設定自動更新循環。更確切地說，針對多個DRAM晶片設定單一自動更新循環，其中在測試模式期間監視位元錯誤之產生，使得將不能滿足預定條件之任一晶片判定為有缺陷。可將用於多個DRAM晶片之此自動更新循環資訊儲存於一個DRAM晶片或SPD器件中。此外，如根據規格定義之自動更新循環資訊亦可儲存於DRAM晶片或SPD器件中。
圖5為根據本發明之實例實施例的在半導體記憶體器件之操作期間的步驟之流程圖。在圖5中，對諸如每一DRAM晶片之每一記憶體晶片執行測試(S11)以判定接著儲存於DRAM晶片中或記憶體模組之SPD器件中之非揮發性儲存單元中(S13)的自動更新循環資訊(S12)。 在DRAM晶片中之位元錯誤可由DRAM晶片中包含之ECC校正的程度上判定自動更新循環資訊。雖未在圖5中繪示，但在測試操作期間，不能滿足預定規格之DRAM晶片可被視為有缺陷之晶片。
當初始化DRAM晶片(S14)時，將自動更新循環資 訊提供至外部控制器(S15)。外部控制器按由接收之自動更新循環資訊指示之週期產生自動更新命令，且DRAM晶片接收此等自動更新命令(S16)。
DRAM晶片回應於所接收之自動更新命令而執行自動更新操作(S17)。此外，當自外部源接收到讀取命令時，回應於讀取命令而執行讀取操作(S18)。此外，對讀取資料執行錯誤偵測與校正，且提供錯誤經校正之資料(S19)。
圖6為根據本發明之另一實施例的具有更新與清理操作之半導體記憶體器件3000之方塊圖。圖6將DRAM晶片說明為可形成於記憶體模組及/或記憶體系統內之半導體記憶體器件3000。
參看圖6，DRAM晶片3000包含DRAM晶胞之記憶體陣列3100、列解碼器3210、行解碼器3220、驅動/感測放大器3230、命令解碼器3300、位址緩衝器3400、ECC(錯誤校正電路)3500以及RD(讀取資料)路徑3620與WD(寫入資料)路徑3610。DRAM晶片3000亦包含清理更新管理單元3700，用於控制具有清理之更新操作及/或無清理之更新操作。
清理更新管理單元3700包含至少一計數器，諸如，列計數器(row counter；RC)3710以及頁段計數器(page segment counter；PSC)3720。DRAM晶片3000進一步包含儲存用於設定操作模式之MRS程式碼之模式暫存器集(mode register set；MRS)3800。在DRAM晶片3000之初始化期間，根據來自MRS 3800之MRS程式碼設定DRAM 晶片3000中的各種電路區塊之操作環境。
圖6繪示將MRS程式碼提供至ECC 3500以及清理更新管理單元3700之實例。然而，亦可根據MRS程式碼設定不同於ECC 3500以及清理更新管理單元3700的電路區塊之操作環境。
由於潛時處罰(latency penalty)或其類似者之最小化，因此簡單的漢明碼主要用於DRAM晶片中。然而，藉由此簡單的漢明碼僅可校正單位元錯誤。隨著DRAM晶胞之大小逐漸減小，多位元錯誤之產生機率增加，且此等多位元錯誤不能藉由簡單的漢明碼來校正。
因此，根據本發明之態樣，具有清理之更新操作由DRAM晶片執行，用於防止多位元錯誤累積。具有清理之更新操作包含執行更新操作以及清理操作兩者。舉例而言，具有清理之更新操作導致自記憶體陣列3100之頁面之啟動開始藉由偵測經啟動頁面之資料中的錯誤而進行更新以及將錯誤經校正之資料寫回至記憶體陣列3100。
圖7說明具有清理之更新操作之實例。圖7說明其中記憶體陣列3100的記憶體庫(記憶體庫A)之每一頁面具有8Kb(千位元)之大小且其中所述頁面之每一子頁面具有128b(位元)之大小的實例。針對每一子頁面儲存8b(位元)之同位位元。來自128b之每一子頁面以及8b之對應同位位元之資料經依序讀取且提供至ECC 3500。
漢明碼可由ECC 3500用於錯誤偵測與校正。根據本發明之實例實施例，在讀取/寫入操作期間使用之ECC方 法以及碼字長度亦可用於具有清理之更新操作。
在本發明之實例實施例中，清理更新管理單元3700回應於外部命令而控制具有清理之更新操作。舉例而言，可回應於新定義之外部命令(亦即，專門的更新與清理命令)或回應於通常知曉之更新命令而執行具有清理之更新操作。
每一命令由各別信號組合(例如，信號/CS、/RAS、/CAS與/WE之組合設定)定義。舉例而言，可針對具有清理之更新操作(亦即，專門的更新與清理命令)新定義各別信號組合，其中信號/CS、/RAS、/CAS與/WE各自設定至如可由記憶體控制器以及記憶體器件偵測的邏輯高位準以及邏輯低位準中之一者。或者，可回應於已知預定義之更新命令(諸如，自動更新命令或自我更新命令)而執行具有清理之更新操作。
回應於具有清理之更新命令，啟動頁面以進行更新。 此外，為了清理頁面之一些或所有子頁面，來自子頁面以及對應的同位位元之資料經讀取且提供至ECC 3500。ECC 3500對此等資料片段執行錯誤偵測與校正。將錯誤經校正之資料寫回至記憶體陣列3100上之對應位置。可無關於偵測到或未偵測到錯誤來執行寫回操作。或者，可僅當偵測到錯誤時才寫回錯誤經校正之資料。
RC(列計數器)3710回應於用於指示待啟動記憶體陣列3100之頁面(例如，第n頁)的具有清理之更新命令而執行計數操作。PSC(頁段計數器)3720執行計數操作 以指示待依序選擇在經啟動之頁面中的至少一子頁面。對選定子頁面執行清理操作(藉由錯誤偵測/校正以及資料寫回)。其後，去啟動(deactivate)經啟動之頁面。當接收到另一具有清理之更新命令時，自RC 3710之計數操作啟動記憶體陣列3100之下一頁(例如，第(n+1)頁)。
待回應於新定義之具有清理之更新命令(亦即，專門的更新與清理命令)而具有清理之更新的子頁面之數目可經設定以與待回應於預定義之更新命令而具有清理之更新的子頁面之數目不同。可將具有清理之更新命令提供至半導體記憶體器件，以使得如在記憶體器件之規格中定義的每一更新循環(例如，64ms)啟動記憶體陣列3100之所有頁面至少一次。
可將具有清理之更新命令的接收循環設定為足夠長，以滿足如在記憶體器件之規格中定義的更新循環。具有清理之更新命令的較長接收循環允許回應於單一具有清理之更新命令而選擇用於清理的較高數目個子頁面。
另一方面，當使用諸如自動更新命令之預定義之更新命令時，根據記憶體器件之規格定義自動更新命令之接收循環。在此情況下，能夠在接收循環內清理的子頁面之數目可經選擇，但限於根據記憶體器件之規格定義之時間段。
舉例而言，當使用新定義之具有清理之更新命令時，可回應於單一具有清理之更新命令而對單一頁面中包含之所有子頁面執行清理操作。另一方面，當使用自動更新命令時，可回應於單一更新命令對單一子頁面執行清理操作。
清理操作增加DRAM晶片3000之功率消耗。因此，當無關於清理操作而未產生資料錯誤時或當僅產生錯誤可校正之錯誤時，不應執行清理操作。當除了預定義之現有更新命令之外亦產生新定義之具有清理之更新命令時，清理更新管理單元3700回應於新定義之具有清理之更新命令而依序執行頁面啟動、子頁面選擇、錯誤偵測以及寫回。
當接收到預定義之現有更新命令時，回應於預定義之現有更新命令，啟動頁面且對其執行更新操作(無清理操作)。因此，記憶體控制器藉由產生預定義之現有更新命令而非新定義之具有清理之更新命令來控制不執行清理操作的時間。
或者，當希望僅使用預定義之現有更新命令執行具有清理之更新操作時，可設定執行或不執行清理操作。為此，MRS 3800包含與清理操作相關聯之MRS程式碼，且此程式碼可經設定以指示是否將執行清理。
舉例而言，當在MRS 3800中設定清理執行模式時，回應於預定義之現有更新命令(諸如，記憶體器件之自動或自我更新命令)而執行具有清理之更新操作。另一方面，當在MRS 3800中設定清理不執行模式時，停用ECC 3500及/或清理更新管理單元3700中的與清理有關之電路，使得回應於更新命令而對經啟動之頁面執行無清理之更新。 在此情況下，不執行如上所述的與資料清理相關聯之資料錯誤偵測、寫回以及其類似者。
可回應於預定義之現有更新命令將現有更新控制單 元及/或現有位址計數器(圖6中未繪示)用於無清理之更新操作。根據本發明之實施例，除了現有更新控制單元及/或現有位址計數器之外，亦進一步包含圖6之清理更新管理單元3700。清理更新管理單元3700回應於新定義之具有清理之更新命令而操作，或根據在MRS 3800中設定之MRS程式碼啟用或停用清理更新管理單元3700。
圖8A以及圖8B各自為根據本發明之實例實施例的圖6之清理更新管理單元3700之方塊圖。圖8A說明具有根據MRS程式碼設定之清理更新模式之清理更新管理單元3700。在圖8A以及圖8B中，清理更新管理單元3700包含產生用於管理清理更新操作之控制信號的控制信號產生器3730以及自ECC接收錯誤偵測結果的偵測信號接收器3740。如上所述，清理更新管理單元3700亦包含RC 3710以及PSC 3720。
控制信號產生器3730接收內部控制信號CTRL_INT、諸如時脈信號之控制信號CLK以及其類似者，且產生用於執行無清理之更新操作的各種控制信號SIG_SCREF。當接收到用於具有清理之更新操作的外部命令時，控制信號產生器3730回應於內部控制信號CTRL_INT而控制RC 3710以及PSC 3720之計數操作。
內部控制信號CTRL_INT是自解碼外部命令而產生。控制信號產生器3730產生各種控制信號SIG_SCREF以控制與具有清理之更新操作相關聯的組件(諸如，ECC)之操作。藉由分別由RC 3710以及PSC 3720輸出之計數 信號CNT_ROW以及CNT_CLM來指明記憶體陣列上之位置，將在該位置執行用於具有清理之更新操作的資料讀取操作或資料寫回操作。
根據具有清理之更新操作，對自記憶體陣列讀取之資料執行錯誤偵測，且將錯誤偵測之結果提供至偵測信號接收器3740。根據錯誤偵測之結果，將錯誤經校正之資料寫回至記憶體陣列。
在圖8A中，清理更新模式之設定由在半導體記憶體器件之初始化期間的MRS程式碼MRS_Code指示。將MRS程式碼MRS_Code提供至控制信號產生器3730、偵測信號接收器3740、PSC 3720以及其類似者。根據MRS程式碼MRS_Code，可停用偵測信號接收器3740以及PSC 3720，且控制信號產生器3730根據MRS程式碼MRS_Code執行控制操作。
當設定具有清理之更新模式時，清理更新管理單元3700回應於外部命令(例如，預定義之更新命令，諸如，自動或自我更新命令)而執行如上所述之具有清理之更新操作。另一方面，當未設定清理更新模式時，清理更新管理單元3700不執行清理操作。
舉例而言，當在此情況下接收到更新命令時，根據列計數器3710之計數操作啟動頁面以進行更新操作。此外，在此情況下，跳過一系列清理操作(諸如，用於資料清理之資料錯誤偵測與校正以及經校正之資料之寫回以及其類似者)。
在圖8A中，可根據MRS程式碼MRS_Code啟用或停用清理操作。相比之下，在圖8B中，可自接收自外部源的命令之類型來判定清理操作之啟用或停用。
圖9A以及圖9B繪示根據新定義之命令執行具有清理之更新操作的記憶體器件3000之方塊圖以及時序圖。參看圖9A，命令解碼器3300接收且解碼來自外部源的具有清理之更新命令CMD_SCREF以產生提供至清理更新管理單元3700之內部命令。
回應於此內部命令執行RC 3710以及PSC 3720之計數操作，且將此等計數操作之結果分別提供至列解碼器3210以及行解碼器3220。RC 3710以及PSC 3720回應自圖9A中之命令解碼器3300接收的內部命令。然而，亦可藉由正由如上所述之清理更新管理單元3700中之另一組件(例如，由控制信號產生器3730)控制的RC 3710以及PSC 3720實踐本發明。
經由位址緩衝器3400將外部位址ADD或內部產生之位址ADD提供至列解碼器3210以及行解碼器3220。記憶體陣列3100之資料以及同位位元經由驅動/感測放大器3230提供至ECC 3500，且依序經歷資料錯誤偵測/校正以及寫回操作。
參看圖9B，每當接收到具有清理之更新命令SCREF時啟動且更新頁面(ACT0)。此外，依序選擇經啟動之頁面的多個子頁面。舉例而言，選擇經啟動之頁面的第一子頁面，對第一子頁面之資料執行錯誤偵測/校正，且將對應 的錯誤經校正之資料寫回至記憶體陣列3100(WR0)。
其後，當針對每一頁面定義64個子頁面時，對第二至第六十四個子頁面依序執行資料錯誤偵測/校正操作以及寫回操作(WR1至WR63)。當完成了對應於具有清理之更新命令SCREF的頁面之資料錯誤偵測/校正操作以及寫回操作時，藉由頁面之預先裝填來去啟動頁面(PRE)。
隨後，當接收到下一個具有清理之更新命令SCREF時，啟動且更新另一頁面(ACT1)。此外，對此經啟動之頁面之對應的64個子頁面執行清理操作。當記憶體陣列3100包含多個記憶體庫時，可同時對所有記憶體庫之各別頁面執行具有清理之更新操作。
圖9B繪示回應於單一具有清理之更新命令SCREF依序對單一頁面之所有子頁面執行清理操作。然而，亦可藉由回應於單一具有清理之更新命令SCREF對單一頁面之僅一些子頁面執行清理操作來實踐本發明。
在圖9A以及圖9B中，使用新定義之具有清理之更新命令。可考慮功率消耗與錯誤累積防止之間的取捨來設定產生具有清理之更新命令的頻率。
圖10為根據本發明之實例實施例的在圖9A之半導體記憶體器件3000之操作期間的步驟之流程圖。參看圖9A以及圖10，DRAM晶片3000自外部控制器接收具有清理之更新命令(S21)。回應於具有清理之更新命令而啟動且更新記憶體陣列3100之頁面(例如，第n頁)(S22)。
讀取第n頁之資料(S23)，且對讀取之資料執行錯誤 偵測/校正操作(S24)。根據錯誤偵測之結果將錯誤經校正之資料寫回至記憶體陣列3100(S25)。如上所述，當經啟動之頁面包含多個子頁面時，可回應於單一具有清理之更新命令而對所有子頁面或僅對子頁面中之一些依序執行清理操作。
清理的子頁面之數目可由具有清理之更新命令的產生週期判定。可考慮功率消耗與錯誤累積防止之間的取捨來在記憶體器件3000之測試期間設定具有清理之更新命令的此產生週期。
圖11為回應於諸如自動或自我更新命令之預定義之現有更新命令而執行的具有清理之更新操作之時序圖。圖11說明將自動更新命令REF用作更新命令之實例。然而，亦可藉由自我更新命令實踐本發明。
舉例而言，自我更新命令未自外部源提供，而按預定循環在半導體記憶體器件內產生。當外部提供之命令具有預定信號組合時，半導體記憶體器件進入自我更新模式，且用於執行自我更新操作之自我更新命令在自我更新模式下在內部產生於半導體記憶體器件內。
參看圖11，每當接收到自動更新命令REF時啟動且更新頁面(ACT0)。此外，選擇經啟動之頁面的諸如第一子頁面之子頁面。對第一子頁面之資料執行錯誤偵測/校正，且將錯誤經校正之資料寫回至記憶體陣列3100(WR0)。當完成回應於當前自動更新命令REF之寫回操作WR0時，去啟動且預先裝填第一頁(PRE0)。
換言之，更新整個啟動之第一頁，但僅回應於自動更新命令REF藉由錯誤偵測/校正以及寫回操作清理選定第一子頁面。當記憶體陣列3100包含多個記憶體庫時，可對所有記憶體庫之各別頁面同時執行類似的具有清理之更新操作。
圖11繪示回應於單一自動更新命令而對啟動之頁面之一子頁面執行清理操作。然而，視自動更新命令REF的產生週期而定，亦可藉由對啟動之頁面的子頁面中之至少兩者執行清理操作來實踐本發明。
其後，當接收到下一個自動更新命令REF時，啟動且更新第二頁，且選擇第二頁之第一子頁面。第二頁之選定第一子頁面之資料經歷錯誤偵測/校正，且將錯誤經校正之資料寫回至記憶體陣列3100(WR1)。當完成寫回操作WR1時，去啟動且預先裝填第二頁(PRE1)。
在已完全啟動且藉由各別第一子頁面之此清理更新了記憶體陣列3100之所有頁面後，依序選擇經啟動之頁面的各別第二子頁面用於在下一個更新循環進行清理。類似地，在已完全啟動且藉由各別第二子頁面之此清理更新了記憶體陣列3100之所有頁面後，依序選擇經啟動之頁面的各別第三子頁面用於在下一個更新循環進行清理。
圖11說明將更新循環tREF定義為64ms(在此期間，啟動且更新記憶庫之所有頁面)之實例。又，圖11說明包含64個子頁面的單一頁面之實例。另外，在圖11中，每個自動更新命令對單一子頁面執行錯誤偵測/校正操作以 及寫回操作。在此情況下，在64×64ms中執行在記憶庫之所有頁面中的所有子頁面之清理。不需要與記憶體陣列之更新一樣頻繁地執行資料清理，使得可更多次地執行資料清理。在圖11中，DRAM晶片自身在無專門的新更新與清理命令之情況下執行具有清理之更新操作。
圖12為根據本發明之實施例的在半導體記憶體器件中的在圖11之具有清理之更新操作期間的步驟之流程圖。參看圖11以及圖12，諸如DRAM晶片之半導體記憶體器件自外部控制器接收更新命令(S31)。回應於更新命令而啟動且更新記憶體陣列之頁面(例如，第n頁)(S32)。
讀取第n頁中包含的多個子頁面中之選定者之資料(S33)，且對此讀取之資料執行錯誤偵測/校正操作(S34)。 根據錯誤偵測之結果將對應的錯誤經校正之資料寫回至記憶體陣列(S35)。當完成經啟動之第n頁的一或多個子頁面之清理時，去啟動第n頁(S36)。
圖13A以及圖13B為根據本發明之另一實施例的記憶體系統4000之方塊圖。圖13A以及圖13B說明其中清理更新管理單元4211形成於DRAM晶片4210內且錯誤校正電路形成於控制器4100中之實施例。
參看圖13A，記憶體系統4000包含控制器4100以及具有至少一DRAM晶片4210之記憶體模組4200。控制器4100包含ECC(錯誤校正電路)4110，ECC 4110自記憶體模組4200接收資料及/或同位位元且對資料執行錯誤偵測與校正。此外，每一DRAM晶片4210包含用於管理具 有清理之更新操作的清理更新管理單元4211。
如上參照先前實施例所描述，額外ECC(圖13A以及圖13B中未繪示)可包含於每一DRAM晶片4210中，用於對在具有清理之更新操作期間選擇的子頁面之資料執行清理操作。圖13A說明作為用於伺服器之RDIMM的記憶體模組4200之實例，其中暫存器4220以及鎖相迴路(phase locked loop；PLL)4230安裝於記憶體模組4200之模組板上。
控制器4100與記憶體模組4200藉由經由各種系統匯流排交換資料DQ、命令/位址CA以及時脈信號CLK而相互通信。經由模組板上之資料匯流排(未繪示)將資料DQ提供至每一DRAM晶片4210，且暫存器4220緩衝命令/位址CA且將其提供至每一DRAM晶片4210。PLL 4230接收時脈信號CLK，藉由調整原始時脈信號CLK之相位而產生一或多個時脈信號CLK，且將經相位調整之時脈信號CLK提供至每一DRAM晶片4210。
圖13B為具有多個DRAM晶片4210以及單一ECC晶片4240的記憶體模組4200之方塊圖。ECC晶片4240可實施為DRAM晶片，且儲存用於錯誤偵測與校正之同位位元。將自DRAM晶片4210讀取之資料以及自ECC晶片4240讀取之同位位元提供至控制器4100，且控制器4100偵測且校正所讀取資料中的錯誤。
對於具有清理之更新操作，將新定義之具有清理之更新命令或預定義之現有更新命令自控制器4100提供至記 憶體模組4200。DRAM晶片4210回應於此等命令而執行具有清理之更新操作。為了達成此情形，將自每一DRAM晶片4210之記憶體陣列(未繪示)讀取之資料及/或同位位元提供至每一DRAM晶片4210中包含的ECC。根據錯誤偵測之結果，當錯誤位元包含於資料中時，校正錯誤位元以產生錯誤經校正之資料，且將錯誤經校正之資料寫回至記憶體陣列。
在圖13A以及圖13B中，用於具有清理之更新的錯誤偵測/校正操作與用於校正所讀取資料之單位元錯誤的錯誤偵測/校正操作分開。在此情況下，具有清理之更新操作不影響潛時，以導致用於具有清理之更新操作的較強效的錯誤偵測/校正。舉例而言，可在具有清理之更新操作期間校正多位元錯誤，同時單位元錯誤由控制器4100在資料讀取操作期間加以校正。
圖14A以及圖14B為根據本發明之另一實例實施例的具有進階記憶體緩衝器(advanced memory buffer；AMB)5220之記憶體系統5000之方塊圖。圖14A以及圖14B說明在DRAM晶片內執行具有清理之更新操作同時在控制器5100中執行所讀取資料之錯誤校正的另一實例。將圖14A之記憶體模組5200實施為充分緩衝之DIMM(fully-buffered DIMM；FBDIMM)。
參看圖14A，記憶體系統5000包含控制器5100以及具有至少一DRAM晶片5210以及進階記憶體緩衝器(AMB)5220的記憶體模組5200。FBDIMM(充分緩衝之 DIMM)類型之記憶體模組5200與按點對點方式連接至AMB 5220的控制器5100串列式通信。因此，可增加待連接至記憶體系統5000的記憶體模組5200之數目，用於達成記憶體系統5000之大容量。此外，FBDIMM 5200可使用封包協定高速地操作。
控制器5100包含ECC(錯誤校正電路)5110，ECC 5110自記憶體模組5200接收資料及/或同位位元且對資料執行錯誤偵測與校正。此外，每一DRAM晶片5210包含用於執行具有清理之更新操作的清理更新管理單元5211。如上參照先前實施例所描述，用於錯誤偵測/校正之ECC(圖14A以及圖14B中未繪示之錯誤校正電路)可包含於每一DRAM晶片5210中，用於對在具有清理之更新操作期間選擇的子頁面執行清理操作。
圖14B為圖14A之記憶體模組5200的實例實施之方塊圖。參看圖14B，記憶體模組5200包含多個DRAM晶片5210以及AMB 5220。在資料讀取期間，經由AMB 5220將自DRAM晶片5210讀取之資料及/或同位位元提供至控制器5100，且控制器5100之ECC 5110偵測且校正所讀取資料中的單位元錯誤。
此外，DRAM晶片5210回應於來自控制器5100的新定義之具有清理之更新命令或預定義之現有更新命令而執行具有清理之更新操作。在具有清理之更新操作期間，將自每一DRAM晶片5210之記憶體陣列(未繪示)讀取的資料及/或同位位元提供至每一DRAM晶片5210中包含之 ECC。根據錯誤偵測之結果，當在資料中偵測到錯誤位元時，校正錯誤位元以產生寫回至記憶體陣列的錯誤經校正之資料。
在圖14A以及圖14B之實施例中，用於具有清理之更新的錯誤偵測/校正操作與用於校正所讀取資料之單位元錯誤的錯誤偵測/校正操作分開。舉例而言，可在具有清理之更新操作期間校正多位元錯誤，同時單位元錯誤由控制器4100在資料讀取操作期間加以校正。因此，可防止不可校正之錯誤(例如，多位元錯誤)歸因於DRAM晶胞之大小的減小而產生。
圖13A、圖13B、圖14A以及圖14B說明記憶體模組為RDIMM或FBDIMM中之一者。然而，本發明不限於此等實例記憶體模組類型。本發明之上述實施例的具有清理之更新操作可適用於各種類型之半導體記憶體、記憶體模組、系統以及其類似者，諸如，適用於不同類型之記憶體模組，包含單列直插記憶體模組(single in-line memory module；SIMM)、雙列直插記憶體模組(DIMM)、小型DIMM(small-outline DIMM；SO-DIMM)、未緩衝之DIMM(unbuffered DIMM；UDIMM)、階層緩衝之DIMM(rank-buffered DIMM；RBDIMM)、迷你DIMM或微型DIMM。
圖15為根據本發明之實例實施例的說明對在具有清理之更新操作期間偵測到的嚴重故障之修復的步驟之流程圖。在連續地執行具有清理之更新操作的同時，可能會獲 得用於記憶體陣列之全面錯誤統計。詳言之，可偵測歸因於來自實體缺陷之嚴重故障而非軟故障的資料錯誤，用於藉由修復具有嚴重故障的記憶體陣列之列及/或行來防止未來錯誤。
參看圖15，在自外部控制器接收到新定義之具有清理之更新命令或預定義之現有更新命令後，開始具有清理之更新操作(S41)。因此，執行對記憶體陣列之資料讀取操作以進行資料清理(S42)，且對此所讀取資料執行錯誤偵測操作(S43)。
當未偵測到錯誤時，再次對下一個所讀取資料執行錯誤偵測操作(S43)。另一方面，若偵測到錯誤，則再次自偵測到錯誤之位置讀取資料(S44)，且對重新讀取之資料執行錯誤偵測操作(S45)。當未在同一位置處重新偵測到錯誤時，再次對下一個所讀取資料執行錯誤偵測操作(S43)。
另一方面，當在同一位置處重新偵測到錯誤時(S45)，將錯誤判定為是歸因於嚴重故障，且將請求暫停當前操作之保持信號輸出至外部控制器(S46)。在圖15中，當在同一位置處兩次偵測到錯誤時，將錯誤發生判定為是歸因於嚴重故障。然而，可藉由用於判定嚴重故障之發生的不同標準來實踐本發明。
其後，執行用於用冗餘區域替換記憶體陣列之具有嚴重故障的有缺陷區域(例如，列及/或行區域)之操作。首先，判定待用於此替換的冗餘資源之可用性(S47)。若存 在冗餘資源，則將具有嚴重故障的有缺陷區域之資料移至記憶體陣列之另一區域(S48)。其後，由冗餘資源替換有缺陷區域，且藉由將資料移至冗餘資源來修復資料(S49)。隨後，輸出請求外部控制器恢復所保持操作之請求信號(S50)。另一方面，若冗餘資源不存在，則將具有嚴重故障之對應DRAM晶片判定為故障(S51)。
上述具有清理之更新操作可同等或類似地適用於圖15之本發明實施例。舉例而言，雖未在圖15中說明，但當在偵測來自所讀取資料之錯誤的步驟S43中偵測到錯誤時，可校正錯誤，且將錯誤經校正之資料寫回至記憶體陣列上之同一位置。其後，對寫回之資料執行重新讀取操作(S44)，且對重新讀取操作之結果執行錯誤重新偵測操作(S45)以判定是否存在嚴重故障。
圖16為根據本發明之實例實施例的執行圖15之步驟的DRAM晶片6000之方塊圖。DRAM晶片6000包含DRAM晶胞之記憶體陣列6100、列解碼器6210、行解碼器6220、驅動/感測放大器6230、命令解碼器6300、位址緩衝器6400、ECC(錯誤校正電路)6500以及RD(讀取資料)路徑6620與WD(寫入資料)路徑6610。
為了偵測嚴重故障以及修復操作，DRAM晶片6000進一步包含用於管理具有清理之更新操作的清理更新管理單元6700、用於偵測嚴重故障之存在的嚴重故障偵測器6800以及用於修復嚴重故障的修復邏輯單元6900。記憶體陣列6100可進一步包含用於替換具有嚴重故障之有缺陷 區域的冗餘區域。
清理更新管理單元6700包含諸如RC(列計數器)6710之至少一計數器以及PSC(頁段計數器)6720。嚴重故障偵測器6800包含用於計數產生錯誤之次數的錯誤計數器6810。與先前實施例之DRAM晶片之組件相同或類似的圖16之DRAM晶片6000之組件類似於先前實施例之DRAM晶片之組件而操作，因此此處省略其詳細描述。
當自外部控制器接收到新定義之具有清理之更新命令或預定義之現有更新命令時，在DRAM晶片6000內執行具有清理之更新操作。清理更新管理單元6700回應於此接收之命令而執行計數操作。根據由RC 6710進行的計數之結果在記憶體陣列6100中選擇待被執行更新之頁面。
此外，根據由PSC 6720進行的計數之結果，自選定頁面選擇待被執行清理之子頁面。將選定子頁面之資料提供至ECC 6500，且將錯誤偵測結果提供至嚴重故障偵測器6800。當偵測到錯誤時，對記憶體陣列6100上之同一位置執行資料重新讀取操作。
將重新讀取之資料提供至ECC 6500，且將錯誤偵測之結果提供至嚴重故障偵測器6800。嚴重故障偵測器6800計數自讀取自同一位置之資料偵測到錯誤之次數。當計數之數目等於或大於預定臨限值時，嚴重故障偵測器6800判定在記憶體陣列6100上之同一位置中產生嚴重故障。
將偵測之結果提供至修復邏輯單元6900，修復邏輯單元6900用冗餘區域替換記憶體陣列6100之具有嚴重故障 的有缺陷區域。可藉由交換具有嚴重故障的有缺陷區域之位址與冗餘區域之位址來執行替換。修復邏輯單元6900藉由使用此位址交換用冗餘區域替換具有嚴重故障的有缺陷區域。
圖17為根據本發明之另一實例實施例的執行圖15之步驟的DRAM晶片7000之方塊圖。DRAM晶片7000包含DRAM晶胞之記憶體陣列7100、列解碼器7210、行解碼器7220、驅動/感測放大器7230、命令解碼器7300、位址緩衝器7400、ECC(錯誤校正電路)7500以及RD(讀取資料)路徑7620與WD(寫入資料)路徑7610。
為了偵測嚴重故障以及修復操作，DRAM晶片7000進一步包含用於管理具有清理之更新操作的清理更新管理單元7700、用於偵測嚴重故障的嚴重故障偵測器7800以及陣列電壓產生器7900。清理更新管理單元7700包含諸如RC(列計數器)7710之至少一計數器以及PSC(頁段計數器)7720。嚴重故障偵測器7800包含用於計數發生錯誤之次數的錯誤計數器7810。
當自外部控制器接收到新定義之具有清理之更新命令或預定義之現有更新命令時，在DRAM晶片7000內執行具有清理之更新操作。待被執行清理之資料自記憶體陣列7100讀取且提供至ECC 7500。將錯誤偵測之結果提供至嚴重故障偵測器7800，且根據錯誤偵測之結果執行關於記憶體陣列7100上同一位置的資料重新讀取操作。
將關於重新讀取之資料的錯誤偵測之結果提供至嚴 重故障偵測器7800，嚴重故障偵測器7800又向陣列電壓產生器7900提供表示在同一位置的錯誤偵測之結果的結果信號。結果信號為用於改變由陣列電壓產生器7900產生以供施加於記憶體陣列7100上之陣列電壓之位準的控制信號。換言之，嚴重故障偵測器7800監視在具有清理之更新操作期間的記憶體陣列7100之故障率以根據監視之結果產生用於增加或降低陣列電壓之位準的控制信號。
或者，可按其他各種形式實施對於記憶體陣列中之嚴重故障的修復操作。舉例而言，可監視記憶體陣列7100中的嚴重故障之產生或未產生，且可執行校正，以使得根據嚴重故障的偵測結果在資料讀取操作期間減少錯誤發生。可將錯誤發生資訊提供至外部控制器，所述外部控制器諸如藉由調整更新循環來減少錯誤。
圖18為根據如本文中描述的本發明之實施例的具有具有清理之更新的記憶體系統8000A之方塊圖。記憶體系統8000A包含記憶體控制器8100A以及記憶體模組8200A。記憶體模組8200A包含安置於模組板上之主晶片8210A以及至少一個從晶片8220A。舉例而言，在圖18中，一個主晶片8210A以及n個從晶片8220A安裝於模組板上。
主晶片8210A將諸如時脈信號之控制信號CLK、命令/位址信號CA以及資料DQ傳輸至記憶體控制器8100A且自記憶體控制器8100A接收諸如時脈信號之控制信號CLK、命令/位址信號CA以及資料DQ。主晶片8210A包 含用於與記憶體控制器8100A介面連接之介面電路(未繪示)。主晶片8210A經由介面電路將信號自記憶體控制器8100A傳輸至從晶片8220A，且將信號自從晶片8220A傳輸至記憶體控制器8100A。
為了執行具有清理之更新操作，主晶片8210A包含清理更新管理單元8211A，清理更新管理單元8211A回應於來自記憶體控制器8100A的新定義之具有清理之更新命令或預定義之現有更新命令而操作。在具有清理之更新操作期間，將主晶片8210A及/或從晶片8220A之資料提供至主晶片8210A之ECC(錯誤校正電路，未繪示)，用於根據錯誤偵測之結果的錯誤校正以及寫回操作。此外，可在用於修復主晶片8210A中之嚴重故障的具有清理之更新操作期間監視主晶片8210A以及從晶片8220A之錯誤統計。
雖未在圖18中說明，但可或可不將用於具有清理之更新操作的ECC操作與用於讀取/寫入操作的ECC操作分開。舉例而言，若此等ECC操作皆在主晶片8210A內，則在主晶片8210A內執行用於讀取/寫入操作的ECC操作，且在主晶片8210A內校正所讀取資料的單位元錯誤。 另一方面，若此等ECC操作相互分開，則在主晶片8210A內執行用於具有清理之更新操作的ECC操作，且在控制器8100A內執行用於讀取/寫入操作的ECC操作。
圖19為根據如本文中描述的本發明之實施例的具有具有清理之更新的記憶體系統8000B之方塊圖。記憶體系統8000B包含記憶體控制器8100B以及記憶體模組 8200B。記憶體模組8200B包含安裝於模組板上之多個半導體記憶體器件8210B，且每一半導體記憶體器件8210B具有多個堆疊之DRAM晶片。每一DRAM晶片8210B包含經由矽通孔(through-silicon via；TSV)相互傳輸以及接收至少一信號之至少一主晶片8211B以及至少一從晶片8212B。
主晶片8211B將諸如時脈信號之控制信號CLK、命令/位址信號CA以及資料DQ傳輸至記憶體控制器8100B以及自記憶體控制器8100B接收諸如時脈信號之控制信號CLK、命令/位址信號CA以及資料DQ。主晶片8211B亦經由TSV將外部信號傳輸至從晶片8212B，或將信號自從晶片8212B提供至記憶體控制器8100B。
為了執行具有清理之更新操作，主晶片8211B包含清理更新管理單元，所述清理更新管理單元回應於來自記憶體控制器8100B的新定義之具有清理之更新命令或預定義之現有更新命令而操作。在具有清理之更新操作期間，將在對應的半導體記憶體器件8210B中之資料及/或同位位元提供至主晶片8211B，且根據錯誤偵測之結果對資料執行錯誤校正以及寫回操作。如在前述實施例中所描述，可在用於執行主晶片8211B中之嚴重故障之修復的具有清理之更新操作期間監視主晶片8211B以及從晶片8212B之錯誤統計。
圖20為根據如本文中描述的本發明之實施例的上面安裝了記憶體系統的計算系統9000之方塊圖，其中所述記 憶體系統具有具有清理之更新。RAM(隨機存取記憶體)9200安裝於諸如行動器件或桌上型電腦之資訊處理系統中。根據如本文中作為半導體記憶體器件或在記憶體模組中所描述的本發明之實施例，RAM 9200可具有具有清理之更新。RAM 9200可包含記憶體器件以及記憶體控制器。
計算系統9000包含各自電連接至匯流排9500之CPU 9100、RAM 9200、使用者介面9300以及非揮發性記憶體9400。非揮發性記憶體9400可為大容量儲存器件，諸如，SSD(固態磁碟機)或HDD(硬碟機)。
在計算系統9000中，RAM 9200包含具有用於儲存資料之DRAM晶胞的多個DRAM晶片(未繪示)。每一DRAM晶片經組態以根據如本文中描述的本發明之實施例執行具有清理之更新操作。舉例而言，包含於RAM 9200中之每一DRAM晶片經組態用於回應於來自控制器之命令而依序執行資料讀取、錯誤偵測/校正以及資料寫回操作。因此，可防止錯誤在儲存於DRAM晶片中之資料中累積，使得可自DRAM晶片讀取可靠資料以供在計算系統9000中使用。
圖21為根據本發明之實例實施例的具有用於控制具有清理之更新操作以及無清理之更新操作之更新管理單元3700的半導體記憶體器件3000A之方塊圖。類似於圖6之半導體記憶體器件3000，圖21之半導體記憶體器件3000A包含更新管理單元3700、命令解碼器(CMDDEC)3300、行解碼器(COL DEC)3220、列解碼器(ROW DEC) 3210以及錯誤校正電路(ECC)3500。
亦類似於圖6之半導體記憶體器件3000，圖21之更新管理單元3700包含至少一計數器，諸如，列計數器(RC)3710(亦即，頁面計數器)以及頁段計數器(PSC)3720。 然而，圖21之更新管理單元3700進一步包含M+N位元之更新命令計數器3715。
圖22為根據本發明之實例實施例的在圖21之半導體記憶體器件3000A之操作期間的步驟之流程圖。此外，圖23說明根據本發明之實例實施例的由圖21之半導體記憶體器件3000A執行的多個具有清理之更新操作以及無清理之更新操作。
參看圖21以及圖22，初始化更新管理單元3700之計數器3710、3715以及3720(步驟S61)，諸如，在半導體記憶體器件3000A通電時。命令解碼器3300諸如自外部記憶體控制器接收更新命令(步驟S62)。所述更新命令可為來自控制器的新定義之具有清理之更新命令(亦即，專門的更新與清理命令)或預定義之現有更新命令(諸如，自動更新命令或自我更新命令)。
更新命令計數器3715由命令解碼器3300控制以每當命令解碼器3300接收到此更新命令時遞增更新命令計數(步驟S63)。在本發明之實例實施例中，更新命令計數器3715為M+N位元計數器。
當更新命令計數器3715初次計數地遞增至最低有效N位元時(步驟S64：否)，更新命令計數器3715控制列 計數器3710，使得執行無清理之更新操作(S66)。舉例而言，列計數器3710經控制以產生列位址，使得記憶體陣列中的記憶體胞之對應頁面(亦即，列)經啟動以在彼列內無任何資料清理地更新。或者，列計數器3710經控制以依序產生多個列位址，使得記憶體陣列之對應頁面(亦即，列)經啟動以在此等頁面內無任何資料清理地更新。
在更新命令計數器3715遞增經過最低有效N位元以遞增最高有效M位元時(步驟S64：是)，更新命令計數器3715控制列計數器3710以及頁段計數器3720，使得執行具有清理之更新操作(S65)。舉例而言，列計數器3710經控制以產生列位址，使得記憶體陣列之對應頁面(亦即，列)經啟動以加以更新。
此外，頁段計數器3720經控制以產生至少一頁段位址，使得在彼頁面內之至少一對應頁段具有對其執行之資料清理。此資料清理包含讀取來自此頁段之資料、錯誤偵測/校正以及針對此頁段的錯誤經校正之資料之寫回。
或者，在步驟S65中，列計數器3710經控制以依序產生多個列位址，使得記憶體陣列之對應頁面(亦即，列)經啟動以加以更新。此外，在此情況下，頁段計數器3720經控制以產生至少一頁段位址，使得在此等列中之每一者內之至少一對應頁段具有對其執行之資料清理。
以此方式，參看圖23，在多個無清理之更新(R)操作之間執行多個具有清理之更新操作(R+S)中之每一者。舉例而言，在圖23中，在由更新命令計數器3715計數之 每四個更新命令執行每一具有清理之更新操作(R+S)。因此，記憶體陣列之頁面具有按第一頻率對其執行之更新，且具有按小於第一頻率之第二頻率對其執行之清理。舉例而言，更新頁面之第一頻率為資料清理頁面之第二頻率的四倍，如在圖23中所說明。
另外，在圖23中，具有清理之更新(R+S)在時間上與三個無清理之更新(R)交替。因此，對記憶體陣列執行的無清理之更新操作之第一數目比對記憶體陣列執行的具有清理之更新操作之第二數目高。
在本發明之替代實施例中，回應於自記憶體控制器產生的諸如自動更新命令或自我更新命令(第一類型更新命令)之預定義之現有更新命令而執行圖23中之每一無清理之更新(R)操作。又，在此情況下，在圖23中，回應於自記憶體控制器產生的新定義之專門更新與清理命令(亦即，第二類型更新命令)而執行每一具有清理之更新(R+S)操作。
在本發明之再一實施例中，當產生新定義之專門更新與清理命令時，對至少兩個子頁面中之每一者依序執行具有清理之更新，諸如在圖9B中所說明。其後，藉由在至少兩個子頁面的此具有清理之更新後預先裝填而去啟動具有此等子頁面之頁面。
在本發明之另一實施例中，產生更新與清理命令(R+S)之週期為在更新與清理命令之間產生無清理之更新命令(R)之週期的2n倍，其中n為自然數，諸如，在圖 23之實例中為2。
在本發明之替代實施例中，回應於自我更新命令而執行每一無清理之更新(在圖23中，R)。又，在此情況下，根據回應於自我更新命令而產生的內部更新命令之計數執行每一具有清理之更新(在圖23中，R+S)。在此情況下，更新命令計數器3715接收且計數回應於自我更新命令而產生之此等內部更新命令。
以此方式，對記憶體器件執行的無清理之更新(R)之第一總數大於對記憶體器件執行的具有清理之更新(R+S)之第二總數。資料清理增加了記憶體器件之功率消耗，且不需要與記憶體器件之更新一樣頻繁地執行。因此，藉由相對於資料更新較不頻率地執行資料清理，使不當功率消耗最小化，同時亦使資料錯誤累積最小化。
雖然本發明已經特別參照其例示性實施例加以繪示以及描述，但應理解，在不脫離以下申請專利範圍之精神以及範疇之情況下，可在其中進行形式以及細節之各種改變。
100‧‧‧記憶體系統
1000‧‧‧記憶體模組
1100‧‧‧半導體記憶體器件/DRAM(動態隨機存取記憶體)晶片
1110‧‧‧記憶體陣列
1121‧‧‧列解碼器
1122‧‧‧驅動/感測放大器
1123‧‧‧行解碼器
1130‧‧‧命令解碼器
1140‧‧‧更新控制電路
1151‧‧‧內部位址產生器
1152‧‧‧位址緩衝器
1160‧‧‧循環資訊儲存單元
1170‧‧‧錯誤校正電路
1181‧‧‧寫入資料路徑
1182‧‧‧讀取資料路徑
1300‧‧‧串列存在偵測器件
2000‧‧‧記憶體控制器
3000‧‧‧半導體記憶體器件
3000A‧‧‧半導體記憶體器件
3100‧‧‧記憶體陣列
3210‧‧‧列解碼器
3220‧‧‧行解碼器
3230‧‧‧驅動/感測放大器
3300‧‧‧命令解碼器
3400‧‧‧位址緩衝器
3500‧‧‧錯誤校正電路
3610‧‧‧寫入資料路徑
3620‧‧‧讀取資料路徑
3700‧‧‧清理更新管理單元
3710‧‧‧列計數器
3715‧‧‧更新命令計數器
3720‧‧‧頁段計數器
3730‧‧‧控制信號產生器
3740‧‧‧偵測信號接收器
3800‧‧‧模式暫存器集
4000‧‧‧記憶體系統
4100‧‧‧控制器
4110‧‧‧錯誤校正電路
4200‧‧‧記憶體模組
4210‧‧‧DRAM晶片
4211‧‧‧清理更新管理單元
4220‧‧‧暫存器
4230‧‧‧鎖相迴路
4240‧‧‧ECC晶片
5000‧‧‧記憶體系統
5100‧‧‧控制器
5110‧‧‧錯誤校正電路
5200‧‧‧記憶體模組
5210‧‧‧DRAM晶片
5211‧‧‧清理更新管理單元
5220‧‧‧進階記憶體緩衝器
6000‧‧‧DRAM晶片
6100‧‧‧記憶體陣列
6210‧‧‧列解碼器
6220‧‧‧行解碼器
6230‧‧‧驅動/感測放大器
6300‧‧‧命令解碼器
6400‧‧‧位址緩衝器
6500‧‧‧錯誤校正電路
6610‧‧‧寫入資料路徑
6620‧‧‧讀取資料路徑
6700‧‧‧清理更新管理單元
6710‧‧‧列計數器
6720‧‧‧頁段計數器
6800‧‧‧嚴重故障偵測器
6810‧‧‧錯誤計數器
6900‧‧‧修復邏輯單元
7000‧‧‧DRAM晶片
7100‧‧‧記憶體陣列
7210‧‧‧列解碼器
7220‧‧‧行解碼器
7230‧‧‧驅動/感測放大器
7300‧‧‧命令解碼器
7400‧‧‧位址緩衝器
7500‧‧‧錯誤校正電路
7610‧‧‧寫入資料路徑
7620‧‧‧讀取資料路徑
7700‧‧‧清理更新管理單元
7710‧‧‧列計數器
7720‧‧‧頁段計數器
7800‧‧‧嚴重故障偵測器
7810‧‧‧錯誤計數器
7900‧‧‧陣列電壓產生器
8000A‧‧‧記憶體系統
8000B‧‧‧記憶體系統
8100A‧‧‧記憶體控制器
8100B‧‧‧記憶體控制器
8200A‧‧‧記憶體模組
8200B‧‧‧記憶體模組
8210A‧‧‧主晶片
8210B‧‧‧半導體記憶體器件/DRAM晶片
8211A‧‧‧清理更新管理單元
8211B‧‧‧主晶片
8212B‧‧‧從晶片
8220A‧‧‧從晶片
9000‧‧‧計算系統
9100‧‧‧CPU
9200‧‧‧隨機存取記憶體
9300‧‧‧使用者介面
9400‧‧‧非揮發性記憶體
9500‧‧‧匯流排
ADD‧‧‧位址
ADDR‧‧‧位址
ADD_C‧‧‧行位址
ADD_R‧‧‧列位址
CA‧‧‧命令/位址信號
CLK‧‧‧控制信號
CMD‧‧‧命令
CMD_ref‧‧‧自動更新命令
CMD_SCREF‧‧‧具有清理之更新命令
CNT_CLM‧‧‧計數信號
CNT_ROW‧‧‧計數信號
CTRL_INT‧‧‧內部控制信號
Cycle Info‧‧‧自動更新循環資訊
DQ‧‧‧資料
MRS_Code‧‧‧MRS程式碼
R‧‧‧無清理之更新
R+S‧‧‧具有清理之更新
REF‧‧‧自動更新命令
REF_S‧‧‧更新信號
S11~S66‧‧‧步驟
SCREF‧‧‧具有清理之更新命令
SIG_SCREF‧‧‧控制信號
tREF‧‧‧更新循環
TSV‧‧‧矽通孔
圖1為根據本發明之實施例的具有更新操作之半導體記憶體器件、記憶體模組以及記憶體系統之方塊圖。
圖2A為根據本發明之實例實施例的圖1中的動態隨機存取記憶體(DRAM)晶片之方塊圖，圖2B說明根據本發明之實例實施例的自動更新循環之增加的實例。
圖3為根據本發明之實例實施例的具有儲存於至少一 DRAM晶片中之自動更新循環資訊的記憶體系統之方塊圖。
圖4為根據本發明之實例實施例的具有儲存於記憶體模組之串列存在偵測(SPD)器件中之自動更新循環資訊的記憶體系統之方塊圖。
圖5為根據本發明之實例實施例的用於根據自動更新循環資訊執行更新操作的步驟之流程圖。
圖6為根據本發明之實例實施例的具有用於更新與清理操作之多個計數器的半導體記憶體器件之方塊圖。
圖7為根據本發明之實例實施例的說明具有清理之更新操作之方塊圖。
圖8A以及圖8B各自為根據本發明之實例實施例的圖6之實例清理更新管理單元之方塊圖。
圖9A為根據本發明之實例實施例的用於說明來自新定義之命令的具有清理之更新操作之方塊圖，且圖9B為根據本發明之實例實施例的用於說明來自新定義之命令的具有清理之更新操作之時序圖。
圖10為根據本發明之實例實施例的用於在圖9A之半導體記憶體器件中執行具有清理之更新操作的步驟之流程圖。
圖11為根據本發明之實例實施例的用於說明具有清理之更新操作之時序圖。
圖12為根據本發明之實例實施例的用於根據圖11之時序圖按子頁面執行具有清理之更新操作的步驟之流程 圖。
圖13A以及圖13B各自為根據本發明之實例實施例的具有更新管理單元之半導體記憶體系統之方塊圖。
圖14A以及圖14B各自為根據本發明之實例實施例的具有更新管理單元之半導體記憶體系統之方塊圖。
圖15為根據本發明之實例實施例的說明對在具有清理之更新操作期間偵測到的嚴重故障之修復的步驟之流程圖。
圖16以及圖17各自為根據本發明之實例實施例的執行圖15之步驟的各別記憶體器件之方塊圖。
圖18為包含本發明之實施例之更新管理單元的具有主晶片以及從晶片之記憶體系統之方塊圖。
圖19為包含本發明之實施例之更新管理單元的具有堆疊之記憶體晶片之記憶體系統之方塊圖。
圖20為具有包含本發明之實施例之更新管理單元的記憶體系統之計算系統之方塊圖。
圖21為根據本發明之實例實施例的具有用於控制具有清理之更新操作以及無清理之更新操作之更新管理單元的記憶體器件之方塊圖。
圖22為根據本發明之實例實施例的在圖21之記憶體器件之操作期間的步驟之流程圖；以及圖23說明根據本發明之實例實施例的多個具有清理之更新操作以及無清理之更新操作。
3000‧‧‧半導體記憶體器件
3100‧‧‧記憶體陣列
3210‧‧‧列解碼器
3220‧‧‧行解碼器
3230‧‧‧驅動/感測放大器
3300‧‧‧命令解碼器
3400‧‧‧位址緩衝器
3500‧‧‧錯誤校正電路
3610‧‧‧寫入資料路徑
3620‧‧‧讀取資料路徑
3700‧‧‧更新管理單元
3710‧‧‧列計數器
3720‧‧‧頁段計數器
3800‧‧‧模式暫存器集
ADDR‧‧‧位址
CLK‧‧‧控制信號
CMD‧‧‧命令
DQ‧‧‧資料

Claims (49)

  1. 一種更新記憶體器件之方法，其包括：對所述記憶體器件之對應部分執行至少一無清理之更新；以及對所述記憶體器件之對應部分執行至少一具有清理之更新，其中所述具有清理之更新在時間上與一個或多個所述無清理之更新交替。
  2. 如申請專利範圍第1項所述之更新記憶體器件之方法，其中所述記憶體器件之部分具有按第一頻率對其執行的所述無清理之更新，且具有按小於所述第一頻率之第二頻率對其執行的所述具有清理之更新。
  3. 如申請專利範圍第1項所述之更新記憶體器件之方法，其中所述至少一無清理之更新的第一數目比所述至少一具有清理之更新的第二數目高。
  4. 如申請專利範圍第3項所述之更新記憶體器件之方法，其中在多個無清理之更新之間執行每一具有清理之更新。
  5. 如申請專利範圍第1項所述之更新記憶體器件之方法，其中回應於自記憶體控制器產生之第一類型更新命令而執行每一無清理之更新，且其中回應於自所述記憶體控制器產生之第二類型更新命令而執行每一具有清理之更新。
  6. 如申請專利範圍第5項所述之更新記憶體器件之 方法，其中回應於自所述記憶體控制器產生之自動或自我更新命令而執行每一無清理之更新。
  7. 如申請專利範圍第6項所述之更新記憶體器件之方法，其中回應於自所述記憶體控制器產生之專門更新與清理命令而執行每一具有清理之更新。
  8. 如申請專利範圍第7項所述之更新記憶體器件之方法，其中當產生所述專門更新與清理命令時，所述方法包含以下步驟：對所述記憶體器件之至少兩個子頁面中之每一者依序執行各別具有清理之更新。
  9. 如申請專利範圍第8項所述之更新記憶體器件之方法，其進一步包含：在所述至少兩個子頁面之所述具有清理之更新後預先裝填所述記憶體器件之所述至少兩個子頁面。
  10. 如申請專利範圍第1項所述之更新記憶體器件之方法，其中回應於自記憶體控制器產生之第一類型更新命令而執行每一無清理之更新，且其中回應於自更新命令計數器產生之更新與清理命令而執行每一具有清理之更新。
  11. 如申請專利範圍第10項所述之更新記憶體器件之方法，其中產生所述更新與清理命令之週期為產生所述第一類型更新命令之週期的2n倍，其中n為自然數。
  12. 如申請專利範圍第1項所述之更新記憶體器件之方法，其中回應於自我更新命令而執行每一無清理之更新，且其中自回應於所述自我更新命令而產生的內部更新 命令之計數執行每一具有清理之更新。
  13. 如申請專利範圍第1項所述之更新記憶體器件之方法，其中對所述記憶體器件執行的所述至少一無清理之更新的第一總數大於對所述記憶體器件執行的所述至少一具有清理之更新的第二總數。
  14. 如申請專利範圍第1項所述之更新記憶體器件之方法，其中對記憶體胞之各別頁面執行每一具有清理或無清理之更新。
  15. 如申請專利範圍第1項所述之更新記憶體器件之方法，其中對記憶體胞之各別頁面執行每一無清理之更新，且其中對記憶體胞之各別子頁面執行每一具有清理之更新。
  16. 一種在記憶體器件中之更新管理單元，所述更新管理單元包括：第一計數器，其用於控制對所述記憶體器件之對應部分之至少一無清理之更新的執行；以及第二計數器，其用於控制對所述記憶體器件之對應部分之至少一具有清理之更新的執行，其中所述具有清理之更新在時間上與一個或多個所述無清理之更新交替。
  17. 如申請專利範圍第16項所述之更新管理單元，其進一步包括：頁面計數器，其為所述第一計數器，用於產生更新位址以使得在所述更新位址上執行所述無清理之更新；以及 更新命令計數器，其為所述第二計數器，用於控制所述具有清理之更新以及所述無清理之更新的時序。
  18. 如申請專利範圍第17項所述之更新管理單元，其進一步包括：頁段計數器，其用於產生子頁面之位址以使得在所述位址上執行所述具有清理之更新。
  19. 如申請專利範圍第18項所述之更新管理單元，其中每一無清理之更新是對記憶體胞之各別頁面執行，且其中每一具有清理之更新是對記憶體胞之各別子頁面執行。
  20. 如申請專利範圍第18項所述之更新管理單元，其中所述頁面計數器產生所述更新位址，使得按第一頻率在所述更新位址上執行所述無清理之更新，且其中所述頁段計數器產生所述子頁面位址，使得按小於所述第一頻率之第二頻率在所述子頁面位址上執行所述具有清理之更新。
  21. 如申請專利範圍第17項所述之更新管理單元，其中每一無清理之更新是回應於自我更新命令而執行，且其中每一具有清理之更新是根據所述更新命令計數器計數回應於所述自我更新命令產生的內部更新命令而執行。
  22. 如申請專利範圍第16項所述之更新管理單元，其中所述至少一無清理之更新的第一數目比所述至少一具有清理之更新的第二數目高。
  23. 如申請專利範圍第22項所述之更新管理單元，其中每一具有清理之更新是在多個無清理之更新之間執行。
  24. 如申請專利範圍第16項所述之更新管理單元，其 中每一無清理之更新是回應於自記憶體控制器產生之第一類型更新命令而執行，且其中每一具有清理之更新是回應於自所述記憶體控制器產生之第二類型更新命令而執行。
  25. 如申請專利範圍第16項所述之更新管理單元，其中每一無清理之更新是回應於自所述記憶體控制器產生之自動或自我更新命令而執行。
  26. 如申請專利範圍第25項所述之更新管理單元，其中每一具有清理之更新是回應於自所述記憶體控制器產生之專門更新與清理命令而執行。
  27. 如申請專利範圍第26項所述之更新管理單元，其中當產生所述專門更新與清理命令時，對所述記憶體器件之至少兩個子頁面中之每一者依序執行各別具有清理之更新。
  28. 如申請專利範圍第27項所述之更新管理單元，其中所述記憶體器件之所述至少兩個子頁面在所述至少兩個子頁面之所述具有清理之更新後經預先裝填。
  29. 如申請專利範圍第16項所述之更新管理單元，其中每一無清理之更新是回應於自記憶體控制器產生之第一類型更新命令而執行，且其中每一具有清理之更新是回應於自更新命令計數器產生之更新與清理命令而執行。
  30. 如申請專利範圍第29項所述之更新管理單元，其中產生所述更新與清理命令之週期為產生所述第一類型更新命令之週期的2n倍，其中n為自然數。
  31. 如申請專利範圍第16項所述之更新管理單元，其 中對所述記憶體器件執行的所述至少一無清理之更新的第一總數大於對所述記憶體器件執行的所述至少一具有清理之更新的第二總數。
  32. 如申請專利範圍第16項所述之更新管理單元，其中每一具有清理或無清理之更新是對記憶體胞之各別頁面執行。
  33. 一種記憶體器件，其包括：晶胞陣列；以及更新管理單元，其包含：第一計數器，其用於控制對所述晶胞陣列之對應部分之至少一無清理之更新的執行；以及第二計數器，其用於控制對所述晶胞陣列之對應部分之至少一具有清理之更新的執行，其中所述具有清理之更新在時間上與一個或多個所述無清理之更新交替。
  34. 如申請專利範圍第33項所述之記憶體器件，其中所述更新管理單元進一步包含：頁面計數器，其為所述第一計數器，用於產生更新位址以使得在所述更新位址上執行所述無清理之更新；以及更新命令計數器，其為所述第二計數器，用於控制所述具有清理之更新以及所述無清理之更新的時序。
  35. 如申請專利範圍第34項所述之記憶體器件，其中所述更新管理單元進一步包含：頁段計數器，其用於產生子頁面之位址以使得在所述 位址上執行所述具有清理之更新。
  36. 如申請專利範圍第35項所述之記憶體器件，其中每一無清理之更新是對記憶體胞之各別頁面執行，且其中每一具有清理之更新是對記憶體胞之各別子頁面執行。
  37. 如申請專利範圍第35項所述之記憶體器件，其中所述頁面計數器產生所述更新位址，使得按第一頻率在所述更新位址上執行所述無清理之更新，且其中所述頁段計數器產生所述子頁面位址，使得按小於所述第一頻率之第二頻率在所述子頁面位址上執行所述具有清理之更新。
  38. 如申請專利範圍第34項所述之記憶體器件，其中每一無清理之更新是回應於自我更新命令而執行，且其中每一具有清理之更新是根據所述更新命令計數器計數回應於所述自我更新命令產生的內部更新命令而執行。
  39. 如申請專利範圍第33項所述之記憶體器件，其中所述至少一無清理之更新的第一數目比所述至少一具有清理之更新的第二數目高。
  40. 如申請專利範圍第39項所述之記憶體器件，其中每一具有清理之更新是在多個無清理之更新之間執行。
  41. 如申請專利範圍第33項所述之記憶體器件，其中每一無清理之更新是回應於自記憶體控制器產生之第一類型更新命令而執行，且其中每一具有清理之更新是回應於自所述記憶體控制器產生之第二類型更新命令而執行。
  42. 如申請專利範圍第33項所述之記憶體器件，其中每一無清理之更新是回應於自所述記憶體控制器產生之自 動或自我更新命令而執行。
  43. 如申請專利範圍第42項所述之記憶體器件，其中每一具有清理之更新是回應於自所述記憶體控制器產生之專門更新與清理命令而執行。
  44. 如申請專利範圍第43項所述之記憶體器件，其中當產生所述專門更新與清理命令時，對所述記憶體器件之至少兩個子頁面中之每一者依序執行各別具有清理之更新。
  45. 如申請專利範圍第44項所述之記憶體器件，其中所述記憶體器件之所述至少兩個子頁面在所述至少兩個子頁面之所述具有清理之更新後經預先裝填。
  46. 如申請專利範圍第33項所述之記憶體器件，其中每一無清理之更新是回應於自記憶體控制器產生之第一類型更新命令而執行，且其中每一具有清理之更新是回應於自更新命令計數器產生之更新與清理命令而執行。
  47. 如申請專利範圍第46項所述之記憶體器件，其中產生所述更新與清理命令之週期為產生所述第一類型更新命令之週期的2n倍，其中n為自然數。
  48. 如申請專利範圍第33項所述之記憶體器件，其中對所述記憶體器件執行的所述至少一無清理之更新的第一總數大於對所述記憶體器件執行的所述至少一具有清理之更新的第二總數。
  49. 如申請專利範圍第33項所述之記憶體器件，其中每一具有清理或無清理之更新是對記憶體胞之各別頁面執 行。
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