JP2011120247A - データ伝送速度の1/2周波数クロックを用いる光受信機のタイミング抽出回路及び光送受信機のデューティずれ対応回路 - Google Patents
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Abstract
【解決手段】タイミング抽出回路は、ビットレートB(bit/s)のデータ信号とB/2(Hz)のクロック信号との位相比較を2/B(sec)間隔で行う位相比較回路を含むPLL回路を用い、所定パタ―ンのデータ信号の受信により位相比較回路からの位相比較情報出力が無くなったことを検出する検出回路と、その検出により同期を保持するためにクロック信号の位相を制御する制御回路と、を有する。さらに、デューティずれ対応回路は、PLL回路が同期した点前後の入力データ間のデューティの判定結果にもとづいて前後のデータ識別位相を制御する。
【選択図】図22
Description
Claims (4)
- ビットレートB(bit/s)のデータ信号とB/2(Hz)のクロック信号との位相比較を2/B(sec)間隔で行う位相比較回路を含むPLL回路と、
前記PLL回路が同期した点前後の入力データ間のデューティを判定するデューティ判定回路と、
前記判定結果にもとづいて、前記PLL回路が同期した点前後のデータ識別位相を制御する制御回路と、
で構成することを特徴とする光受信機のデューティずれ対応回路。 - 前記制御回路は、初期位相調整時のデューティ情報が設定された初期位相設定回路を有し、
前記初期位相設定回路は、初期位相調整時のデューティ情報と前記デューティ判定回路の出力とを比較し、初期位相調整時のデューティ情報と同じ状態で位相同期していればその状態を維持し、初期位相調整時のデューティ情報と異なる状態で位相同期していれば、前記PLL回路の電圧制御発振器のクロック出力を反転させる、請求項1記載の回路。 - 前記PLL回路は、入力データをデータ伝送速度の1/2周波数のクロック信号とその反転クロック信号を用いて1ビット置きに識別し、データ信号の1/2周期分の位相を遅延させたクロック信号により識別したデータと前記クロック信号と反転クロック信号で識別したデータとのそれぞれ排他的論理和の平均値を比較した結果に応じて位相同期し、
前記デューティ判定回路は、前記データ信号の1/2周期の位相を遅延させたクロック信号の反転クロック信号で識別したデータと前記クロック信号と反転クロック信号で識別したデータとのそれぞれ排他的論理和の平均値を比較した結果により、前記PLL回路が同期した点前後の入力データ間のデューティ“狭”→“広”又は“広”→“狭”を判定し、
前記制御回路は、前記判定結果にもとづいて、データ信号の1/2周期の位相を遅延させたクロック信号とその反転クロック信号の位相とをそれぞれ逆方向に制御する、請求項1記載の回路。 - データ信号の1/2周期の位相を遅延させたクロック信号の位相とクロック信号の位相とを各々独立に調整することで、データ信号を識別するクロック信号とその反転クロック信号の識別位相を独立に調整する、請求項3記載の回路。
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