JP2011096810A - 半導体記憶装置及びその製造方法 - Google Patents
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Abstract
【解決手段】半導体記憶装置は、第1及び第2の方向に沿って行列状に配置された複数のメモリセルと、複数のセンスアンプと、第2の方向に延在する複数のワード線と、第1の方向に延在する複数のビット線とを有し、複数のメモリセルは、第2の方向に沿って延在する第1の補助ワード線をゲート電極として共有する第1のメモリセル群と、第1のメモリセル群と第2の方向に隣接して配置され、第2の方向に沿って延在する第2の補助ワード線をゲート電極として共有する第2のメモリセル群とを含み、第1及び第2のワード線が、それぞれ、第1及び第2の補助ワード線の一端に配置されたワード線コンタクト領域で、第1及び第2の補助ワード線に接続され、第1及び第2のビット線が、ワード線コンタクト領域を挟んで隣接し共通のセンスアンプに接続されている。
【選択図】図1
Description
2A×(2PC+2PP+2L+C)・・・(1)
と表される。
(7A+CA)×(PC+L+PP+C+A/2)/4・・・(2)
と表される。
2.625A×(PC+L+PP+C+A/2)・・・(2)´
と表され、比較例のセル面積と、第1の実施例のセル面積の差は、
1.375A × (PC + PP + L) − A × (0.625C + 1.3125A)
・・・(3)
と求めることが出来る。PC、PP、Lを足した長さとCとの大小により、どちらが小面積となるかは変わるが、第1の実施例のセル面積の方が小さくなり得ることがわかる。
2A × (√2 (PC+L+PP) + C + AA/2) ・・・(4)
と表される。
(付記1)
半導体基板上に形成され、第1及び第2の方向に沿って行列状に配置された複数のメモリセルと、
前記半導体基板上に形成され、前記第2の方向に沿って形成された複数のセンスアンプと、
前記メモリセル上方で、前記第2の方向に延在し、前記第1の方向に並んで配置された複数のワード線と、
前記メモリセル上方で、前記第1の方向に延在し、前記第2の方向に並んで配置された複数のビット線と
を有し、
前記メモリセルの各々は、ゲート電極と前記ゲート電極の一方側に形成される拡散領域であり前記ビット線に接続されるビット線コンタクト領域と前記ゲート電極の他方側に形成される拡散領域とを含むトランジスタと、前記他方側の拡散領域に接続されるキャパシタとを含み、
前記複数のメモリセルは、前記第2の方向に沿って延在する第1の補助ワード線を前記ゲート電極として共有する第1のメモリセル群と、前記第1のメモリセル群と前記第2の方向に隣接して配置され、前記第2の方向に沿って延在する第2の補助ワード線を前記ゲート電極として共有する第2のメモリセル群とを含み、
前記複数のワード線は、前記第1の補助ワード線に接続される第1のワード線と、前記第2の補助ワード線に接続される第2のワード線とを含み、
前記第1のワード線は、前記第1の補助ワード線の一端に配置された第1のワード線コンタクト領域で前記第1の補助ワード線に接続され、
前記第2のワード線は、前記第2の補助ワード線の一端に配置された第2のワード線コンタクト領域で前記第2の補助ワード線に接続され、
前記複数のセンスアンプは、第1のセンスアンプを含み、
前記複数のビット線は、前記第1のワード線コンタクト領域を挟み隣接して配置された第1及び第2のビット線を含み、前記第1及び第2のビット線は、共に前記第1のセンスアンプに接続されている
ことを特徴とする半導体記憶装置。
(付記2)
さらに、前記半導体基板上に、各々が前記第1の方向に延在する第1の部分を含み、前記第1及び第2の方向に沿って行列状に配置された複数の活性領域を有し、
前記活性領域上に、前記ビット線コンタクト領域及び前記他方側の拡散領域が形成され、前記活性領域と前記ゲート電極との交差部に前記トランジスタが形成され、
前記第1のメモリセル群内及び前記第2のメモリセル群内のそれぞれで、前記第1の部分は、前記第2の方向に一定ピッチで並び、メモリセル群内で前記第2の方向に隣接する前記第1の部分間の間隔に比べて、メモリセル群が異なって前記第2の方向に隣接する前記第1の部分間の間隔が広い付記1に記載の半導体記憶装置。
(付記3)
さらに、前記半導体基板上に、前記活性領域を取り囲んで形成された素子分離領域を有し、
前記キャパシタは、前記素子分離領域を、底部を残して掘り下げ、露出した活性領域側壁を含む部分に形成されている付記2に記載の半導体記憶装置。
(付記4)
前記活性領域上で前記ビット線コンタクト領域を挟んで両側に前記メモリセルが形成され、
前記複数のメモリセルは、前記第2の方向に沿って延在する第3の補助ワード線を前記ゲート電極として共有する第3のメモリセル群を含み、
前記複数のワード線は、前記第3の補助ワード線に接続される第3のワード線を含み、
前記第3のワード線は、前記第3の補助ワード線の一端に配置された第3のワード線コンタクト領域で前記第3の補助ワード線に接続され、
前記ビット線コンタクト領域を挟んで一方側に前記第1のメモリセル群が配置され、他方側に前記第3のメモリセル群が配置され、前記第1のワード線コンタクト領域と前記第3のワード線コンタクト領域とは、前記第2の方向について、互いに補助ワード線の逆側の端に配置されている付記2または3に記載の半導体記憶装置。
(付記5)
前記複数のセンスアンプは、第2のセンスアンプを含み、
前記複数のビット線は、共に前記第2のセンスアンプに接続される第3及び第4のビット線を含み、途中で配列を変更するツイスト構造を有し、前記ツイスト構造の一方側では、前記第3及び第4のビット線が、前記ゲート電極の一端に配置されたワード線コンタクト領域を挟んで隣接する配置ではなく、前記ツイスト構造の他方側で、前記第3及び第4のビット線が、前記ゲート電極の一端に配置されたワード線コンタクト領域を挟んで隣接する付記1〜4のいずれか1つに記載の半導体記憶装置。
(付記6)
前記キャパシタは対向電極を含み、
前記活性領域は、前記第1の方向に延在する前記第1の部分から屈曲した第2の部分を含み、前記第2の部分が、前記対向電極の下方に配置される付記2〜4のいずれか1つに記載の半導体記憶装置。
(付記7)
前記第1のメモリセル群内で前記第2の方向に並ぶ前記活性領域ごとに、前記第2の部分の屈曲箇所の前記第1の方向の位置がずれている付記6に記載の半導体記憶装置。
(付記8)
前記対向電極の下方に、複数の前記活性領域の前記第2の部分が、一定ピッチで配置されている付記7に記載の半導体記憶装置。
(付記9)
前記第1のメモリセル群に接続されるビット線の数、及び前記第2のメモリセル群に接続されるビット線の数が、それぞれ4本である付記1〜8のいずれか1つに記載の半導体記憶装置。
(付記10)
前記複数のビット線は、第1配線層で形成され、
さらに、前記第1配線層、及び前記第1配線層より上層の第2配線層で形成され、前記ゲート電極に接続されたワード補助配線を有し、
前記ワード線は、前記ワード補助配線に接続され、前記第2配線層より上層の第3配線層で形成されている付記1〜9のいずれか1項に記載の半導体記憶装置。
(付記11)
各々がトランジスタ領域とキャパシタ領域を含み、第1の方向に延在する第1の部分を含み、前記第1の方向及び第2の方向に沿って行列状に配置された複数の活性領域を画定する素子分離溝を半導体基板に形成する工程と、
前記素子分離溝に素子分離絶縁膜を埋め込む工程と、
前記キャパシタ領域両側の前記素子分離溝に形成された前記素子分離絶縁膜の少なくとも一部を除去し、活性領域側壁を露出する工程と、
前記活性領域上及び、前記活性領域側壁上に、誘電体膜及び第1の導電膜を形成する工程と、
前記第1の導電膜をエッチングして、前記トランジスタ領域に、前記第2の方向に並ぶ複数個の前記活性領域ごとに分断された第1の導電パターンのゲート電極を形成するとともに、前記キャパシタ領域に、第2の導電パターンの対向電極を形成する工程と、
前記ゲート電極、前記対向電極を覆って、下層層間絶縁膜を形成する工程と、
前記下層層間絶縁膜上に第1の配線層で、共通のセンスアンプに接続される第1及び第2のビット線を含み前記第1の方向に延在するビット線を、前記第1及び第2のビット線が前記ゲート電極の一端を挟んで隣接するパターンで形成する工程と
を含む半導体記憶装置の製造方法。
(付記12)
さらに、
前記ビット線上方に、層間絶縁膜を形成する工程と、
前記層間絶縁膜の上に、前記ゲート電極の一端に接続され前記第2の方向に延在するワード線を形成する工程と
を含む付記11に記載の半導体記憶装置の製造方法。
(付記13)
前記第1の配線層で前記ビット線を形成する工程は、前記第1の配線層で、前記ゲート電極の一端に接続する第1ワード補助配線も形成し、
さらに、
前記ビット線及び第1ワード補助配線を覆って、第1の層間絶縁膜を形成する工程と、
前記第1の層間絶縁膜上に第2の配線層で、前記第1ワード補助配線に接続される第2ワード補助配線を形成する工程と、
前記第2ワード補助配線を覆って、第2の層間絶縁膜を形成する工程と、
前記第2の層間絶縁膜上に第3の配線層で、前記第2ワード補助配線に接続されるワード線を形成する工程と
を有する付記11に記載の半導体記憶装置の製造方法。
(付記14)
さらに、前記ビット線上方にビット線クロス配線を形成するための補助ビット線を形成する工程を有する付記11に記載の半導体記憶装置の製造方法。
2 絶縁膜(STI)
3 絶縁膜
3t ゲート絶縁膜
3c キャパシタ誘電体膜
4 導電層
4t、GE ゲート電極
4c、CE 対向電極
ISO 素子分離領域
PW p型ウェル
AR 活性領域
BL ビット線
/BL 参照ビット線
BC ビット線コンタクト領域
BCH ビット線コンタクト孔
AW 補助ワード線
WL ワード線
WS ワード補助配線
WC ワード線コンタクト領域
WCH ワード線コンタクト孔
MC メモリセル
Cap キャパシタ
Tr トランジスタ
S/A センスアンプ
TW ツイスト
Claims (10)
- 半導体基板上に形成され、第1及び第2の方向に沿って行列状に配置された複数のメモリセルと、
前記半導体基板上に形成され、前記第2の方向に沿って形成された複数のセンスアンプと、
前記メモリセル上方で、前記第2の方向に延在し、前記第1の方向に並んで配置された複数のワード線と、
前記メモリセル上方で、前記第1の方向に延在し、前記第2の方向に並んで配置された複数のビット線と
を有し、
前記メモリセルの各々は、ゲート電極と前記ゲート電極の一方側に形成される拡散領域であり前記ビット線に接続されるビット線コンタクト領域と前記ゲート電極の他方側に形成される拡散領域とを含むトランジスタと、前記他方側の拡散領域に接続されるキャパシタとを含み、
前記複数のメモリセルは、前記第2の方向に沿って延在する第1の補助ワード線を前記ゲート電極として共有する第1のメモリセル群と、前記第1のメモリセル群と前記第2の方向に隣接して配置され、前記第2の方向に沿って延在する第2の補助ワード線を前記ゲート電極として共有する第2のメモリセル群とを含み、
前記複数のワード線は、前記第1の補助ワード線に接続される第1のワード線と、前記第2の補助ワード線に接続される第2のワード線とを含み、
前記第1のワード線は、前記第1の補助ワード線の一端に配置された第1のワード線コンタクト領域で前記第1の補助ワード線に接続され、
前記第2のワード線は、前記第2の補助ワード線の一端に配置された第2のワード線コンタクト領域で前記第2の補助ワード線に接続され、
前記複数のセンスアンプは、第1のセンスアンプを含み、
前記複数のビット線は、前記第1のワード線コンタクト領域を挟み隣接して配置された第1及び第2のビット線を含み、前記第1及び第2のビット線は、共に前記第1のセンスアンプに接続されている
ことを特徴とする半導体記憶装置。 - さらに、前記半導体基板上に、各々が前記第1の方向に延在する第1の部分を含み、前記第1及び第2の方向に沿って行列状に配置された複数の活性領域を有し、
前記活性領域上に、前記ビット線コンタクト領域及び前記他方側の拡散領域が形成され、前記活性領域と前記ゲート電極との交差部に前記トランジスタが形成され、
前記第1のメモリセル群内及び前記第2のメモリセル群内のそれぞれで、前記第1の部分は、前記第2の方向に一定ピッチで並び、メモリセル群内で前記第2の方向に隣接する前記第1の部分間の間隔に比べて、メモリセル群が異なって前記第2の方向に隣接する前記第1の部分間の間隔が広い請求項1に記載の半導体記憶装置。 - 前記活性領域上で前記ビット線コンタクト領域を挟んで両側に前記メモリセルが形成され、
前記複数のメモリセルは、前記第2の方向に沿って延在する第3の補助ワード線を前記ゲート電極として共有する第3のメモリセル群を含み、
前記複数のワード線は、前記第3の補助ワード線に接続される第3のワード線を含み、
前記第3のワード線は、前記第3の補助ワード線の一端に配置された第3のワード線コンタクト領域で前記第3の補助ワード線に接続され、
前記ビット線コンタクト領域を挟んで一方側に前記第1のメモリセル群が配置され、他方側に前記第3のメモリセル群が配置され、前記第1のワード線コンタクト領域と前記第3のワード線コンタクト領域とは、前記第2の方向について、互いに補助ワード線の逆側の端に配置されている請求項2に記載の半導体記憶装置。 - 前記複数のセンスアンプは、第2のセンスアンプを含み、
前記複数のビット線は、共に前記第2のセンスアンプに接続される第3及び第4のビット線を含み、途中で配列を変更するツイスト構造を有し、前記ツイスト構造の一方側では、前記第3及び第4のビット線が、前記ゲート電極の一端に配置されたワード線コンタクト領域を挟んで隣接する配置ではなく、前記ツイスト構造の他方側で、前記第3及び第4のビット線が、前記ゲート電極の一端に配置されたワード線コンタクト領域を挟んで隣接する請求項1〜3のいずれか1項に記載の半導体記憶装置。 - 前記キャパシタは対向電極を含み、
前記活性領域は、前記第1の方向に延在する前記第1の部分から屈曲した第2の部分を含み、前記第2の部分が、前記対向電極の下方に配置される請求項2または3に記載の半導体記憶装置。 - 前記第1のメモリセル群内で前記第2の方向に並ぶ前記活性領域ごとに、前記第2の部分の屈曲箇所の前記第1の方向の位置がずれている請求項5に記載の半導体記憶装置。
- 前記対向電極の下方に、複数の前記活性領域の前記第2の部分が、一定ピッチで配置されている請求項6に記載の半導体記憶装置。
- 前記第1のメモリセル群に接続されるビット線の数、及び前記第2のメモリセル群に接続されるビット線の数が、それぞれ4本である請求項1〜7のいずれか1項に記載の半導体記憶装置。
- 各々がトランジスタ領域とキャパシタ領域を含み、第1の方向に延在する第1の部分を含み、前記第1の方向及び第2の方向に沿って行列状に配置された複数の活性領域を画定する素子分離溝を半導体基板に形成する工程と、
前記素子分離溝に素子分離絶縁膜を埋め込む工程と、
前記キャパシタ領域両側の前記素子分離溝に形成された前記素子分離絶縁膜の少なくとも一部を除去し、活性領域側壁を露出する工程と、
前記活性領域上及び、前記活性領域側壁上に、誘電体膜及び第1の導電膜を形成する工程と、
前記第1の導電膜をエッチングして、前記トランジスタ領域に、前記第2の方向に並ぶ複数個の前記活性領域ごとに分断された第1の導電パターンのゲート電極を形成するとともに、前記キャパシタ領域に、第2の導電パターンの対向電極を形成する工程と、
前記ゲート電極、前記対向電極を覆って、下層層間絶縁膜を形成する工程と、
前記下層層間絶縁膜上に第1の配線層で、共通のセンスアンプに接続される第1及び第2のビット線を含み前記第1の方向に延在するビット線を、前記第1及び第2のビット線が前記ゲート電極の一端を挟んで隣接するパターンで形成する工程と
を含む半導体記憶装置の製造方法。 - さらに、
前記ビット線上方に、層間絶縁膜を形成する工程と、
前記層間絶縁膜の上に、前記ゲート電極の一端に接続され前記第2の方向に延在するワード線を形成する工程と
を含む請求項9に記載の半導体記憶装置の製造方法。
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