JP2011091146A - 半導体装置の製造方法 - Google Patents

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Abstract

【課題】リードとアイランドとを接近させることにより小型化を達成する半導体装置の製造方法を提供する。
【解決手段】アイランド１４を備えたリードフレーム５０と、リード２０Ｅ−２０Ｈを備えたリードフレーム６０を用意する。リードフレーム５０とリードフレーム６０とは、重畳されて、リードフレーム５０に含まれるアイランド１４とリードフレーム６０に含まれるリード２０Ｅ−２０Ｈとで、１つの半導体装置となるユニットが構成される。この様にすることで、リードとアイランドとの距離が、リードフレームを所定形状に成型する際の制約を受けないので、アイランドの直近にリードの端部を配置させることが可能となる。
【選択図】図１

Description

本発明は半導体装置の製造方法に関し、特に、アイランドとリードとを備えたリードフレーム型の製造方法に関する。
図１０を参照して、従来型の半導体装置１００の構成について説明する。図１０（Ａ）は半導体装置１００の平面図であり、図１０（Ｂ）はその断面図である（特許文献１）。
図１０（Ａ）および図１０（Ｂ）を参照して、半導体装置１００は、半導体素子１０４と、半導体素子１０４が実装されるランド１０２と、半導体素子１０４と接続されて端部が外部に導出されるリード１０１Ａ−１０１Ｄと、半導体素子１０４と各リードとを接続する接続板１０５Ａ、１０５Ｂと、これらを一体的に被覆する封止樹脂１０３とを備えた構成となっている。
半導体素子１０４は、バイポーラ型トランジスタやＭＯＳＦＥＴ等のディスクリード型のトランジスタであり、裏面の電極はランド１０２の上面に接続される。半導体素子１０４の上面に設けられた２つの電極は、各々が、接続板１０５Ａ、１０５Ｂを経由して、リード１０１Ａ、１０１Ｂに接続される。
接続板１０５Ａ、１０５Ｂは、厚みが０．５ｍｍ程度の銅などの金属から成る金属板である。抵抗値が小さい接続板１０５Ａ、１０５Ｂを介して、半導体素子１０４とリード１０１Ａ、１０１Ｂとを接続することにより、径が数十μｍ程度の金属細線で接続する場合と比較すると、オン抵抗を低くすることができる。
上記した構成の半導体装置１００の製造方法は次の通りである。先ず、アイランド１０２およびリード１０１Ａ−１０１Ｄを含むリードフレームを用意する。次に、半田を介してアイランド１０２の上面に半導体素子１０４を固着する。更に、半田を介して接続板１０５Ａの一端を半導体素子１０４の上面に固着し、接続板１０５Ａの他端をリード１０１Ａの上面に固着する。同様に、接続板１０５Ｂの一端を半導体素子１０４の電極に接続し、他端をリード１０１Ｂに接続する。次に、モールド金型を用いたトランスファーモールドにより、アイランド１０２、半導体素子１０４、接続板１０５Ａ、１０５Ｂ、リード１０１Ａ−１０１Ｄの一部を封止樹脂１０３により被覆する。
特開２００３−１１５５１２号公報
上記したような構成の半導体装置１００を小型化するためには、半導体装置１００に含まれる各構成要素の間隔を狭くすることが考えられる。図１０（Ａ）を参照して、例えば、アイランド１０２の右側の側辺端部と、リード１０１Ｂの左端とが離間する距離Ｌ１０を短くしたら、半導体装置１００の平面視での面積が小さくなり小型化が達成される。
しかしながら、製法上の理由により、この距離Ｌ１０を短くすることは非常に困難であった。具体的には、半導体装置１００に含まれるリードおよびアイランドは、製造工程では、一枚の導電箔に対して打ち抜き加工やエッチング加工を施したリードフレームの状態で用意される。従って、これらの加工方法によりリードおよびアイランドが成形されると、両者が離間する距離Ｌ１０は、導電箔の厚みの８０％以上となる。具体的には、アイランドおよびリードの材料となる導電箔の厚みが０．５ｍｍであれば、リードとアイランドとの距離は０．４ｍｍ以上となる。更に、リードおよびアイランドの途中部分に対して、図１０（Ｂ）に示すような曲折加工を行うと、この加工に伴い両者が離間する距離は更に長くなり、具体的には距離Ｌ１０は０．６ｍｍ程度以上となる。
本発明は、上述した問題を鑑みて成されたものである。本発明の主な目的は、リードとアイランドとを接近させることにより小型化を達成する半導体装置の製造方法を提供することにある。
本発明の半導体装置の製造方法は、アイランドを含む第１リードフレームと、リードを含む第２リードフレームを用意する工程と、前記第１リードフレームと前記第２リードフレームとを積層させて積層フレームを形成することにより、前記第１リードフレームに含まれる前記アイランドに、前記第２リードフレームに含まれる前記リードの端部が接近して配置されたユニットを構成する工程と、前記アイランドに実装された半導体素子の電極と前記リードとを電気的に接続する工程と、前記アイランド、前記リードおよび前記半導体素子を封止樹脂により被覆する工程と、を備えたことを特徴とする。
本発明では、アイランドを含む第１リードフレームと、リードを含む第２リードフレームを用意し、両リードフレームを積層させることにより、リードをアイランドの近傍に配置させている。従って、背景技術のようにパンチングやエッチング等の加工工程により、アイランドとリードとの間隔が制約を受けない。従って、アイランドとリードとの距離を例えば０．０５ｍｍ以下に極めて短くすることが可能となり、半導体装置を平面視で小型化することが可能となる。また、半導体装置全体のサイズをそのままとすると、アイランドを大型化して、より高出力の大型のトランジスタをアイランドに固着することが可能となる。
本発明の半導体装置の製造方法を示す図であり、（Ａ）は平面図であり、（Ｂ）は拡大された平面図であり、（Ｃ）は断面図である。 本発明の半導体装置の製造方法を示す図であり、（Ａ）は平面図であり、（Ｂ）は拡大された平面図であり、（Ｃ）は断面図である。 本発明の半導体装置の製造方法を示す図であり、（Ａ）は斜視図であり、（Ｂ）は平面図であり、（Ｃ）は断面図である。 本発明の半導体装置の製造方法を示す図であり、（Ａ）は平面図であり、（Ｂ）は断面図である。 本発明の半導体装置の製造方法を示す図であり、（Ａ）は断面図であり、（Ｂ）は平面図である。 本発明の半導体装置の製造方法により製造される半導体装置を示す図であり、（Ａ）は平面図であり、（Ｂ）は断面図である。 本発明の半導体装置の製造方法を示す図であり、（Ａ）は平面図であり、（Ｂ）は断面図である。 本発明の半導体装置の製造方法を示す図であり、（Ａ）は平面図であり、（Ｂ）は断面図であり、（Ｃ）は断面図である。 本発明の半導体装置の製造方法を示す図であり、（Ａ）は平面図であり、（Ｂ）は断面図である。 背景技術の半導体装置を示す図であり、（Ａ）は平面図であり、（Ｂ）は断面図である。
＜第１の実施の形態：半導体装置の製造方法＞
図１から図５を参照して、本形態に係る半導体装置の製造方法を説明する。
図１および図２を参照して、先ず、形状が異なる２枚のリードフレームを用意する。具体的には、図１に示すアイランド１４を備えたリードフレーム５０と、図２に示すリード２０Ｅ−２０Ｈを備えたリードフレーム６０を用意する。リードフレーム５０とリードフレーム６０とは、後の工程にて重畳されて、リードフレーム５０に含まれるアイランド１４とリードフレーム６０に含まれるリード２０Ｅ−２０Ｈとで、１つの半導体装置となるユニットが構成される。
図１を参照して、リードフレーム５０の構成を説明する。図１（Ａ）はリードフレーム５０を示す平面図であり、図１（Ｂ）は拡大平面図であり、図１（Ｃ）は図１（Ｂ）のＣ−Ｃ’における断面図である。
図１（Ａ）を参照して、リードフレーム５０は、例えば厚みが０．５ｍｍ程度の金属箔に対して、プレス加工やエッチング加工を施すことにより所定形状に成形されている。そして、額縁形状の外枠５２の内部に、数十〜数百個のユニット５４が形成されている。ここで、ユニットとは１つの半導体装置となる部位のことである。また、リードフレーム５０の基材としては銅やアルミニウム等の金属が採用され、この基材の表面は例えばニッケル、パラジュームおよび金をこの順番で積層させた電解メッキ膜により被覆される。この様な構成は、後に説明するリードフレーム６０でも同様である。
リードフレーム５０には、額縁状の外枠５２の内部に格子状に連結帯５６Ａおよび連結帯５６Ｂを設けている。連結帯５６Ａは紙面上にて縦方向に細長く延在しており、連結帯５６Ｂは紙面上にて横方向に細長く延在している。本形態では、外枠５２、連結帯５６Ａおよび連結帯５６Ｂが、各ユニットを機械的に支持する支持部として機能している。
また、外枠５２を部分的に円形に貫通して孔部が設けられており、この孔部はリードフレーム同士の位置合わせや、搬送の工程にて用いられる。具体的には、例えば、リードフレーム５０に設けられた孔部と、リードフレーム６０（図２参照）に設けられた孔部とを合致させることにより、両フレームに含まれるアイランドとリードとの位置合わせを行う。また、リードフレーム５０、６０を搬送する際には、製造用機械に設けた突起部で孔部を貫通する。
更に、ユニット５４Ａに含まれるアイランド１４の左側の側辺は連結部２２を介して外枠５２と連結されており、アイランド１４の右側の側辺は連結部２２を介して隣のユニット５４Ｂと連結されている。この様にすることで、製造工程の途中段階でアイランド１４が変形することが防止される。
図１（Ｂ）を参照して、外枠５２、連結帯５６Ａおよび連結帯５６Ｂにより四角に囲まれる領域に、２つのユニット５４Ａ、５４Ｂが配置されている。ユニット５４Ｂは、アイランド１４と複数のリード２０Ａ−２０Ｄから構成されている。アイランド１４は、４つの側辺を備えた四角形形状であり、平面視での大きさは、固着される半導体素子よりも若干大きな程度（例えば５．５ｍｍ×５．５ｍｍ程度）である。また、アイランド１４の下側の側辺は、リード２０Ａ−２０Ｄを経由して、リードフレーム５０の連結帯５６Ｂと連続している。
ユニット５４Ａの構造は上記したユニット５４Ｂと同様である。
図１（Ｃ）は、１つのユニットの断面図であり、リード２０Ｄとアイランド１４との間には、厚み方向に傾斜する傾斜部２１Ｄが設けられている。この傾斜部２１Ｄは、プレス機による曲折加工で形成される。更に、傾斜部２１Ｄの高さＬ１は、例えば０．５ｍｍ程度である。傾斜部２１Ｄを設けることにより、製造される半導体装置にて、リード２０Ｄに引張応力が作用した際に、この応力を低減させることができる。
通常のリードフレームでは、１つのユニットの内部に半導体装置に必要とされる全てのアイランドおよびリードが設けられているが、図１に示すリードフレーム５０では主にアイランド１４のみが各ユニットに含まれており、リードは含まれていない。この理由は、図１に示すリードフレーム５０のアイランド１４と、図２に示すリードフレーム６０のリード２０Ｅ等で、１つのユニットを構成するからである。この様にすることで、１枚のリードフレームに、ユニットを構成するアイランドおよびリードの全てを設ける場合と比較すると、アイランドをリードに接近させることが出来る。
図２を参照して、他のリードフレーム６０の構成を説明する。図２（Ａ）はリードフレーム６０を示す平面図であり、図２（Ｂ）はその拡大図であり、図２（Ｃ）は図２（Ｂ）のＣ−Ｃ’線に於ける断面図である。
図２（Ａ）および図２（Ｂ）に示すリードフレーム６０の概略的な構成は、図１に示したリードフレーム６０と同様である。即ち、リードフレーム６０は、額縁状の外枠６２と、外枠６２の内部に設けられた支持部である連結帯６６Ａ、６６Ｂと、これらの連結帯の内部に設けられる多数のユニットを備えている。また、リードフレーム６０の厚みもリードフレーム５０と同様である。
更に、図１に示したリードフレーム５０では、ユニット５４Ａ、５４Ｂの内部にはアイランド１４が構成されていたが、ここでは、ユニット５４Ａ、５４Ｂの内部には、リード２０Ｅ−４０Ｈが形成されている。そして、リードフレーム５０に含まれるアイランド１４と、リードフレーム６０に含まれるリード２０Ｅ−２０Ｈとを組みあわせることによって、ユニット５４Ａ、５４Ｂが得られる。
図２（Ｂ）を参照して、リード２０Ｈ−２０Ｅは、紙面上に於ける上端が外枠６２と連続している。また、３つのリード２０Ｅ−２０Ｇの下端は、ポスト２６として一体的に連結されている。更に、リード２０Ｈの下端も幅広のポスト２４とされている。紙面上に於けるポスト２６の下側側辺と、ポスト２４の下側側辺は、同一直線状に位置している。また、ポスト２６、２４は、接続板等の接続手段を経由して半導体素子の電極と電気的に接続される部位である。
図２（Ｃ）の断面図を参照して、リード２０Ｈの構成を説明する。リード２０Ｈの構成は、紙面の左側から、第１平坦部２１Ｅ、第１傾斜部２１Ｆ、第２平坦部２１Ｇ、第２傾斜部２１Ｈおよびポスト２４となっている。リード２０Ｈのこの様な形状もプレス加工により実現されている。
第１平坦部２１Ｅは図２（Ｂ）に示す上側の外枠６２と連続する部位である。
第１傾斜部２１Ｆは、ポスト２４の方向に向かって下側に傾斜する部位であり、第１傾斜部２１Ｆが下方に曲折される長さＬ２は、図１に示すリードフレーム５０の厚みと同等（例えば０．５ｍｍ程度）である。この様な長さの第１傾斜部２１Ｆを設ける理由は、図２に示すリードフレーム６０を、図１に示すリードフレーム５０の上面に重畳させた際に、図１（Ｃ）に示すリード２０Ｄと、図２（Ｃ）に示すリード２０Ｈの第２平坦部２１Ｇとを、同一平面上に配置させるためである。ここで、リードフレーム５０とリードフレーム６０との接着に接合材が用いられる場合は、第１傾斜部２１Ｆの高さＬ２を、接合材の厚みとリードフレーム６０の厚みとを加算した長さにしても良い。
第２平坦部２１Ｇおよび第２傾斜部２１Ｈは、図１（Ｃ）に示すリード２０Ｄおよび傾斜部２１Ｄに相当する部位である。また、第２傾斜部２１Ｈの高さＬ３は、図１（Ｃ）に示す傾斜部２１Ｄの高さＬ１と同等である。
ポスト２４は、第２傾斜部２１Ｈから連続する平坦な領域であり、ポスト２４の右側端部は、後の工程にて図１（Ｂ）に示すアイランドの直近に配置される。
図３を参照して、次に、図１に示したリードフレーム５０と、図２に示したリードフレーム６０とを重畳させて、リードフレームの積層体である積層フレーム６６を形成する。図３（Ａ）は本工程を示す斜視図であり、図３（Ｂ）は積層フレーム６６を示す平面図であり、図３（Ｃ）は積層フレーム６６の断面図である。ここでは、リードフレーム５０を疎なハッチングで示し、リードフレーム６０を密なハッチングにて示している。
ここでは、リードフレーム６０のアイランドは何も実装されていない状態であるが、本工程に先行してリードフレーム６０のアイランド１４に既に半導体素子が実装された状態でも良い。
図３（Ａ）を参照して、リードフレーム５０の上面にリードフレーム６０の下面を接着することにより、両リードが積層された積層フレーム６６を形成する。両リードフレームの接着には、絶縁性あるいは導電性の接着剤が用いられる。また、本工程では、リードフレーム５０に含まれるリードと、リードフレーム６０に含まれるアイランドとの位置を正確に整合させるために、両リードフレームに位置合わせマークが設けられても良い。この位置合わせマークとしては、両リードフレームの残余部（支持部）に設けられた貫通孔、突起部、凹状部等が用いられる。これらの位置合わせマークを視覚的に確認しつつ、両リードフレームの位置を正確に整合させることにより、図３（Ｂ）に示すリードとアイランドとを接近させて、両者の距離Ｌ４を所定の値にすることが出来る。
図３（Ｂ）を参照して、積層フレーム６６に含まれるユニット５４Ｂの構成を説明する。ユニット５４Ｂには、アイランド１４と、アイランド１４の下側側辺から導出するリード２０Ａ−２０Ｄと、アイランド１４の上側側辺に一端が接近するリード２０Ｅ−２０Ｈが含まれている。ここで、密なハッチングで示されるアイランド１４およびリード２０Ａ−２０Ｄは、図３（Ａ）に示すリードフレーム５０の一部である。一方、疎なハッチングで示されるリード２０Ｅ−２０Ｈは、リードフレーム６０に含まれている。
本形態では、上記したように２つのリードフレームを積層させて一体化させることでユニット５４Ｂ等を構成している。この様にすることで、図３（Ｂ）のユニット５４Ｂを参照して、リード２０Ｅ−２０Ｈの紙面上に於ける下側の端部と、アイランド１４の上側側辺との距離Ｌ４を、例えば０．０５ｍｍ以下にすることが出来る。
背景技術では、打ち抜き加工やエッチング加工により１つのリードフレームからユニットを構成するリードおよびアイランドの全てが形成されていた。従って、製造上の制約により、アイランドとリードとの距離を０．５ｍｍ以下にすることは非常に困難であった。一方、本形態では、１つのリードフレームでアイランドおよびリードを構成するのではなく、両者を個別のリードフレームとして用意している。そして、２つのリードフレームを積層させて一体化することで、アイランドの直近にリードの端部を配置させることが可能となる。即ち、リードフレームを所定形状に加工する際の制約を受けることなく、リードおよびアイランドの位置を決定することが出来る。
更にまた、リードの途中部分に図３（Ｃ）に示すような傾斜部が設けられる場合、このような傾斜部はプレス加工で実現される。背景技術では、全てのリードが１つのリードフレームに設けられていたので、プレス加工によりリードの長さが短くなり、結果的にリードがアイランドから更に離されてしまう問題があった。一方、本形態では、プレスによりリードが変異する長さを予め考慮してリードを設計すれば、プレス加工を施しても、アイランドの直近にリードを配置することが出来る。
図３（Ｃ）を参照して、リードフレーム６０の一部であるリード２０Ｈの構成は、図２（Ｃ）を参照して説明したとおりであり、複数の平坦部と傾斜部とから構成されている。ここで、第１傾斜部２１Ｆは、各リードの露出部を同一平面上に配置させるために設けられている。具体的には、この第１傾斜部２１Ｆを設けない場合、両リードフレームを上下方向に積層させていることから、上側のリードフレーム５０に含まれるリードが、下側のリードフレーム６０に含まれるリードよりも上方に位置する。具体的には、リードフレーム５０に含まれるリード２０Ｈの第２平坦部２１Ｇが、リードフレーム６０に含まれるリード２０Ｄよりも上方に配置される。この様になると、外部に導出するリードの位置が厚み方向にばらつくこととなり、製造される半導体装置を安定して実装することが困難になる。
本形態では、各リードの露出部を同一平面上に配置させるために、上面に配置されたリードフレーム５０のリードに、下方に傾斜する傾斜部を設けている。具体的には、リード２０Ｈの途中に第１傾斜部２１Ｆを設けており、第１傾斜部２１Ｆが下方に傾斜する長さＬ２は、リードフレーム６０の厚みと同じである。また、両リードフレームを接着させるために両者の間に接着剤が介在する場合、Ｌ２は、この接着剤とリードフレーム６０の厚みを加算した長さになる。
この様にすることで、リード２０Ｈの第２平坦部２１Ｇと、リード２０Ｄとが同一平面上に位置する。従って、ユニット５４Ｂに含まれる全てのリードの外部に露出する部分が、同一平面上に配置されることとなり、製造される半導体装置を安定して実装することが出来る。
更に、上記した構成の積層フレーム６６は、ＭＡＰで一括して半導体装置を製造するためのリードフレームとして用いることが出来る。この場合は、積層フレーム６６にマトリックス状に配置される複数個のユニット５４Ａ等を１つのブロックとし、先ず、このブロック毎に半導体素子の実装および接続を行う。次に、１つのブロックをモールド金型のキャビティに収納させて一体の封止樹脂により樹脂封止する。更に、ブロックを構成する封止樹脂および積層フレーム６６をダイシング等の切断手段によりユニット毎に分離する。
また、この場合は、各ユニット同士の間に設けられる連結帯５６Ａ、５６Ｂは、ダイシングに使用されるブレードの幅よりも狭く形成される。この様にすることで、各ユニットを分離するダイシング工程にて、連結帯５６Ａ、５６Ｂは除去され、各ユニットに含まれるリードが電気的に分離される。
図４を参照して、次に、各ユニットのアイランド１４に半導体素子１２を実装し、半導体素子１２とリード２０等とを電気的に接続する。図４（Ａ）は本工程を示す平面図であり、図４（Ｂ）は本工程を示す断面図である。
図４（Ａ）および図４（Ｂ）を参照して、半導体素子１２がＭＯＳＦＥＴの場合、半導体素子１２の下面にはドレイン電極が設けられ、半導体素子１２の上面にはゲート電極とソース電極が設けられている。そして、半導体素子１２の下面のドレイン電極は、Ａｇペーストや半田等の導電性固着材を介して、アイランド１４の上面に接合されている。ここで、半導体素子１２は、本工程にてアイランド１４に固着されても良いし、図３（Ａ）に示すリードフレームの積層を行う前に予めアイランド１４に固着された状態で用意されても良い。
半導体素子１２の上面に配置されたソース電極は、リード２０Ｅ−２０Ｇの先端に設けられたポスト２６と、接続板１６Ａを経由して接続される。接続板１６Ａの接続にはＡｇペーストや半田等の導電性固着材が用いられる。
接続板１６Ａは、厚みが０．５ｍｍ程度の銅等から成る銅板を所定形状に成型したものであり、一方の端部が半導体素子１２の電極に接合され、他方の端部がポスト２６の上面に固着される。
接続板１６Ｂの形状は、接続板１６Ａと同様であり、一方の端部がリード２０Ｈのポスト２４に接合され、他方の端部が半導体素子１２のゲート電極に接合される。
ユニット５４Ａに関しても、ユニット５４Ｂと同様に、半導体素子１２の実装および電気的接続が行われる。
ここで、上記では、半導体素子１２の上面に設けた電極の接続に接続板１６Ａが用いられていたが、これに替えて金属細線が用いられても良い。
図５を参照して、次に、ユニット毎に樹脂封止を行う。図５（Ａ）は本工程を示す断面図であり、図５（Ｂ）は本工程を終了した積層フレーム６６を示す平面図である。
図５（Ａ）を参照して、本工程では、モールド金型を使用したトランスファーモールドにより各ユニットを樹脂封止している。モールド金型７０は、上金型７２と下金型７４とから成り、両者を当接することによりキャビティ７６が形成される。そして、アイランド１４、半導体素子１２、接続板１６Ｂおよびリード２０Ｄ、２０Ｈの一部を、キャビティ７６に収納する。次に、液状または半固形状の封止樹脂をキャビティ７６に充填して加熱硬化することより、アイランド１４、各半導体素子１２、各接続板およびリードは樹脂封止される。ここでは、積層フレーム６６に設けられた各ユニットが個別にキャビティ７６に収納して樹脂封止される。
図５（Ｂ）に本工程が終了した後の積層フレーム６６の平面図を示す。
上記工程が終了した後は、各ユニットのリードを積層フレーム６６の外枠５２および連結帯５６Ａ、５６Ｂから分離させる工程、各ユニットの電気的特性を測定する工程等を経て、図６に示す構成の半導体装置１０が製造される。
ここで、上記説明では、積層フレーム６６に含まれるユニットを個別に樹脂封止する場合について説明したが、この方法に替えてＭＡＰ（Ｍｏｌｄｅｄ Ａｒｒａｙ Ｐａｃｋａｇｅ）が採用されても良い。この場合は、図３に示す積層フレーム６６に含まれる複数のユニットが一括して樹脂封止され、この後に封止樹脂およびリードフレームを切断することによりユニットを個別に分離する。
＜第２の実施の形態：半導体装置＞
図６を参照して、本形態の製造方法により製造される半導体装置１０の構成を説明する。図６（Ａ）は半導体装置１０の平面図であり、図６（Ｂ）は図６（Ａ）のＢ−Ｂ’線に於ける断面図である。
図６（Ａ）を参照して、半導体装置１０は、アイランド１４と、アイランド１４の上面に固着された半導体素子１２と、半導体素子１２と各リードとを接続する接続板１６Ａ等と、これらを一体的に被覆する封止樹脂３８とを備えて構成されている。
半導体素子１２としては、上面および下面に電極が形成された素子が採用される。具体的には、ＭＯＳＦＥＴ、バイポーラトランジスタ、ＩＧＢＴ等が、半導体素子１２として採用可能である。またここで、半導体素子としてＩＣが採用されても良い。
図６（Ａ）および図６（Ｃ）を参照して、半導体素子１２の上面に設けられた電極は、接続板１６Ａ、１６Ｂを経由して、リードの接続部と接続される。半導体素子１２がＭＯＳＦＥＴの場合、半導体素子１２の上面に設けられたソース電極は、比較的大きな接続板１６Ａを経由して、リード２０Ｅ−２０Ｇのポスト２６の上面と接続される。そして、半導体素子１２の上面に設けられたゲート電極は、比較的小型の接続板１６Ｂを経由してリード２０Ｈのポスト２４と接続される。
リード２０Ａ−２０Ｈは、一端が封止樹脂３８の内部に位置し、他端が封止樹脂３８から外部に露出している。封止樹脂３８に内蔵される途中部分のリード２０Ａ−２０Ｈはガルウイング状に折り曲げ加工され、外側の端部の下面は、封止樹脂３８の下面と同一平面上に位置している。ここで、封止樹脂３８の内部に位置するリードはインナーリードと称され、封止樹脂３８の外部に位置するリードはアウターリードと称されている。
図６（Ａ）を参照して、半導体装置１０では、装置全体を一体的に封止する四角形状の封止樹脂３８の対向する側辺から複数のリード２０Ａ等が外部に導出されている。具体的には、封止樹脂３８の下側の側辺から、４つのリード（リード２０Ｄ、２０Ｃ、２０Ｂ、２０Ａ）の端部が外部に導出している。そして、これらのリード２０Ｄ等の上側の端部は、アイランド１４と連続している。一方、封止樹脂３８の上側の側辺からも、４つのリード（リード２０Ｈ、２０Ｇ、２０Ｆ、２０Ｅ）の端部が外部に露出している。そして、リード２０Ｈの下側の端部は、他の部分よりも幅広に形成されたポスト２４であり、このポスト２４の上面に金属接続板１６Ｂが固着されている。また、他のリード（リード２０Ｇ、２０Ｆ、２０Ｅ）の下側の端部は、一体的にポスト２６と連続している。このポスト２６の上面に金属接続板１６Ａが接続される。
封止樹脂３８は、トランスファーモールドにより形成される熱硬化性樹脂またはインジェクションモールドにより形成される熱可塑性樹脂からなり、リード２０Ａ−２０Ｈの一部、アイランド１４、半導体素子１２、金属接続板１６Ａ、１６Ｂを被覆して一体的に支持している。ここで、酸化金属等から成る粒子状のフィラーが混入された樹脂材料を封止樹脂３８の材料として採用しても良い。
図６（Ｂ）を参照して、上記した本形態の製造方法が適用されることにより、リード２０Ｈの右側端部と、アイランド１４の左側端部とが離間する距離Ｌ４は、０．０５ｍｍ程度以下に極めて短くされている。従って、この距離が短くなる分、装置全体のサイズを変更することなく、アイランド１４のサイズを大きくすることが出来る。また、アイランド１４のサイズが大きくなると、高出力を可能とする大型の半導体素子１２をアイランド１４の上面に実装することが可能となる。
＜第３の実施の形態：他の半導体装置の製造方法＞
図７から図９を参照して、他の形態の半導体装置の製造方法を説明する。本形態の半導体装置の製造方法は、上記した第１の実施の形態と基本的には同様である。相違点は、図８を参照して、用意されるリードフレーム６０に含まれるリード２０Ｅ−２０Ｈの形状が異なる点にある。
図７は本形態で用いられるリードフレーム５０を示す図であり、図７（Ａ）は平面図であり、図７（Ｂ）は図７（Ａ）のＢ−Ｂ’線における断面図である。
これらの図を見ても明らかなように、本形態で用いるリードフレーム５０の形状は、第１の実施の形態で用いられたものと同様である。しかしながら、各ユニットに含まれるアイランド１４には、ＭＯＳＦＥＴ等の半導体素子１２が、半田等の導電性固着材を介して固着されている。第１の実施の形態では、半導体素子１２の固着は、リードフレームを積層する前でも後でも可能であったが、本形態では、予めアイランド１４の上面に半導体素子１２が実装されている必要がある。その理由は、他方のリードフレーム６０に含まれるポスト２６（図８（Ａ）参照）が、半導体素子１２の上面の電極に接合するからである。この事項の詳細は、図９を参照して後述する。
図８を参照して、リードフレーム６０の構成を説明する。図８（Ａ）はリードフレーム６０を示す平面図であり、図８（Ｂ）は図８（Ａ）のＢ−Ｂ’線に於ける断面図であり、図８（Ｃ）は図８（Ａ）のＣ−Ｃ’線に於ける断面図である。
図８（Ａ）を参照して、リードフレーム６０は、各ユニットを構成するリードが含まれるリードフレームであるが、リード２０Ｅ−２０Ｈの形状が、第１の実施の形態で示したものと異なる。
具体的には、リード２０Ｅ−２０Ｈの下側の端部に設けられるポスト２６が、載置される半導体素子の電極の領域まで到っている。この図では、半導体素子が載置される予定の領域を点線にて示している。即ち、本形態では、リード２０Ｅ−２０Ｈが、半導体素子の電極に直に固着されるので、第１の形態にて示した接続板１６Ａが不要となる。従って、半導体装置を構成する部品点数が少なくなり、コストが低減される。
図８（Ｂ）を参照して、リード２０Ｆの構成は、図３（Ｃ）を参照して説明したリード２０Ｈと基本的には同様であるが、第２傾斜部２１Ｈとポスト２４の形状が異なる。具体的には、第２傾斜部２１Ｈの高Ｌ５は、後の工程にてポスト２４が半導体素子の上方に位置するように、図３（Ｃ）に示された高さＬ３よりも、半導体素子の厚み分以上高く設定される。
更に、ポスト２４は、後に接続される半導体素子の電極に到るように長く形成されている。更に、ポスト２４の途中には下方に傾斜する傾斜部が設けられており、この傾斜部よりも先の平坦な部分が、半導体素子の電極に固着される部分である。
図８（Ｃ）に示されるリード２０Ｈ構成は、図３（Ｃ）を参照して示したものと同様である。
図９を参照して、次に、リードフレーム５０とリードフレーム６０とを積層させ、更に、半導体素子１２の電気的接続を行う。図９（Ａ）は本工程を示す断面図であり、図９（Ｂ）は図９（Ａ）のＢ−Ｂ’線に於ける断面図である。
図９（Ａ）を参照して、図７に示すリードフレーム５０と、図８に示すリードフレーム６０とを重ね合わせることにより、積層フレーム６６を形成する。そして、半導体素子１２の電極とリード２０Ｆのポスト２６とを、接続板１６Ｂを用いて接続する。
図９（Ｂ）を参照して、リード２０Ｆのポスト２４の先端部下面は、半田等の接合材を介して、半導体素子１２の電極（例えばソース電極）に接続する。上記したように、ポスト２４の先端部は、アイランド１４に実装された半導体素子１２が備える電極に重畳する位置にある。従って、ポスト２４が含まれるリードフレーム６０と、半導体素子１２が実装されたアイランド１４が含まれるリードフレーム５０とを重畳すると、半導体素子１２の電極にポスト２４が接触することとなる。また、本工程の前に、両者を接合するために、半導体素子１２の電極には、半田等の導電性接合材が塗布されている。
更に、半導体素子１２の上面に配置されたゲート電極は、接続板１６Ｂまたは金属細線を経由して、リード２０Ｈのポスト２４と接続される。
上記工程が終了した後は、第１の実施の形態と同様に、樹脂封止する工程等を経て半導体装置が製造される。
１０ 半導体装置
１２ 半導体素子
１４ アイランド
１６、１６Ａ、１６Ｂ 接続板
２０、２０Ａ、２０Ｂ、２０Ｃ、２０Ｄ、２０Ｅ、２０Ｆ、２０Ｇ、２０Ｈ リード
２１Ｄ 傾斜部
２１Ｅ 第１平坦部
２１Ｆ 第１傾斜部
２１Ｇ 第２平坦部
２１Ｈ 第２傾斜部
２２ 連結部
２４ ポスト
２６ ポスト
３８ 封止樹脂
５０ リードフレーム
５２ 外枠
５４、５４Ａ、５４Ｂ ユニット
５６Ａ、５６Ｂ 連結帯
６０ リードフレーム
６２ 外枠
６６Ａ、６６Ｂ 連結帯
６６ 積層フレーム
７０ モールド金型
７２ 上金型
７４ 下金型
７６ キャビティ

Claims (5)

  1. アイランドを含む第１リードフレームと、リードを含む第２リードフレームを用意する工程と、
    前記第１リードフレームと前記第２リードフレームとを積層させて積層フレームを形成することにより、前記第１リードフレームに含まれる前記アイランドに、前記第２リードフレームに含まれる前記リードの端部が接近して配置されたユニットを構成する工程と、
    前記アイランドに実装された半導体素子の電極と前記リードとを電気的に接続する工程と、
    前記アイランド、前記リードおよび前記半導体素子を封止樹脂により被覆する工程と、
    を備えたことを特徴とする半導体装置の製造方法。
  2. 前記第１リードフレームおよび前記第２リードフレームを重畳させることにより、複数個の前記ユニットが形成され、
    前記接続する工程および前記被覆する工程は、各々の前記ユニットに対して行われることを特徴とする請求項１記載の半導体装置の製造方法。
  3. 前記第２リードフレームに含まれる前記リードの中間部には、前記第１リードフレームの方向に傾斜する傾斜部が設けられることを特徴とする請求項２記載の半導体装置の製造方法。
  4. 前記第２リードフレームが備える前記リードには、先端部が前記アイランドの側方に配置される第１リードと、先端部が前記半導体素子の電極と重畳するように配置される第２リードとが含まれ、
    前記第１リードフレームと前記第２リードフレームとを重畳させることにより、前記第２リードフレームの前記第２リードの端部が、前記半導体素子の電極に接合されることを特徴とする請求項３記載の半導体装置の製造方法。
  5. 前記封止樹脂により被覆する工程では、マトリックス状に配置された複数の前記ユニットを一体の封止樹脂により樹脂封止し、
    前記封止樹脂および前記積層フレームを、前記ユニット毎に分離する工程を更に備えることを特徴とする請求項１記載の半導体装置の製造方法。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108962877A (zh) * 2017-05-26 2018-12-07 中芯国际集成电路制造(上海)有限公司 测试结构及凹槽刻蚀检测方法
CN114628347A (zh) * 2022-05-16 2022-06-14 山东中清智能科技股份有限公司 一种半导体封装结构及其制备方法
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