JP2011082287A - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法 Download PDF

Info

Publication number
JP2011082287A
JP2011082287A JP2009232163A JP2009232163A JP2011082287A JP 2011082287 A JP2011082287 A JP 2011082287A JP 2009232163 A JP2009232163 A JP 2009232163A JP 2009232163 A JP2009232163 A JP 2009232163A JP 2011082287 A JP2011082287 A JP 2011082287A
Authority
JP
Japan
Prior art keywords
semiconductor chip
resin
insulating layer
support
semiconductor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2009232163A
Other languages
English (en)
Other versions
JP2011082287A5 (ja
JP5325736B2 (ja
Inventor
Teruaki Chino
晃明 千野
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Shinko Electric Industries Co Ltd
Original Assignee
Shinko Electric Industries Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Shinko Electric Industries Co Ltd filed Critical Shinko Electric Industries Co Ltd
Priority to JP2009232163A priority Critical patent/JP5325736B2/ja
Priority to US12/897,085 priority patent/US8293576B2/en
Publication of JP2011082287A publication Critical patent/JP2011082287A/ja
Priority to US13/584,115 priority patent/US8536715B2/en
Publication of JP2011082287A5 publication Critical patent/JP2011082287A5/ja
Application granted granted Critical
Publication of JP5325736B2 publication Critical patent/JP5325736B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/52Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5389Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates the chips being integrally enclosed by the interconnect and support structures
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/561Batch processing
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/568Temporary substrate used as encapsulation process aid
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/28Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3135Double encapsulation or coating and encapsulation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/19Manufacturing methods of high density interconnect preforms
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93Batch processes
    • H01L24/95Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/96Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being encapsulated in a common layer, e.g. neo-wafer or pseudo-wafer, said common layer being separable into individual assemblies after connecting
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68359Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used as a support during manufacture of interconnect decals or build up layers
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04105Bonding areas formed on an encapsulation of the semiconductor or solid-state body, e.g. bonding areas on chip-scale packages
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/20Structure, shape, material or disposition of high density interconnect preforms
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/28Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01005Boron [B]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01006Carbon [C]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01029Copper [Cu]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01033Arsenic [As]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01078Platinum [Pt]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01079Gold [Au]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01082Lead [Pb]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013Alloys
    • H01L2924/014Solder alloys
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/11Device type
    • H01L2924/12Passive devices, e.g. 2 terminal devices
    • H01L2924/1204Optical Diode
    • H01L2924/12042LASER
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181Encapsulation
    • H01L2924/1815Shape
    • H01L2924/1816Exposing the passive side of the semiconductor or solid-state body
    • H01L2924/18162Exposing the passive side of the semiconductor or solid-state body of a chip with build-up interconnect
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30Technical effects
    • H01L2924/35Mechanical effects
    • H01L2924/351Thermal stress
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30Technical effects
    • H01L2924/35Mechanical effects
    • H01L2924/351Thermal stress
    • H01L2924/3511Warping

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)

Abstract

【課題】不具合が発生することなく、半導体チップの周囲及び背面側を樹脂基板で封止できる半導体装置の製造方法を提供する。
【解決手段】支持体10に、接続電極20aを支持体10側に向けて半導体チップ20を仮固定する工程と、支持体10及び半導体チップ20の上に、半導体チップ20を被覆する樹脂染込防止用絶縁層30を形成する工程と、樹脂染込防止用絶縁層30の上に、半導体チップ20の周囲及び背面側を封止する樹脂基板50を形成する工程と、支持体10を除去することにより、半導体チップ20の接続電極20aを露出させる工程とを含む。半導体チップ20の接続電極20aにビルドアップ配線BWが直接接続される。
【選択図】図5

Description

本発明は半導体装置及びその製造方法に係り、さらに詳しくは、半導体チップが樹脂基板で封止されて、半導体チップの接続電極に配線層が接続された実装構造に適用できる半導体装置及びその製造方法に関する。
従来、半導体チップが樹脂基板で封止されて、半導体チップの接続電極に配線層が接続された構造の半導体装置がある。そのような半導体装置では、半導体チップの接続電極に配線層を直接接続できるので、半導体チップをフリップチップ実装するためのはんだバンプを省略することができ、薄型化を図ることが可能である。これにより、半導体装置内の配線経路を短くできることから、インダクタンスを低減できるので、電源特性の向上に有効な構造とすることができる。
そのような半導体装置に類似する技術は、特許文献1及び特許文献2に開示されている。
WO 02/15266 A2 WO 02/33751 A2
後述する関連技術で説明するように、関連技術の半導体装置では、支持体の上に粘着シートを介して半導体チップがその接続電極を下側に向けて仮固定された後に、半導体チップの周囲及び背面側が樹脂で封止される。さらに、支持体及び粘着シートが除去された後に、半導体チップの接続電極に接続されるビルドアップ配線が形成される。
関連技術では、半導体チップを樹脂で封止する際に、半導体チップと粘着シートとの界面から半導体チップの接続電極上に樹脂が染み込んで接続電極が汚染される問題がある。半導体チップの接続電極上に樹脂が染み込むと、ビルドアップ配線を形成する際に染み込んだ樹脂がビアホール内の残渣となりやすいため、半導体チップとビルドアップ配線との接続不良が発生しやすい。
本発明は以上の課題を鑑みて創作されたものであり、不具合が発生することなく、半導体チップの周囲及び背面側を樹脂基板で封止できる半導体装置の製造方法及び半導体装置を提供することを目的とする。
上記課題を解決するため、本発明は、半導体装置の製造方法に係り、支持体に、半導体チップの接続電極を前記支持体側に向けて前記半導体チップを仮固定する工程と、前記支持体及び前記半導体チップの上に、前記半導体チップを被覆する樹脂染込防止用絶縁層を形成する工程と、前記樹脂染込防止用絶縁層の上に、前記半導体チップの周囲及び背面側を封止する樹脂基板を形成する工程と、前記支持体を除去することにより、前記半導体チップの接続電極を露出させる工程とを有することを特徴とする。
本発明では、支持体に接続電極を下側に向けて半導体チップを仮固定した後に、半導体チップを樹脂染込防止用絶縁層で被覆する。好適には、支持体上に粘着シートを介して半導体チップが仮固定される。これにより、半導体チップの接続電極が設けられた素子面と支持体との界面が樹脂染込防止用絶縁層によって封鎖されて保護される。
次いで、樹脂染込防止用絶縁層上で樹脂を溶融/硬化させることにより、半導体チップの周囲及び背面側を樹脂基板で封止する。
このとき、半導体チップの素子面と支持体(又は粘着シート)との界面は樹脂染込防止用絶縁層で保護されているので、その界面から半導体チップの素子面に液状樹脂が染み込むおそれがない。また、半導体チップは樹脂染込防止用絶縁層によって支持体に強固に固定されるので、液状樹脂の流れに基づく横方向への押圧力によって半導体チップが位置ずれするおそれもなくなる。
その後に、支持体を除去することにより半導体チップの接続電極を露出させる。
本発明では、半導体チップの接続電極が染込樹脂で汚染されるおそれがないので、半導体チップの接続電極に接続されるビルドアップ配線を形成する際に、ビアホール内に汚染樹脂が残ることなく歩留りよくビルドアップ配線を形成することができる。
また、支持体上で半導体チップが位置ずれするおそれもないので、特に多数の半導体チップを支持体の上に配置し、樹脂基板を一括して形成する場合に、各半導体チップに接続されるビルドアップ配線を歩留りよく形成することができる。
また、上記課題を解決するため、本発明は半導体装置に係り、表面側に接続電極を備えた半導体チップと、前記半導体チップの背面及び側面を被覆し、かつ前記半導体チップの前記側面の上部から周囲に延在する樹脂染込防止用絶縁層と、樹脂染込防止用絶縁層の下に形成され、前記前記半導体チップの背面側及び周囲を封止する樹脂基板とを有することを特徴とする。
本発明の半導体装置は上記した製造方法によって製造される。上記したように、半導体チップの背面及び側面から周囲にかけて樹脂染込防止用絶縁層が形成されているので、半導体チップの接続電極が染込樹脂で汚染されることなく半導体チップの周囲及び背面側が樹脂基板で封止される。これにより、半導体チップの接続電極に接続されるビルドアップ配線が歩留りよく形成される。
以上説明したように、本発明では、不具合が発生することなく、半導体チップの周囲及び背面側を樹脂基板で封止することができる。
図1は本発明に関連する関連技術の半導体装置の製造方法を示す平面図及び断面図(その1)である。 図2(a)〜(c)は本発明に関連する関連技術の半導体装置の製造方法を示す平面図及び断面図(その2)である。 図3は本発明の実施形態の半導体装置の製造方法を示す平面図及び断面図(その1)である。 図4(a)〜(c)は本発明の実施形態の半導体装置の製造方法を示す断面図(その2)である。 図5(a)〜(c)は本発明の実施形態の半導体装置の製造方法を示す断面図(その3)である。 図6(a)〜(c)は本発明の実施形態の半導体装置の製造方法を示す断面図(その4)である。 図7(a)及び(b)は本発明の実施形態の半導体装置の製造方法を示す断面図(その5)である。 図8(a)及び(b)は本発明の実施形態の半導体装置の製造方法において突出する接続電極を備えた半導体チップを使用する形態を示す断面図である。
以下、本発明の実施の形態について、添付の図面を参照して説明する。
(関連技術)
本発明の実施形態を説明する前に、本発明に関連する関連技術の問題点について説明する。図1及び図2は関連技術の半導体装置の製造方法を示す図である。
関連技術の半導体装置の製造方法では、図1に示すように、まず、支持体100の上に粘着シート120を介して複数の半導体チップ200を位置合わせした状態で横方向に並べて配置する。半導体チップ200はその接続電極200aが下側を向いた状態で支持体100上の粘着シート120に仮固定される。
図1の部分拡大断面図には、図1の平面図の2つの半導体チップ200の様子が示されている。
続いて、図2(a)に示すように、半導体チップ200が仮固定された支持体100を下型400の上に配置する。続いて、支持体100及び半導体チップ200の上に粉末樹脂を配置する。さらに、上型420によって粉末樹脂を下側に加圧した状態で加熱することにより溶融/硬化させる。これにより、半導体チップ200の周囲及び背面側が樹脂基板500で封止される。
次いで、図2(b)に示すように、支持体100及び樹脂基板500から下型400及び上型420を取り外す。
図2(a)及び(b)の工程では、半導体チップ200は粘着シート120に仮固定されているだけであり、半導体チップ200の接続電極200aが設けられた素子面Aと粘着シート120とは強固には接着されていない。このため、粉末樹脂を加圧/加熱して溶融/硬化させる際に、半導体チップ200の素子面Aと粘着シート120との界面から半導体チップ200の素子面Aに液状樹脂が染み込みやすい。
従って、半導体チップ200の周縁側の接続電極200aが染込樹脂R(図2(b)の太線部)で被覆されて汚染されてしまう(図2(b)の半導体チップ200の平面図ではハッチング部)。半導体チップ200の接続電極200aが上側(図2(a)及び(b)では下側)に突出している場合は、半導体チップ200の素子面Aと粘着シート120との界面に隙間が生じやすいので、染込樹脂Rの染み込み量がさらに顕著になる。
また、半導体チップ200と粘着シート120との密着が十分ではないため、粉末樹脂を加圧/加熱して溶融/硬化させる際に、液状樹脂の流れに基づく横方向への押圧力によって、半導体チップ200が横方向に位置ずれして配置されることがある。
続いて、図2(c)に示すように、樹脂基板500及び半導体チップ200から支持体100及び粘着シート120を除去することにより、半導体チップ200の接続電極200aを露出させる。
その後に、半導体チップ200及び樹脂基板500の上に樹脂からなる層間絶縁層600を形成した後に、層間絶縁層600をレーザで加工することより、半導体チップ200の接続電極200aに到達するビアホールVHを形成する。さらに、ビアホールVHを介して半導体チップ200の接続電極200aに接続されるビルドアップ配線700が形成される。
このとき、染込樹脂Rは層間絶縁層600に比べてレーザで加工しにくい特性を有するため、ビアホールVHの底部に染込樹脂Rが残渣として残りやすい。半導体チップ200の接続電極200a上に染込樹脂Rが残っていると、半導体チップ200とビルドアップ配線700との接続不良が発生しやすく、ビルドアップ配線700の歩留り低下の要因になる。
また、樹脂基板500を形成する際に支持体100上で複数の半導体チップ200が位置ずれを起こすと、ビアホールVHが半導体チップ200の接続電極200aから外れてしまうことがあり、ビルドアップ配線700を信頼性よく形成できない場合がある。
以下に説明する本発明の実施形態は、前述した不具合を解消することができる。
(実施の形態)
図3〜図8は本発明の実施形態の半導体装置の製造方法を示す図である。本発明の半導体装置は半導体パッケージとも呼称される。
本実施形態の半導体装置の製造方法では、図3に示すように、まず、平板状の支持体10の上に粘着シート12を貼付する。さらに、表面側に接続電極20aが露出して設けられた半導体チップ20(LSIチップ)を用意する。
半導体チップ20は、各チップ領域にトランジスタなどの回路素子とそれらを接続する多層配線が設けられたシリコンウェハ(不図示)が切断されたものであり、半導体チップ20の接続電極20aは多層配線に接続されている。半導体チップ20としては、例えばCPUなどのロジックLSIが使用され、その厚みは300〜700μmである。
そして、支持体10の上に粘着シート12を介して複数の半導体チップ20を横方向に並べて配置する。このとき、半導体チップ20の接続電極20aが設けられた素子面Aが支持体10側(下側)を向いた状態で、半導体チップ20の素子面Aが支持体10上の粘着シート12に接着されて仮固定される。半導体チップ20の素子面Aでは、接続電極20a以外の領域には保護絶縁層(パッシベーション膜など)が設けられている。
また、複数の半導体チップ20は、支持体10上の各チップ搭載領域にそれぞれ位置合わせされて配置される。図3の部分拡大断面図には、図3の平面図の2つの半導体チップ20の様子が示されている。
なお、支持体10に半導体チップ20を仮固定(粘着)させればよく、粘着シート12の代わりに、粘着剤をスピンコート法などによって支持体10上の全体に薄く塗布してもよい。あるいは、半導体チップ20の素子面Aに粘着剤を塗布してもよい。
後述するように、支持体10は半導体チップ20が樹脂基板で封止された後に除去される。このため、支持体10として、ウェットエッチングによって容易に除去できる銅板などの金属板が好適に使用される。支持体10としては、ある程度の剛性を有し、後に除去(剥離)できるものであればよく、金属板以外のものを代用することも可能である。
次いで、図4(a)に示すように、半硬化状態(Bステージ)の厚みが25〜50μmの樹脂シート30aを用意する。樹脂シート30aはエポキシ樹脂などの熱硬化樹脂からなる。樹脂シート30aには、シリカなどのフィラーが含まれていてもよく、その含有率は例えば30〜50%である。
そして、図4(b)に示すように、樹脂シート30aを真空雰囲気で支持体10及び半導体チップ20の上に貼付する(真空ラミネート)。さらに、170℃程度の温度雰囲気で半硬化の樹脂シート30aを加熱処理することにより硬化させる。
これにより、四角状の半導体チップ20の背面(素子面Aと反対面)と四辺の側面及び粘着シート12の上に樹脂染込防止用絶縁層30が形成される。つまり、樹脂染込防止用絶縁層30は、樹脂シート12の上面、半導体チップ20の側面及び背面に沿って膜状に形成される。これにより、半導体チップ20の素子面と粘着シート12との界面が樹脂染込防止用絶縁層30で封鎖されて保護される。
このように、樹脂染込防止用絶縁層30は、半硬化状態の樹脂シート30aが真空雰囲気で加熱によって硬化して形成される。このため、半導体チップ20は樹脂染込防止用絶縁層30の接着作用によって粘着シート12に強固に固定される。また、樹脂染込防止用絶縁層30は、半導体チップ20及び粘着シート12との界面に気泡が発生することなく、半導体チップ20及び粘着シート12に密着して形成される。
続いて、図4(c)に示すように、図4(b)の構造体を下型40の上に配置し、樹脂染込防止用絶縁層30の上に樹脂基板を得るための粉末樹脂50aを配置する。粉末樹脂50aとしては、エポキシ樹脂などの熱硬化性樹脂が使用される。粉末樹脂50aには、シリカなどのフィラーが含まれていてもよく、その含有率は例えば80〜90%である。
次いで、図5(a)に示すように、粉末樹脂50aを上型42によって下側に加圧しながら150〜170℃の温度雰囲気で加熱する。これにより、粉末樹脂50aが溶融/硬化すると同時に、上型42によって樹脂が成形されて、半導体チップ20の周囲から背面側に樹脂基板50が形成される。
樹脂基板50は、半導体チップ20の背面上の樹脂染込防止用絶縁層30の上面において100〜300μmの厚みをもって形成される。樹脂基板50は複数の半導体チップ20を支持する支持基板として機能する。
このとき、半導体チップ20は樹脂染込防止用絶縁層30で被覆されており、半導体チップ20の素子面Aと粘着シート12との界面は樹脂染込防止用絶縁層30で保護されている。
従って、粉末樹脂50aが溶融/硬化する際に半導体チップ20の素子面Aと粘着シート12との界面から液状樹脂が染み込んで半導体チップ20の接続電極20aが染込樹脂で汚染されることが防止される。
また、半導体チップ20は樹脂染込防止用絶縁層30の接着作用によって、粘着シート12に強固に固定される。これにより、樹脂基板50を形成する際に、半導体チップ20が液状樹脂の流れに基づく横方向への押圧力を受けるとしても、半導体チップ20はその押圧力に耐えることができ、半導体チップ20の横方向への位置ずれが防止される。
なお、粉末樹脂50aの代わりに、エポキシ樹脂などの熱硬化性の液状樹脂を塗布し、加圧/加熱処理を行って樹脂基板50を形成してもよい。あるいは、エポキシ樹脂などの熱硬化性の半硬化状態の樹脂シートを真空雰囲気で貼付し、加圧/加熱処理を行うことにより、樹脂基板50を得ることも可能である。
さらには、トランスファモールド工法によってエポキシ樹脂などを注入して樹脂基板50を形成してもよい。
樹脂染込防止用絶縁層30及び樹脂基板50がフィラーを含有している場合は、それらの熱膨張係数を半導体チップ20(シリコン)に近似させることができるので、熱応力の発生が抑制されて反りの発生が防止される。
その後に、図5(b)に示すように、支持体10及び樹脂基板50から下型40及び上型42を取り外す。
なお、図8(a)には、接続電極20aが素子面Aから突出している半導体チップ20を同様な方法で樹脂封止する形態が示されている。図8(a)に示すように、半導体チップ20の接続電極20aがその素子面A(保護絶縁層)から突出している場合は、上記した図5(a)及び(b)の工程において半導体チップ20の素子面Aと粘着シート12との間に隙間cが生じやすくなる。
本実施形態では、半導体チップ20の素子面Aと粘着シート12との界面を樹脂染込防止用絶縁層30で封鎖するため、それらの界面に隙間cが生じている場合であっても樹脂の染み込みを確実に防止することができる。
次いで、図5(c)に戻って説明すると、支持体10を粘着シート12から除去する。支持体10として銅板などの金属板が使用される場合は、金属板がウェットエッチングによって除去されて粘着シート12が露出する。
さらに、図6(a)に示すように、図5(c)の構造体から粘着シート12を引き剥がすことにより、半導体チップ20の接続電極20a及び樹脂染込防止用絶縁層30を露出させる。前述したように、樹脂基板50を形成する際に、樹脂染込防止用絶縁層30の保護によって半導体チップ20の素子面Aに液状樹脂が染み込まないので、半導体チップ20の接続電極20aはクリーンな状態で露出する。
なお、支持体10の上に粘着剤で半導体チップ20を仮固定する場合は、支持体10を除去した後に、粘着剤を剥離剤によって除去する。
あるいは、粘着シート12として熱剥離性粘着剤を使用してもよく、この場合は、加熱を施すことにより、図5(b)の構造体から粘着シート12及び支持板10を同時に分離して図6(a)の構造を得ることができる。
ここで、本実施形態と違って樹脂染込防止用絶縁層30を形成しない場合は、前述した図5(a)の工程において粉末樹脂50aから樹脂基板50を形成する際に、粘着シート12との界面の樹脂基板50に気泡が発生しやすい。
このため、支持体10及び粘着シート12を除去して樹脂基板50を露出させると、樹脂基板50の気泡が表面段差となってしまう。その結果、樹脂基板50の表面段差の影響によって、次に説明するビルドアップ配線を形成する際に歩留り低下の要因になる。
しかしながら、本実施形態では、前述したように樹脂染込防止用絶縁層30は気泡が発生することなく粘着シート12に密着して形成されるので、支持体10及び粘着シート12を除去すると、樹脂染込防止用絶縁層30の露出面は平坦な状態となっている。
これにより、次に説明するビルドアップ配線を信頼性よく形成することができる。
次に、図6(b)に示すように、図6の構造体を上下反転させて、半導体チップ20の素子面A(表面)及び樹脂染込防止用絶縁層30の上にエポキシやポリイミドなどの樹脂フィルムを貼付するなどして第1層間絶縁層60を形成する。さらに、レーザによって第1層間絶縁層60を加工することにより、半導体チップ20の接続電極20aに到達する深さの第1ビアホールVH1を形成する。
このとき、半導体チップ20の接続電極20a上にはレーザ加工しにくい染込樹脂が存在しないので、第1ビアホールVH1内に半導体チップ20の接続電極20aを信頼性よく露出させることができる。
また、半導体チップ20は位置ずれすることなく、樹脂基板50の所望位置に配置されているので、複数の半導体チップ20において各接続電極20a上に第1ビアホールVH1が信頼性よく配置される。
なお、感光性のエポキシやポリイミドなどの樹脂により第1層間絶縁層60を形成し、露光・現像によって第1ビアホールVH1を形成してもよい。
続いて、図6(c)に示すように、第1ビアホール(ビア導体)を介して半導体チップ20の接続電極20aに接続される第1配線層70を第1層間絶縁層60の上に形成する。第1ビアホールVH1内には半導体チップ20の接続電極20aが露出しているので、第1配線層70が半導体チップ20の接続電極20aに信頼性よく電気接続される。
第1配線層70は各種の配線形成方法によって形成することができる。以下に一例としてセミアディティブ法で形成する方法について説明する。まず、第1ビアホールVH1内及び第1層間絶縁層60の上にスパッタ法や無電解めっきによって銅などからなるシード層(不図示)を形成する。さらに、第1配線層70が配置される部分に開口部が設けられためっきレジスト(不図示)を形成する。
続いて、シード層をめっき給電経路に利用する電解めっきにより、第1ビアホールVH1内及びめっきレジストの開口部に銅などからなる金属めっき層(不図示)を形成する。さらに、めっきレジストを除去した後に、金属めっき層をマスクにしてシード層をエッチングすることにより第1配線層70が得られる。
本実施形態では、半導体チップ20がフリップチップ実装によって配線基板に接続されるのではなく、半導体チップ20の接続電極20aに第1配線層70が直接接続される。従って、フリップチップ実装するための高さの高い(例えば50〜100μm)はんだバンプなどのバンプ電極を使用する必要がないので、半導体装置の薄型化を図ることができる。
次いで、図7(a)に示すように、同様な方法により、第1配線層70を被覆する第2層間絶縁層62を形成した後に、第1配線層70に到達する第2ビアホールVH2を第2層間絶縁層62に形成する。さらに、同様な方法により、第2ビアホールVH2(ビア導体)を介して第1配線層70に接続される第2配線層72を第2層間絶縁層62の上に形成する。
その後に、第2配線層72の接続部CP上に開口部64aが設けられたソルダレジスト64を形成する。さらに、必要に応じて、第2配線層72の接続部CP上に下から順にニッケル/金めっき層を形成するなどしてコンタクト層(不図示)を形成する。
さらに、第2配線層72の接続部CPにはんだボールやリードピンなどの外部接続端子を設けてもよい。また、第2配線層72の接続部CP自体を外部接続端子としてもよい。
これにより、半導体チップ20及び樹脂基板50(樹脂染込防止用絶縁層30)の上に半導体チップ20の接続電極20aに接続される2層のビルドアップ配線BWが形成される。2層のビルドアップ配線BWを例示するが、n層(nは1以上の整数)の配線層を任意に形成することができる。半導体チップ20の接続電極20aのピッチが第1、第2配線層70,72によって所望の広いピッチに変換される。
さらに、各半導体チップ20の境界部(中間部)のビルドアップ配線BWから樹脂基板50まで切断することにより、図7(b)に示すように個々の半導体装置1が得られる。
なお、半導体装置1の放熱性を向上させる場合は、図7(a)の工程の後に、樹脂基板50の下面側から樹脂基板50及び樹脂染込防止絶縁層30を研磨することにより、半導体チップ20の背面を露出させてもよい。その後に、同様に、各半導体チップ20の境界部が切断されて個々の半導体装置が得られる。
以上説明したように、本実施形態の半導体装置の製造方法では、支持体10の上に粘着シート12を介して複数の半導体チップ20を仮固定した後に、半導体チップ20を樹脂染込防止用絶縁層30で被覆することにより半導体チップ20の素子面Aと粘着シート12との界面を封鎖して保護する。
次いで、粉末樹脂50aを加圧/加熱処理して溶融/硬化させることにより、半導体チップ20の周囲及び背面側を樹脂基板50で封止する。
このとき、半導体チップ20の素子面Aと粘着シート12との界面は樹脂染込防止用絶縁層30で保護されているので、その界面から液状樹脂が染み込むおそれがない。また、半導体チップ20は、樹脂染込防止用絶縁層30によって粘着シート12に強固に固定されるので、液状樹脂の流れによって位置ずれするおそれもなくなる。
その後に、支持体10及び粘着シート12を除去することにより半導体チップ20の接続電極20aを露出させる。
このように、支持体10上の半導体チップ20は染込樹脂による接続電極20aの汚染や位置ずれが回避されるので、半導体チップ20の接続電極20aに接続されるビルドアップ配線BWを歩留りよく形成することができる。
図7(b)に示すように、本実施形態の半導体装置1では、表面側の素子面Aに接続電極20aを備えた半導体チップ20の背面及び側面が樹脂染込防止用絶縁層30で被覆されており、樹脂染込防止用絶縁層30は半導体チップ20の側面上部から周囲に延在して形成されている。さらに、樹脂染込防止用絶縁層30の下には、半導体チップ20の周囲及び背面側を封止する樹脂基板50が形成されている。
このようにして、半導体チップ20の周囲及び背面側が樹脂染込防止用絶縁層30及び樹脂基板50によって封止されている。樹脂基板50は半導体チップ20を支持する支持基板として機能する。
図7(b)では、半導体チップ20の素子面Aと樹脂染込防止用絶縁層30の上面とは、同じ高さに配置されて同一面を構成している。樹脂染込防止用絶縁層30は、前述した製造方法で説明したように、樹脂基板50を形成する際に液状樹脂が半導体チップ20の素子面Aに染み込むこと防止する保護層として機能する。このため、本実施形態の半導体装置1では、半導体チップ20の素子面Aには染込樹脂が存在せずクリーンな状態となっている。
半導体チップ20及び樹脂染込防止用絶縁層30の上には、半導体チップ20の接続電極20a上に第1ビアホールVH1が設けられた第1層間絶縁層60が形成されている。第1層間絶縁層60の上には、第1ビアホールVH1(ビア導体)を介して半導体チップ20の接続電極20aに接続される第1配線層70が形成されている。
第1配線層70及び第1層間絶縁層60の上には、第1配線層70の接続部上に第2ビアホールVH2が設けられた第2層間絶縁層62が形成されている。
第2層間絶縁層62の上には、第2ビアホールVH2(ビア導体)を介して第1配線層70に接続される第2配線層72が形成されている。さらに、第2配線層72の接続部上に開口部64aが設けられたソルダレジスト64が形成されている。第2配線層72の接続部に、下から順にニッケル/金めっき層を形成するなどしてコンタクト層が設けられていてもよい。
このようにして、半導体チップ20及び樹脂染込防止用絶縁層30の上に、半導体チップ20の接続電極20aに接続される2層のビルドアップ配線BWが形成されている。2層のビルドアップ配線BWを例示するが、n層(nは1以上の整数)の配線層を任意に形成することができる。
本実施形態の半導体装置1では、前述したように、支持体10上に配置された半導体チップ20が樹脂基板50で封止される際に、半導体チップ20が樹脂染込防止用絶縁層30で被覆されて保護されるので、液状樹脂が半導体チップ20の素子面Aに染み込むことが防止される。
これにより、半導体チップ20の接続電極20aをクリーンな状態に維持できるので、半導体チップ20の接続電極20aに接続されるビルドアップ配線BWが歩留りよく形成される。
また、樹脂染込防止用絶縁層30の接着作用によって、支持体10上での半導体チップ20の位置ずれが防止されるので、ビルドアップ配線BWが歩留りよく形成される。
図8(b)には、前述した製造方法において接続電極20aが素子面Aから突出している半導体チップ20を使用する場合の半導体装置1aが示されている。この形態の半導体装置1aでは、前述した製造方法において半導体チップ20の素子面Aと粘着シート12との間に隙間c(図8(a))が生じる。
従って、樹脂染込防止用絶縁層30の上面が半導体チップ20の素子面A(保護絶縁層)より上側に配置され、半導体チップ20の接続電極20aの上面と同一高さに配置される。そして、半導体チップ20の接続電極20aの段差が第1層間絶縁層60で埋め込まれる。その他の要素は図7(c)の半導体装置1と同一である。図8(b)の半導体装置1aは図7(b)の半導体装置1と同様な効果を奏する。
1,1a…半導体装置、10…支持体、12…粘着シート、20…半導体チップ、20a…接続電極、30…樹脂染込防止用絶縁層、40…下型、42…上型、50…樹脂基板、50a…粉末樹脂、60…第1層間絶縁層、62…第2層間絶縁層、64…ソルダレジスト、64a…開口部、70…第1配線層、72…第2配線層、A…素子面、c…隙間、CP…接続部、BW…ビルドアップ配線、VH1…第1ビアホール、VH2…第2ビアホール。

Claims (10)

  1. 支持体に、半導体チップの接続電極を前記支持体側に向けて前記半導体チップを仮固定する工程と、
    前記支持体及び前記半導体チップの上に、前記半導体チップを被覆する樹脂染込防止用絶縁層を形成する工程と、
    前記樹脂染込防止用絶縁層の上に、前記半導体チップの周囲及び背面側を封止する樹脂基板を形成する工程と、
    前記支持体を除去することにより、前記半導体チップの接続電極を露出させる工程とを有することを特徴とする半導体装置の製造方法。
  2. 前記支持体を除去する工程の後に、
    前記半導体チップの表面及び前記樹脂染込防止用絶縁層の上に、前記半導体チップの前記接続電極に直接接続される配線層を形成する工程をさらに有することを特徴とする請求項1に記載の半導体装置の製造方法。
  3. 前記支持体に前記半導体チップを仮固定する工程において、
    前記支持体の上に粘着シートを介して前記半導体チップを仮固定し、
    前記支持体を除去した後に、前記粘着シートを引き剥がすことを特徴とする請求項1又は2に記載の半導体装置の製造方法。
  4. 前記支持体に前記半導体チップを仮固定する工程において、
    前記支持体の上に複数の前記半導体チップを配置し、
    前記配線層を形成する工程の後に、
    前記複数の半導体チップの境界部を切断することにより、個々の半導体装置を得る工程をさらに有することを特徴とする請求項2に記載の半導体装置の製造方法。
  5. 前記樹脂染込防止用絶縁層を形成する工程は、
    半硬化状態の熱硬化性の樹脂シートを前記支持体及び前記半導体チップの上に真空雰囲気で貼付し、加熱処理することにより、前記樹脂シートを硬化させる工程であること特徴とする請求項1又は2に記載の半導体装置の製造方法。
  6. 前記樹脂基板を形成する工程は、
    前記樹脂染込防止用絶縁層の上に熱硬化性の粉末樹脂又は液状樹脂を形成し、加圧/加熱処理によって硬化させる工程であることを特徴とする請求項1又は2に記載の半導体装置の製造方法。
  7. 前記支持体は金属板からなり、
    前記支持体を除去する工程において、前記金属板をウェットエッチングによって除去することを特徴とする請求項1又は2に記載の半導体装置の製造方法。
  8. 表面側に接続電極を備えた半導体チップと、
    前記半導体チップの背面及び側面を被覆し、かつ前記半導体チップの前記側面の上部から周囲に延在する樹脂染込防止用絶縁層と、
    前記樹脂染込防止用絶縁層の下に形成され、前記前記半導体チップの周囲及び背面側を封止する樹脂基板とを有することを特徴とする半導体装置。
  9. 前記半導体チップ及び前記樹脂染込防止用絶縁層の上に形成され、前記半導体チップの接続電極に接続された配線層をさらに有することを特徴とする請求項8に記載の半導体装置。
  10. 前記樹脂染込防止用絶縁層は、熱硬化性の樹脂シートから形成され、
    前記樹脂基板は、熱硬化性の粉末樹脂又は液状樹脂から形成されることを特徴とする請求項8に記載の半導体装置。
JP2009232163A 2009-10-06 2009-10-06 半導体装置及びその製造方法 Active JP5325736B2 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP2009232163A JP5325736B2 (ja) 2009-10-06 2009-10-06 半導体装置及びその製造方法
US12/897,085 US8293576B2 (en) 2009-10-06 2010-10-04 Semiconductor device and method of manufacturing the same
US13/584,115 US8536715B2 (en) 2009-10-06 2012-08-13 Semiconductor device and method of manufacturing the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2009232163A JP5325736B2 (ja) 2009-10-06 2009-10-06 半導体装置及びその製造方法

Publications (3)

Publication Number Publication Date
JP2011082287A true JP2011082287A (ja) 2011-04-21
JP2011082287A5 JP2011082287A5 (ja) 2012-08-16
JP5325736B2 JP5325736B2 (ja) 2013-10-23

Family

ID=43822577

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2009232163A Active JP5325736B2 (ja) 2009-10-06 2009-10-06 半導体装置及びその製造方法

Country Status (2)

Country Link
US (2) US8293576B2 (ja)
JP (1) JP5325736B2 (ja)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013038300A (ja) * 2011-08-10 2013-02-21 Fujitsu Ltd 電子装置及びその製造方法
JP2013187434A (ja) * 2012-03-09 2013-09-19 Fujitsu Ltd 半導体装置、半導体装置の製造方法、電子装置及び基板
JP2014517515A (ja) * 2011-05-06 2014-07-17 スリーディー プラス チップのカプセル化を行う間にチップの支持部により再構成ウェーハを形成する方法
WO2022025214A1 (ja) * 2020-07-31 2022-02-03 国立大学法人東北大学 半導体装置の製造方法、半導体装置を備えた装置の製造方法、半導体装置、半導体装置を備えた装置

Families Citing this family (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8653542B2 (en) * 2011-01-13 2014-02-18 Tsmc Solid State Lighting Ltd. Micro-interconnects for light-emitting diodes
US8901435B2 (en) 2012-08-14 2014-12-02 Bridge Semiconductor Corporation Hybrid wiring board with built-in stopper, interposer and build-up circuitry
JP5987696B2 (ja) * 2013-01-09 2016-09-07 富士通株式会社 半導体装置の製造方法
JP5662551B1 (ja) * 2013-12-20 2015-01-28 新光電気工業株式会社 配線基板、半導体装置及び配線基板の製造方法
US9171739B1 (en) * 2014-06-24 2015-10-27 Stats Chippac Ltd. Integrated circuit packaging system with coreless substrate and method of manufacture thereof
TWI557853B (zh) * 2014-11-12 2016-11-11 矽品精密工業股份有限公司 半導體封裝件及其製法
US10217710B2 (en) 2014-12-15 2019-02-26 Bridge Semiconductor Corporation Wiring board with embedded component and integrated stiffener, method of making the same and face-to-face semiconductor assembly using the same
US10269722B2 (en) 2014-12-15 2019-04-23 Bridge Semiconductor Corp. Wiring board having component integrated with leadframe and method of making the same
US9947625B2 (en) 2014-12-15 2018-04-17 Bridge Semiconductor Corporation Wiring board with embedded component and integrated stiffener and method of making the same
US10062663B2 (en) 2015-04-01 2018-08-28 Bridge Semiconductor Corporation Semiconductor assembly with built-in stiffener and integrated dual routing circuitries and method of making the same
US10177130B2 (en) 2015-04-01 2019-01-08 Bridge Semiconductor Corporation Semiconductor assembly having anti-warping controller and vertical connecting element in stiffener
US10177090B2 (en) 2015-07-28 2019-01-08 Bridge Semiconductor Corporation Package-on-package semiconductor assembly having bottom device confined by dielectric recess
US9913385B2 (en) 2015-07-28 2018-03-06 Bridge Semiconductor Corporation Methods of making stackable wiring board having electronic component in dielectric recess
US20170133334A1 (en) * 2015-11-09 2017-05-11 Amkor Technology, Inc. Semiconductor device and manufacturing method thereof
CN115360101A (zh) * 2016-11-29 2022-11-18 Pep创新私人有限公司 芯片封装方法及封装结构
KR102216172B1 (ko) 2017-07-14 2021-02-15 주식회사 엘지화학 절연층 제조방법 및 반도체 패키지 제조방법
US11114315B2 (en) 2017-11-29 2021-09-07 Pep Innovation Pte. Ltd. Chip packaging method and package structure
US11232957B2 (en) 2017-11-29 2022-01-25 Pep Inovation Pte. Ltd. Chip packaging method and package structure
US11610855B2 (en) 2017-11-29 2023-03-21 Pep Innovation Pte. Ltd. Chip packaging method and package structure
US11233028B2 (en) 2017-11-29 2022-01-25 Pep Inovation Pte. Ltd. Chip packaging method and chip structure
IT201900005156A1 (it) * 2019-04-05 2020-10-05 St Microelectronics Srl Procedimento per fabbricare leadframe per dispositivi a semiconduttore
IT201900024292A1 (it) 2019-12-17 2021-06-17 St Microelectronics Srl Procedimento per fabbricare dispositivi a semiconduttore e dispositivo a semiconduttore corrispondente

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002110717A (ja) * 2000-10-02 2002-04-12 Sanyo Electric Co Ltd 回路装置の製造方法
JP2005005632A (ja) * 2003-06-16 2005-01-06 Sony Corp チップ状電子部品及びその製造方法、並びにその実装構造
JP2005110199A (ja) * 2003-09-29 2005-04-21 Samsung Electro-Mechanics Co Ltd Fbarデュープレクサ素子及びその製造方法
US20080265383A1 (en) * 2007-04-30 2008-10-30 Infineon Technologies Ag Workpiece with Semiconductor Chips, Semiconductor Device and Method for Producing a Workpiece with Semiconductor Chips

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1354351B1 (en) 2000-08-16 2009-04-15 Intel Corporation Direct build-up layer on an encapsulated die package
US6734534B1 (en) 2000-08-16 2004-05-11 Intel Corporation Microelectronic substrate with integrated devices
JP4541753B2 (ja) * 2004-05-10 2010-09-08 新光電気工業株式会社 電子部品実装構造の製造方法
US7759163B2 (en) * 2008-04-18 2010-07-20 Infineon Technologies Ag Semiconductor module
US8338936B2 (en) * 2008-07-24 2012-12-25 Infineon Technologies Ag Semiconductor device and manufacturing method

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002110717A (ja) * 2000-10-02 2002-04-12 Sanyo Electric Co Ltd 回路装置の製造方法
JP2005005632A (ja) * 2003-06-16 2005-01-06 Sony Corp チップ状電子部品及びその製造方法、並びにその実装構造
JP2005110199A (ja) * 2003-09-29 2005-04-21 Samsung Electro-Mechanics Co Ltd Fbarデュープレクサ素子及びその製造方法
US20080265383A1 (en) * 2007-04-30 2008-10-30 Infineon Technologies Ag Workpiece with Semiconductor Chips, Semiconductor Device and Method for Producing a Workpiece with Semiconductor Chips

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2014517515A (ja) * 2011-05-06 2014-07-17 スリーディー プラス チップのカプセル化を行う間にチップの支持部により再構成ウェーハを形成する方法
JP2013038300A (ja) * 2011-08-10 2013-02-21 Fujitsu Ltd 電子装置及びその製造方法
JP2013187434A (ja) * 2012-03-09 2013-09-19 Fujitsu Ltd 半導体装置、半導体装置の製造方法、電子装置及び基板
WO2022025214A1 (ja) * 2020-07-31 2022-02-03 国立大学法人東北大学 半導体装置の製造方法、半導体装置を備えた装置の製造方法、半導体装置、半導体装置を備えた装置
WO2022024369A1 (ja) * 2020-07-31 2022-02-03 国立大学法人東北大学 半導体装置の製造方法、半導体装置を備えた装置の製造方法、半導体装置、半導体装置を備えた装置

Also Published As

Publication number Publication date
US8293576B2 (en) 2012-10-23
US8536715B2 (en) 2013-09-17
JP5325736B2 (ja) 2013-10-23
US20110079913A1 (en) 2011-04-07
US20120306100A1 (en) 2012-12-06

Similar Documents

Publication Publication Date Title
JP5325736B2 (ja) 半導体装置及びその製造方法
TWI384630B (zh) 製造電子部件封裝結構之方法
JP5808586B2 (ja) インターポーザの製造方法
JP5161732B2 (ja) 半導体装置の製造方法
JP4752825B2 (ja) 半導体装置の製造方法
JP4708399B2 (ja) 電子装置の製造方法及び電子装置
US7790515B2 (en) Semiconductor device with no base member and method of manufacturing the same
US8334174B2 (en) Chip scale package and fabrication method thereof
JP5588137B2 (ja) 半導体装置の製造方法
JP2008218926A (ja) 半導体装置及びその製造方法
JP2004031607A (ja) 半導体装置及びその製造方法
JP5186741B2 (ja) 回路基板及び半導体装置
JP2014063974A (ja) チップ積層体、該チップ積層体を備えた半導体装置、及び半導体装置の製造方法
JP5532744B2 (ja) マルチチップモジュール及びマルチチップモジュールの製造方法
JP2001127095A (ja) 半導体装置及びその製造方法
JP2004165277A (ja) 電子部品実装構造及びその製造方法
JP2012009655A (ja) 半導体パッケージおよび半導体パッケージの製造方法
JP2004273604A (ja) 半導体装置と半導体電子部品との製造方法と半導体電子部品
JP5541618B2 (ja) 半導体パッケージの製造方法
JP5180137B2 (ja) 半導体装置の製造方法
JP2011082404A (ja) 半導体装置の製造方法
JP4593444B2 (ja) 電子部品実装構造体の製造方法
JP5838312B2 (ja) インターポーザおよびその製造方法
JP7243750B2 (ja) 半導体装置および半導体モジュール
JP4978244B2 (ja) 半導体装置及びその製造方法

Legal Events

Date Code Title Description
A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20120629

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20120629

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20121102

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20121113

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20130104

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20130702

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20130722

R150 Certificate of patent or registration of utility model

Ref document number: 5325736

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150