JP3320335B2 - 光電変換装置及び密着型イメージセンサ - Google Patents
光電変換装置及び密着型イメージセンサInfo
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
- H01L27/144—Devices controlled by radiation
- H01L27/146—Imager structures
- H01L27/14601—Structural or functional details thereof
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
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Description
【０００１】
【発明の属する技術分野】本発明は、光電変換装置と密
着型イメージセンサに関し、特に複数の受光素子とＭＯ
Ｓトランジスタで構成された周辺回路が同一半導体基板
上に形成された光電変換装置及び密着型イメージセンサ
における固定パターンノイズ（ＦＰＮ：Fixed Pattern
Noise）の低減に関するものである。
着型イメージセンサに関し、特に複数の受光素子とＭＯ
Ｓトランジスタで構成された周辺回路が同一半導体基板
上に形成された光電変換装置及び密着型イメージセンサ
における固定パターンノイズ（ＦＰＮ：Fixed Pattern
Noise）の低減に関するものである。
【０００２】
【従来技術】近年、受光素子と信号処理や制御を行う周
辺回路を同一半導体基板上に集積化した１次元、および
２次元の光電変換装置の開発が盛んに行われている。例
えば、オペアンプで構成された内部基準電圧発生回路を
有する光電変換装置（特開平９−６５２１５）等が提案
されている。
辺回路を同一半導体基板上に集積化した１次元、および
２次元の光電変換装置の開発が盛んに行われている。例
えば、オペアンプで構成された内部基準電圧発生回路を
有する光電変換装置（特開平９−６５２１５）等が提案
されている。
【０００３】受光素子と周辺回路を同一半導体基板上に
集積化した光電変換装置の回路構成の一例を図４に示
す。周辺回路はＣＭＯＳオペアンプ４０を用いた回路で
あり、ＣＭＯＳオペアンプ４０は、例えば図５（R.Greg
orian,G.C.Temes 「ANALOG MOSINTEGRATED CIRCUITS FO
R SIGNAL PROCESSING」P.170 Fig.4.59.)に示すように
差動段５０、出力段５１の各ブロックから構成されてい
る。一般に出力段５１は外部の負荷を駆動するため、他
のブロックよりも大きな電流を流し、回路形式としても
相互コンダクタンスｇｍがｐ型ＭＯＳトランジスタより
も大きいｎ型ＭＯＳトランジスタを用いたソースフォロ
ワ回路やｎ型とｐ型のＭＯＳトランジスタを組み合わせ
た反転アンプ回路、プッシュプル回路が用いられてい
る。
集積化した光電変換装置の回路構成の一例を図４に示
す。周辺回路はＣＭＯＳオペアンプ４０を用いた回路で
あり、ＣＭＯＳオペアンプ４０は、例えば図５（R.Greg
orian,G.C.Temes 「ANALOG MOSINTEGRATED CIRCUITS FO
R SIGNAL PROCESSING」P.170 Fig.4.59.)に示すように
差動段５０、出力段５１の各ブロックから構成されてい
る。一般に出力段５１は外部の負荷を駆動するため、他
のブロックよりも大きな電流を流し、回路形式としても
相互コンダクタンスｇｍがｐ型ＭＯＳトランジスタより
も大きいｎ型ＭＯＳトランジスタを用いたソースフォロ
ワ回路やｎ型とｐ型のＭＯＳトランジスタを組み合わせ
た反転アンプ回路、プッシュプル回路が用いられてい
る。
【０００４】
【発明が解決しようとする課題】ところで、ＭＯＳトラ
ンジスタは、ゲートに電圧を印加してチャネルが形成さ
れた状態で、ドレイン−ソース間に電圧を印加すると、
チャネルのドレイン端近傍において電界が集中し、イン
パクトイオン化により新たな電子−正孔対が生成される
場合がある。インパクトイオン化によって生成されたキ
ャリアの大部分は基板電流となり半導体基板の基準電位
に吸収されるが、一部は再結合し、その際に発光を伴
う。この発光によって新たな電子−正孔対が半導体基板
中に生成され、半導体基板中を拡散する迷走キャリアと
なる。この迷走キャリアが受光素子に達すると本来の光
信号以外に偽信号が発生し、光電変換装置においては固
定パターンノイズ（ＦＰＮ）の要因となる。
ンジスタは、ゲートに電圧を印加してチャネルが形成さ
れた状態で、ドレイン−ソース間に電圧を印加すると、
チャネルのドレイン端近傍において電界が集中し、イン
パクトイオン化により新たな電子−正孔対が生成される
場合がある。インパクトイオン化によって生成されたキ
ャリアの大部分は基板電流となり半導体基板の基準電位
に吸収されるが、一部は再結合し、その際に発光を伴
う。この発光によって新たな電子−正孔対が半導体基板
中に生成され、半導体基板中を拡散する迷走キャリアと
なる。この迷走キャリアが受光素子に達すると本来の光
信号以外に偽信号が発生し、光電変換装置においては固
定パターンノイズ（ＦＰＮ）の要因となる。
【０００５】本発明者らによる、ｎ型、ｐ型それぞれの
ＭＯＳトランジスタのゲート電圧Ｖｇに対する基板電流
の測定結果を図６に示す。ｎ型ＭＯＳトランジスタはｐ
型ＭＯＳトランジスタに比べて基板電流が４〜５桁ほど
大きく、ｎ型ＭＯＳトランジスタの方がインパクトイオ
ン化による電子−正孔対の発生が大きい。ゆえにｎ型Ｍ
ＯＳトランジスタの方が、基板電流が流れることにより
半導体基板内に迷走キャリアが生成されやすいことがわ
かる。
ＭＯＳトランジスタのゲート電圧Ｖｇに対する基板電流
の測定結果を図６に示す。ｎ型ＭＯＳトランジスタはｐ
型ＭＯＳトランジスタに比べて基板電流が４〜５桁ほど
大きく、ｎ型ＭＯＳトランジスタの方がインパクトイオ
ン化による電子−正孔対の発生が大きい。ゆえにｎ型Ｍ
ＯＳトランジスタの方が、基板電流が流れることにより
半導体基板内に迷走キャリアが生成されやすいことがわ
かる。
【０００６】また、ＭＯＳトランジスタの動作点と基板
電流の相関については、ゲート電圧依存よりもドレイン
−ソース間電圧依存の方が大きく、ドレイン−ソース間
電圧に対して指数関数的に増大することが実験結果より
得られた。ゆえにドレイン−ソース間電圧を低下するこ
とにより、迷走キャリアの生成が抑えられることがわか
る。
電流の相関については、ゲート電圧依存よりもドレイン
−ソース間電圧依存の方が大きく、ドレイン−ソース間
電圧に対して指数関数的に増大することが実験結果より
得られた。ゆえにドレイン−ソース間電圧を低下するこ
とにより、迷走キャリアの生成が抑えられることがわか
る。
【０００７】上記のような、迷走キャリアが複数個の受
光素子内に混入することによる固定パターンノイズは受
光素子が高感度になるほど信号レベルに対して無視でき
なくなってくる。
光素子内に混入することによる固定パターンノイズは受
光素子が高感度になるほど信号レベルに対して無視でき
なくなってくる。
【０００８】図７は従来技術の負荷を駆動する出力段に
ｎ型ＭＯＳトランジスタを用いた１次元の密着型イメー
ジセンサの固定パターンノイズの発生を模式的に表して
いる。出力段３１が位置している部分の暗出力が他の部
分よりも大きくなっており、迷走キャリア混入による固
定パターンノイズが発生していることを示している。
ｎ型ＭＯＳトランジスタを用いた１次元の密着型イメー
ジセンサの固定パターンノイズの発生を模式的に表して
いる。出力段３１が位置している部分の暗出力が他の部
分よりも大きくなっており、迷走キャリア混入による固
定パターンノイズが発生していることを示している。
【０００９】［本発明の目的］本発明の目的は、受光素
子と周辺回路を同一半導体基板上に集積化した光電変換
装置において、周辺回路で発生する迷走キャリアを低減
し、受光素子への迷走キャリア混入による固定パターン
ノイズを抑制する光電変換装置を提供することである。
子と周辺回路を同一半導体基板上に集積化した光電変換
装置において、周辺回路で発生する迷走キャリアを低減
し、受光素子への迷走キャリア混入による固定パターン
ノイズを抑制する光電変換装置を提供することである。
【００１０】
【課題を解決するための手段】上記の問題を解決するた
めに、本発明は、第１導電型の半導体基板表面に複数の
第２導電型の第１半導体領域で形成された複数の受光素
子と、ＭＯＳトランジスタで構成されたオペアンプと、
信号出力パッドを介して電気的に接続された外部の負荷
を駆動する出力回路とが同一の前記半導体基板に形成さ
れた光電変換装置において、前記出力回路は前記オペア
ンプの出力を入力とするｎＭＯＳソースフォロワと、前
記ｎＭＯＳソースフォロワの出力を入力とするｐＭＯＳ
ソースフォロワで構成され、前記ｐＭＯＳソースフォロ
ワの出力は前記オペアンプの反転入力端子に接続し、か
つ、外部の負荷と電気的に接続するための信号出力パッ
ドに接続することを特徴とするものである。
めに、本発明は、第１導電型の半導体基板表面に複数の
第２導電型の第１半導体領域で形成された複数の受光素
子と、ＭＯＳトランジスタで構成されたオペアンプと、
信号出力パッドを介して電気的に接続された外部の負荷
を駆動する出力回路とが同一の前記半導体基板に形成さ
れた光電変換装置において、前記出力回路は前記オペア
ンプの出力を入力とするｎＭＯＳソースフォロワと、前
記ｎＭＯＳソースフォロワの出力を入力とするｐＭＯＳ
ソースフォロワで構成され、前記ｐＭＯＳソースフォロ
ワの出力は前記オペアンプの反転入力端子に接続し、か
つ、外部の負荷と電気的に接続するための信号出力パッ
ドに接続することを特徴とするものである。
【００１１】また、本発明は、第１導電型の半導体基板
表面に複数の第２導電型の第１半導体領域で形成された
複数の受光素子と、ＭＯＳトランジスタで構成されたオ
ペアンプと、信号出力パッドを介して電気的に接続され
た外部の負荷を駆動する出力回路とが同一の前記半導体
基板に形成された光電変換装置を同一実装基板上に複数
個実装し、各々の光電変換装置の信号出力パッドが前記
実装基板上で電気的に接続されている密着型イメージセ
ンサにおいて、前記出力回路は前記オペアンプの出力を
入力とするｎＭＯＳソースフォロワと、前記ｎＭＯＳソ
ースフォロワの出力を入力とするｐＭＯＳソースフォロ
ワで構成され、前記ｐＭＯＳソースフォロワの出力は前
記オペアンプの反転入力端子に接続し、かつ、外部の負
荷と電気的に接続するための信号出力パッドに接続する
ことを特徴とするものである。
表面に複数の第２導電型の第１半導体領域で形成された
複数の受光素子と、ＭＯＳトランジスタで構成されたオ
ペアンプと、信号出力パッドを介して電気的に接続され
た外部の負荷を駆動する出力回路とが同一の前記半導体
基板に形成された光電変換装置を同一実装基板上に複数
個実装し、各々の光電変換装置の信号出力パッドが前記
実装基板上で電気的に接続されている密着型イメージセ
ンサにおいて、前記出力回路は前記オペアンプの出力を
入力とするｎＭＯＳソースフォロワと、前記ｎＭＯＳソ
ースフォロワの出力を入力とするｐＭＯＳソースフォロ
ワで構成され、前記ｐＭＯＳソースフォロワの出力は前
記オペアンプの反転入力端子に接続し、かつ、外部の負
荷と電気的に接続するための信号出力パッドに接続する
ことを特徴とするものである。
【００１２】また、本発明は、第１導電型の半導体基板
表面に複数の第２導電型の第１半導体領域で形成された
複数の受光素子と、ＭＯＳトランジスタで構成されたオ
ペアンプと、信号出力パッドを介して電気的に接続され
た外部の負荷を駆動する出力回路とが同一の前記半導体
基板に形成された光電変換装置において、前記出力回路
は前記オペアンプの出力を入力とするｎＭＯＳソースフ
ォロワと、前記ｎＭＯＳソースフォロワの出力を入力と
するｐＭＯＳソースフォロワで構成され、前記ｐＭＯＳ
ソースフォロワの出力は前記オペアンプの反転入力端子
に接続し、かつ、外部の負荷と電気的に接続するための
信号出力パッドに接続されており、前記ｐＭＯＳソース
フォロワは電源と基準電位である接地の間に２個のｐ型
ＭＯＳトランジスタが直列に接続され、接地側の前記ｐ
型ＭＯＳトランジスタのゲートに入力信号が印加され、
前記２個のＭＯＳトランジスタの接続点から出力信号が
得られる回路であり、接地側の前記ｐ型ＭＯＳトランジ
スタのしきい値電圧の絶対値は電源側の前記ｐ型ＭＯＳ
トランジスタのしきい値電圧の絶対値よりも低いことを
特徴とするものである。
表面に複数の第２導電型の第１半導体領域で形成された
複数の受光素子と、ＭＯＳトランジスタで構成されたオ
ペアンプと、信号出力パッドを介して電気的に接続され
た外部の負荷を駆動する出力回路とが同一の前記半導体
基板に形成された光電変換装置において、前記出力回路
は前記オペアンプの出力を入力とするｎＭＯＳソースフ
ォロワと、前記ｎＭＯＳソースフォロワの出力を入力と
するｐＭＯＳソースフォロワで構成され、前記ｐＭＯＳ
ソースフォロワの出力は前記オペアンプの反転入力端子
に接続し、かつ、外部の負荷と電気的に接続するための
信号出力パッドに接続されており、前記ｐＭＯＳソース
フォロワは電源と基準電位である接地の間に２個のｐ型
ＭＯＳトランジスタが直列に接続され、接地側の前記ｐ
型ＭＯＳトランジスタのゲートに入力信号が印加され、
前記２個のＭＯＳトランジスタの接続点から出力信号が
得られる回路であり、接地側の前記ｐ型ＭＯＳトランジ
スタのしきい値電圧の絶対値は電源側の前記ｐ型ＭＯＳ
トランジスタのしきい値電圧の絶対値よりも低いことを
特徴とするものである。
【００１３】［作用］上記した光電変換装置及び密着型
イメージセンサによれば、迷走キャリアの主たる発生源
である光電変換装置の出力回路の大きな負荷を駆動する
出力段をｐ型ＭＯＳトランジスタのみで構成することに
より、迷走キャリアそのものの発生を抑制することが可
能であるため、受光素子への迷走キャリアの混入による
固定パターンノイズを低減することができる。
イメージセンサによれば、迷走キャリアの主たる発生源
である光電変換装置の出力回路の大きな負荷を駆動する
出力段をｐ型ＭＯＳトランジスタのみで構成することに
より、迷走キャリアそのものの発生を抑制することが可
能であるため、受光素子への迷走キャリアの混入による
固定パターンノイズを低減することができる。
【００１４】また、ｎ型ＭＯＳトランジスタを用いる部
分には、ｎ型ＭＯＳトランジスタのドレイン−ソース間
電圧を低下させるための電圧降下手段を用いることによ
り、迷走キャリアの発生を抑制し、さらに固定パターン
ノイズを低減することができる。この電圧降下手段はｎ
型ＭＯＳトランジスタ以外の素子、例えば抵抗、ダイオ
ード、ｐ型ＭＯＳトランジスタ等で構成するとより効果
的である。
分には、ｎ型ＭＯＳトランジスタのドレイン−ソース間
電圧を低下させるための電圧降下手段を用いることによ
り、迷走キャリアの発生を抑制し、さらに固定パターン
ノイズを低減することができる。この電圧降下手段はｎ
型ＭＯＳトランジスタ以外の素子、例えば抵抗、ダイオ
ード、ｐ型ＭＯＳトランジスタ等で構成するとより効果
的である。
【００１５】また、固定パターンノイズの要因となる迷
走キャリアは、光信号となるキャリアと同一導電型であ
り、半導体基板の少数キャリアであるため、少数キャリ
アの拡散長を考慮すると、正孔の方が電子に比べて拡散
長が短く、ゆえに半導体基板をｎ型とすることにより、
周辺回路において発生した迷走キャリアが受光素子に到
達しにくく、迷走キャリアの混入による固定パターンノ
イズの低減に有効である。
走キャリアは、光信号となるキャリアと同一導電型であ
り、半導体基板の少数キャリアであるため、少数キャリ
アの拡散長を考慮すると、正孔の方が電子に比べて拡散
長が短く、ゆえに半導体基板をｎ型とすることにより、
周辺回路において発生した迷走キャリアが受光素子に到
達しにくく、迷走キャリアの混入による固定パターンノ
イズの低減に有効である。
【００１６】さらに、同一実装基板上に光電変換装置を
含む複数のチップが実装され、各々の出力信号がパッド
を介して共通出力線に接続されているような密着型イメ
ージセンサにおいては、駆動する負荷が比較的大きいた
め、本発明の構成による光電変換装置は特に好適であ
る。
含む複数のチップが実装され、各々の出力信号がパッド
を介して共通出力線に接続されているような密着型イメ
ージセンサにおいては、駆動する負荷が比較的大きいた
め、本発明の構成による光電変換装置は特に好適であ
る。
【００１７】なお、本発明は、密着型イメージセンサに
限らず、１次元、あるいは２次元の光電変換装置におい
ても、迷走キャリアの混入による固定パターンノイズの
低減に有効である。
限らず、１次元、あるいは２次元の光電変換装置におい
ても、迷走キャリアの混入による固定パターンノイズの
低減に有効である。
【００１８】更に、本発明は、出力回路に用いられるｐ
ＭＯＳソースフォロワにおいて、バックゲート効果によ
ってしきい値電圧の高くなる基準電位点である接地側の
ＭＯＳトランジスタのしきい値電圧を低くすることによ
って、出力回路のダイナミックレンジの拡大を図ること
が可能となる。
ＭＯＳソースフォロワにおいて、バックゲート効果によ
ってしきい値電圧の高くなる基準電位点である接地側の
ＭＯＳトランジスタのしきい値電圧を低くすることによ
って、出力回路のダイナミックレンジの拡大を図ること
が可能となる。
【００１９】また、同一導電型でしきい値電圧の異なる
ＭＯＳトランジスタを形成するためにはチャネル領域の
不純物濃度を個別に制御することが必要となるが、電源
側のＭＯＳトランジスタは半導体基板よりも不純物濃度
の高いウェル領域に形成し、基準電位側である接地側の
ＭＯＳトランジスタはウェル領域の外の半導体基板に形
成することにより、双方のＭＯＳトランジスタのチャネ
ル領域を同一工程で形成し、しきい値電圧の異なるＭＯ
Ｓトランジスタを形成することができる。
ＭＯＳトランジスタを形成するためにはチャネル領域の
不純物濃度を個別に制御することが必要となるが、電源
側のＭＯＳトランジスタは半導体基板よりも不純物濃度
の高いウェル領域に形成し、基準電位側である接地側の
ＭＯＳトランジスタはウェル領域の外の半導体基板に形
成することにより、双方のＭＯＳトランジスタのチャネ
ル領域を同一工程で形成し、しきい値電圧の異なるＭＯ
Ｓトランジスタを形成することができる。
【００２０】
［実施形態１］本発明による実施形態を、図面を参照し
て詳細に説明する。図１は本発明による受光素子と周辺
回路を同一半導体基板上に集積化した光電変換装置の平
面構造の概略図、図２は図１におけるＡ−Ａ′部の断面
構造の概略図を示している。
て詳細に説明する。図１は本発明による受光素子と周辺
回路を同一半導体基板上に集積化した光電変換装置の平
面構造の概略図、図２は図１におけるＡ−Ａ′部の断面
構造の概略図を示している。
【００２１】本実施形態においては、ｎ型半導体基板１
０上にｎ+型埋込み層１１、ｎ-型エピタキシャル層１２
が形成され、ｎ-型エピタキシャル層１２表面に、複数
の受光素子２０と、オペアンプ、出力回路を含む周辺回
路２１と、パッド２２が形成されている。
０上にｎ+型埋込み層１１、ｎ-型エピタキシャル層１２
が形成され、ｎ-型エピタキシャル層１２表面に、複数
の受光素子２０と、オペアンプ、出力回路を含む周辺回
路２１と、パッド２２が形成されている。
【００２２】受光素子２０は、半導体基板表面のｎ-型
エピタキシャル層１２表面に複数のｐ+型領域１３とｎ
型領域１４が形成され、その周囲にｎ+型バリア領域１
５を形成している。本実施形態の画素構造のｎ型埋込み
層１１、およびｎ型バリア領域１５のポテンシャルバリ
アによって、固定パターンノイズの要因となる周辺回路
２１で発生するｎ型半導体基板中の少数キャリアの正孔
は、受光素子２０内への混入が低減される。
エピタキシャル層１２表面に複数のｐ+型領域１３とｎ
型領域１４が形成され、その周囲にｎ+型バリア領域１
５を形成している。本実施形態の画素構造のｎ型埋込み
層１１、およびｎ型バリア領域１５のポテンシャルバリ
アによって、固定パターンノイズの要因となる周辺回路
２１で発生するｎ型半導体基板中の少数キャリアの正孔
は、受光素子２０内への混入が低減される。
【００２３】本実施形態では、図１に示すように、受光
素子は例えば２３４個形成され、２３４個の密着型イメ
ージセンサの１次元に配列されている。
素子は例えば２３４個形成され、２３４個の密着型イメ
ージセンサの１次元に配列されている。
【００２４】また、周辺回路２１は全てＣＭＯＳ回路で
構成されている。図３は本発明の光電変換装置の回路構
成図である。
構成されている。図３は本発明の光電変換装置の回路構
成図である。
【００２５】受光素子２０は、電荷−電圧変換手段３０
に接続され、入射光量に応じた電圧信号に変換される。
電圧信号はシフトレジスタ３６によって順次、共通出力
線３５に出力される。共通出力線３５はオペアンプ３１
の非反転入力端子に接続され、出力回路３２の出力をオ
ペアンプ３１の反転入力端子に接続され、オペアンプ３
１によってインピーダンス変換された後、出力回路３２
によってパッド２２を介して外部に出力される。
に接続され、入射光量に応じた電圧信号に変換される。
電圧信号はシフトレジスタ３６によって順次、共通出力
線３５に出力される。共通出力線３５はオペアンプ３１
の非反転入力端子に接続され、出力回路３２の出力をオ
ペアンプ３１の反転入力端子に接続され、オペアンプ３
１によってインピーダンス変換された後、出力回路３２
によってパッド２２を介して外部に出力される。
【００２６】出力回路３２はレベルシフトのためのｎ型
ＭＯＳトランジスタと定電流源で構成されたソースフォ
ロワ回路３２１と、外部の負荷を駆動するためのｐ型Ｍ
ＯＳトランジスタと定電流源で構成されたソースフォロ
ワ回路３２２で構成されている。ｎ型ＭＯＳトランジス
タからのインパクトイオン化による迷走キャリアの発生
を抑制するために、ｎ型ＭＯＳソースフォロワの駆動ト
ランジスタのドレインと、電源の間には電圧降下手段と
してドレインとゲートを接続したｐ型ＭＯＳトランジス
タ３３を設けている。本実施形態においては、この電圧
降下手段としてｐ型ＭＯＳトランジスタ３３を用いてい
るが、本発明においてはｐ型ＭＯＳトランジスタの代わ
りに抵抗やダイオードを用いても構わない。
ＭＯＳトランジスタと定電流源で構成されたソースフォ
ロワ回路３２１と、外部の負荷を駆動するためのｐ型Ｍ
ＯＳトランジスタと定電流源で構成されたソースフォロ
ワ回路３２２で構成されている。ｎ型ＭＯＳトランジス
タからのインパクトイオン化による迷走キャリアの発生
を抑制するために、ｎ型ＭＯＳソースフォロワの駆動ト
ランジスタのドレインと、電源の間には電圧降下手段と
してドレインとゲートを接続したｐ型ＭＯＳトランジス
タ３３を設けている。本実施形態においては、この電圧
降下手段としてｐ型ＭＯＳトランジスタ３３を用いてい
るが、本発明においてはｐ型ＭＯＳトランジスタの代わ
りに抵抗やダイオードを用いても構わない。
【００２７】また、オペアンプ３１内部にはｎ型ＭＯＳ
トランジスタを用いる場合もあるが、オペアンプは出力
回路３２のＭＯＳトランジスタを駆動するだけでよく、
オペアンプ３１に流れる電流は出力回路に比べて数分の
一から数十分の一であり、オペアンプ３１で発生した迷
走キャリアが信号レベルに対して問題となるようなノイ
ズにはならない。しかしながら、固定パターンノイズを
さらに抑制するために、オペアンプ３１の入力部の差動
段をｐＭＯＳトップ型の回路構成にするとより効果的で
ある。
トランジスタを用いる場合もあるが、オペアンプは出力
回路３２のＭＯＳトランジスタを駆動するだけでよく、
オペアンプ３１に流れる電流は出力回路に比べて数分の
一から数十分の一であり、オペアンプ３１で発生した迷
走キャリアが信号レベルに対して問題となるようなノイ
ズにはならない。しかしながら、固定パターンノイズを
さらに抑制するために、オペアンプ３１の入力部の差動
段をｐＭＯＳトップ型の回路構成にするとより効果的で
ある。
【００２８】図８に示すように、上記の、特に図２に示
すような構成からなる受光素子アレイとしての光電変換
半導体チップ８０をガラスエポキシ基板８１上に１１個
実装し、Ａ４サイズの密着型イメージセンサを形成し
た。ガラスエポキシ基板８１には、スタートパルスＳＰ
と、クロックＣＬＫ、出力Ｖoutの各共通信号線が配線
されており、各々の光電変換半導体チップ８０の入出力
パッドとワイヤボンディングで接続されている。
すような構成からなる受光素子アレイとしての光電変換
半導体チップ８０をガラスエポキシ基板８１上に１１個
実装し、Ａ４サイズの密着型イメージセンサを形成し
た。ガラスエポキシ基板８１には、スタートパルスＳＰ
と、クロックＣＬＫ、出力Ｖoutの各共通信号線が配線
されており、各々の光電変換半導体チップ８０の入出力
パッドとワイヤボンディングで接続されている。
【００２９】まず、スタートパルスＳＰが入力される
と、全受光素子同時に、それぞれの受光素子に設けられ
ている蓄積容量に光量に応じた出力電圧が読み出され
る。続いて、全受光素子をリセットし、蓄積動作を開始
する。同時にチップ内のシフトレジスタによって１チッ
プ目から順次走査を行い、蓄積容量に読み出された電圧
を共通出力線Ｖoutに出力する。従来技術のように、外
部負荷を駆動する出力回路がｎ型ＭＯＳトランジスタを
含む構成である場合と、本実施形態による固定パターン
ノイズとの比較を行ったところ、本実施形態の固定パタ
ーンノイズは約１／１０以下であった。
と、全受光素子同時に、それぞれの受光素子に設けられ
ている蓄積容量に光量に応じた出力電圧が読み出され
る。続いて、全受光素子をリセットし、蓄積動作を開始
する。同時にチップ内のシフトレジスタによって１チッ
プ目から順次走査を行い、蓄積容量に読み出された電圧
を共通出力線Ｖoutに出力する。従来技術のように、外
部負荷を駆動する出力回路がｎ型ＭＯＳトランジスタを
含む構成である場合と、本実施形態による固定パターン
ノイズとの比較を行ったところ、本実施形態の固定パタ
ーンノイズは約１／１０以下であった。
【００３０】［実施形態２］本発明による第２の実施形
態を図面に従って説明する。
態を図面に従って説明する。
【００３１】図９は本発明による受光素子と周辺回路を
同一半導体基板上に集積化した光電変換装置の平面構造
の概略図、図１０は図９におけるＡ−Ａ′部の断面構造
の概略図を示している。
同一半導体基板上に集積化した光電変換装置の平面構造
の概略図、図１０は図９におけるＡ−Ａ′部の断面構造
の概略図を示している。
【００３２】本実施形態においては、ｎ型半導体基板１
０上にｎ+型埋込み層１１、ｎ-型エピタキシャル層１２
が形成され、ｎ-型エピタキシャル層表面に、複数の受
光素子２０と、オペアンプ、出力回路を含む周辺回路２
１と、パッド２２が形成されている。
０上にｎ+型埋込み層１１、ｎ-型エピタキシャル層１２
が形成され、ｎ-型エピタキシャル層表面に、複数の受
光素子２０と、オペアンプ、出力回路を含む周辺回路２
１と、パッド２２が形成されている。
【００３３】受光素子２０はｎ-型エピタキシャル層１
２の表面にｐ+型領域１３とｎ型領域１４が形成され、
その周囲にｎ+型バリア領域１５を形成している。本実
施形態の画素構造のｎ+型埋込み層１１、およびｎ+型バ
リア領域１５のポテンシャルバリアによって、固定パタ
ーンノイズの要因となるｎ型半導体基板中の少数キャリ
アの正孔は、受光素子内への混入が低減される。
２の表面にｐ+型領域１３とｎ型領域１４が形成され、
その周囲にｎ+型バリア領域１５を形成している。本実
施形態の画素構造のｎ+型埋込み層１１、およびｎ+型バ
リア領域１５のポテンシャルバリアによって、固定パタ
ーンノイズの要因となるｎ型半導体基板中の少数キャリ
アの正孔は、受光素子内への混入が低減される。
【００３４】本実施形態では、受光素子２０は２３４個
形成され、１次元に配列され、密着型イメージセンサと
して適用できる。
形成され、１次元に配列され、密着型イメージセンサと
して適用できる。
【００３５】また、周辺回路２１は全てＣＭＯＳ回路で
構成されている。ホトダイオードのｐｎ接合で受光素子
２０を構成し、その受光素子２０のアノードにｐ−ｗｅ
ｌｌ上のｎ型ＭＯＳトランジスタ１６のゲートが接続さ
れたソースホォロワが構成され、該ｎ型ＭＯＳトランジ
スタ１６のソースにｎ−ｗｅｌｌ上のスイッチング用の
ｐ型ＭＯＳトランジスタ１７のソースが接続され、該ｐ
型ＭＯＳトランジスタ１７のソースからオペアンプやシ
フトレジスタ、スイッチングＭＯＳトランジスタ等の出
力部を構成して、パッド２２から画像信号として出力さ
れる。
構成されている。ホトダイオードのｐｎ接合で受光素子
２０を構成し、その受光素子２０のアノードにｐ−ｗｅ
ｌｌ上のｎ型ＭＯＳトランジスタ１６のゲートが接続さ
れたソースホォロワが構成され、該ｎ型ＭＯＳトランジ
スタ１６のソースにｎ−ｗｅｌｌ上のスイッチング用の
ｐ型ＭＯＳトランジスタ１７のソースが接続され、該ｐ
型ＭＯＳトランジスタ１７のソースからオペアンプやシ
フトレジスタ、スイッチングＭＯＳトランジスタ等の出
力部を構成して、パッド２２から画像信号として出力さ
れる。
【００３６】図１１は本発明の光電変換装置の回路構成
図である。受光素子２０は電荷−電圧変換手段３０に接
続され、入射光量に応じた電圧信号に変換される。電圧
信号はシフトレジスタ３６によって順次、共通出力線３
５に出力される。共通出力線３５はオペアンプ３１の非
反転入力端子に接続され、出力回路３２の出力はオペア
ンプ３１の反転入力端子に接続され、オペアンプ３１に
よってインピーダンス変換された後、出力回路３２によ
ってパッド２２を介して外部に出力される。
図である。受光素子２０は電荷−電圧変換手段３０に接
続され、入射光量に応じた電圧信号に変換される。電圧
信号はシフトレジスタ３６によって順次、共通出力線３
５に出力される。共通出力線３５はオペアンプ３１の非
反転入力端子に接続され、出力回路３２の出力はオペア
ンプ３１の反転入力端子に接続され、オペアンプ３１に
よってインピーダンス変換された後、出力回路３２によ
ってパッド２２を介して外部に出力される。
【００３７】出力回路３２はレベルシフトのためのｎ型
ＭＯＳトランジスタで構成されたソースフォロワ回路３
２１と、外部の負荷を駆動するためのｐ型ＭＯＳトラン
ジスタ３２４で構成されたソースフォロワ回路３２２で
構成されている。ソースフォロワ回路３２１内のｎ型Ｍ
ＯＳトランジスタからのインパクトイオン化による迷走
キャリアの発生を抑制するために、ｎ型ＭＯＳソースフ
ォロワの駆動トランジスタのドレインと、電源の間には
電圧降下手段としてドレインとソースを接続したｐ型Ｍ
ＯＳトランジスタ３３を設けている。本実施形態におい
ては、この電圧降下手段としてｐ型ＭＯＳトランジスタ
を用いているが、本発明においてはｐ型ＭＯＳトランジ
スタの代わりに抵抗やダイオードを用いても構わない。
ＭＯＳトランジスタで構成されたソースフォロワ回路３
２１と、外部の負荷を駆動するためのｐ型ＭＯＳトラン
ジスタ３２４で構成されたソースフォロワ回路３２２で
構成されている。ソースフォロワ回路３２１内のｎ型Ｍ
ＯＳトランジスタからのインパクトイオン化による迷走
キャリアの発生を抑制するために、ｎ型ＭＯＳソースフ
ォロワの駆動トランジスタのドレインと、電源の間には
電圧降下手段としてドレインとソースを接続したｐ型Ｍ
ＯＳトランジスタ３３を設けている。本実施形態におい
ては、この電圧降下手段としてｐ型ＭＯＳトランジスタ
を用いているが、本発明においてはｐ型ＭＯＳトランジ
スタの代わりに抵抗やダイオードを用いても構わない。
【００３８】図１２にｐＭＯＳソースフォロワを構成す
る部分の断面構造の概略図を示す。ｐＭＯＳソースフォ
ロワ３２２を構成する２個のｐ型ＭＯＳトランジスタの
うち、電源側に接続されるＭＯＳトランジスタ３２３は
ｎ型半導体基板表面に形成された不純物濃度が半導体基
板よりも高いｎ型ウェル領域１９に形成され、接地側に
接続されるＭＯＳトランジスタ３２４はｎ型半導体基板
のｎ型ウェル領域が形成されていない部分に形成され
る。ｎ型ウェル領域１９に形成されたｐ型ＭＯＳトラン
ジスタ３２３のしきい値電圧は約−０．７５Ｖであり、
ｎ型ウェル領域の外のｎ型半導体基板に形成されたｐ型
ＭＯＳトランジスタ３２４のしきい値電圧は約−０．２
９Ｖであった。
る部分の断面構造の概略図を示す。ｐＭＯＳソースフォ
ロワ３２２を構成する２個のｐ型ＭＯＳトランジスタの
うち、電源側に接続されるＭＯＳトランジスタ３２３は
ｎ型半導体基板表面に形成された不純物濃度が半導体基
板よりも高いｎ型ウェル領域１９に形成され、接地側に
接続されるＭＯＳトランジスタ３２４はｎ型半導体基板
のｎ型ウェル領域が形成されていない部分に形成され
る。ｎ型ウェル領域１９に形成されたｐ型ＭＯＳトラン
ジスタ３２３のしきい値電圧は約−０．７５Ｖであり、
ｎ型ウェル領域の外のｎ型半導体基板に形成されたｐ型
ＭＯＳトランジスタ３２４のしきい値電圧は約−０．２
９Ｖであった。
【００３９】ｐＭＯＳソースフォロワ回路３２２を構成
する２つのＭＯＳトランジスタを同一ウェルに形成した
場合、出力回路のダイナミックレンジは１．９８Ｖ〜
４．４６Ｖであったのに対し、本発明による出力回路の
ダイナミックレンジは１．０４Ｖ〜４．１６Ｖであり、
０．６４Ｖの拡大となった。
する２つのＭＯＳトランジスタを同一ウェルに形成した
場合、出力回路のダイナミックレンジは１．９８Ｖ〜
４．４６Ｖであったのに対し、本発明による出力回路の
ダイナミックレンジは１．０４Ｖ〜４．１６Ｖであり、
０．６４Ｖの拡大となった。
【００４０】本実施形態では、ソースフォロワ回路３２
２を構成する２つのｐ型ＭＯＳトランジスタのしきい値
電圧は上記した値であるが、本発明においてはしきい値
電圧はこの値でなくても構わない。
２を構成する２つのｐ型ＭＯＳトランジスタのしきい値
電圧は上記した値であるが、本発明においてはしきい値
電圧はこの値でなくても構わない。
【００４１】上記実施形態では、同一半導体基板上に形
成した主に１次元のイメージセンサについて説明した
が、２次元のイメージセンサや密着型イメージセンサで
あっても、上述と同様に構成することにより、固定パタ
ーンノイズを大幅に抑圧できる。この２次元イメージセ
ンサは、１次元の場合のシフトレジスタに対して、水平
用・垂直用シフトレジスタを設け、例えばマトリクス状
に構成された受光素子から、１ラインずつ読み出して、
時系列的に走査を繰り返して２次元の画像信号を得るこ
とができる。例えば、図７に示す固定パターンノイズが
２次元的に発生する場合に、従来例で示した、受光素子
列以外の周辺回路部分で発生する迷走キャリアに影響を
受ける受光素子に対して、受光素子領域に対応して半導
体基板上にバリア領域を設けたり、回路的に電圧降下手
段を設けたり、出力パッドへの出力回路にｐ型ＭＯＳト
ランジスタで形成したりして、迷走キャリアの発生その
ものを縮小して固定パターンノイズを大幅に削減でき
る。
成した主に１次元のイメージセンサについて説明した
が、２次元のイメージセンサや密着型イメージセンサで
あっても、上述と同様に構成することにより、固定パタ
ーンノイズを大幅に抑圧できる。この２次元イメージセ
ンサは、１次元の場合のシフトレジスタに対して、水平
用・垂直用シフトレジスタを設け、例えばマトリクス状
に構成された受光素子から、１ラインずつ読み出して、
時系列的に走査を繰り返して２次元の画像信号を得るこ
とができる。例えば、図７に示す固定パターンノイズが
２次元的に発生する場合に、従来例で示した、受光素子
列以外の周辺回路部分で発生する迷走キャリアに影響を
受ける受光素子に対して、受光素子領域に対応して半導
体基板上にバリア領域を設けたり、回路的に電圧降下手
段を設けたり、出力パッドへの出力回路にｐ型ＭＯＳト
ランジスタで形成したりして、迷走キャリアの発生その
ものを縮小して固定パターンノイズを大幅に削減でき
る。
【００４２】
【発明の効果】以上の説明のように、受光素子と周辺回
路を同一半導体基板上に集積した光電変換装置において
は、本発明の構成を用いることで、周辺回路からの迷走
キャリアの発生源である光電変換装置の出力回路の外部
の負荷を駆動する出力段をｐ型ＭＯＳトランジスタのみ
で構成することにより迷走キャリアの発生を抑制し、受
光素子への迷走キャリアの混入を減少させることにより
固定パターンノイズを抑制することができる。
路を同一半導体基板上に集積した光電変換装置において
は、本発明の構成を用いることで、周辺回路からの迷走
キャリアの発生源である光電変換装置の出力回路の外部
の負荷を駆動する出力段をｐ型ＭＯＳトランジスタのみ
で構成することにより迷走キャリアの発生を抑制し、受
光素子への迷走キャリアの混入を減少させることにより
固定パターンノイズを抑制することができる。
【００４３】更に、受光素子と周辺回路を備え、外部の
負荷を駆動する出力段がｐＭＯＳソースフォロワで構成
されている回路において、駆動トランジスタとなる接地
側のＭＯＳトランジスタのしきい値電圧の絶対値を負荷
トランジスタとなる電源側のＭＯＳトランジスタのしき
い値電圧の絶対値より低くすることにより、出力段のダ
イナミックレンジの拡大を図ることが可能となる。
負荷を駆動する出力段がｐＭＯＳソースフォロワで構成
されている回路において、駆動トランジスタとなる接地
側のＭＯＳトランジスタのしきい値電圧の絶対値を負荷
トランジスタとなる電源側のＭＯＳトランジスタのしき
い値電圧の絶対値より低くすることにより、出力段のダ
イナミックレンジの拡大を図ることが可能となる。
【図１】本発明による受光素子と周辺回路を同一半導体
基板上に集積化した光電変換装置の平面構造の概略図で
ある。
基板上に集積化した光電変換装置の平面構造の概略図で
ある。
【図２】図１におけるＡ−Ａ′部の断面構造の概略図で
ある。
ある。
【図３】本発明による光電変換装置の回路構成図であ
る。
る。
【図４】従来の光電変換装置の回路構成図である。
【図５】図４において用いられているＣＭＯＳオペアン
プの回路構成図である。
プの回路構成図である。
【図６】ＭＯＳトランジスタのドレイン−ソース間電圧
に対する基板電流を表す図である。
に対する基板電流を表す図である。
【図７】従来技術における迷走キャリア混入による固定
パターンノイズ発生の模式図である。
パターンノイズ発生の模式図である。
【図８】本発明による密着型イメージセンサである。
【図９】本発明による受光素子と周辺回路を同一半導体
基板上に集積化した光電変換装置の平面構造の概略図で
ある。
基板上に集積化した光電変換装置の平面構造の概略図で
ある。
【図１０】図９におけるＡ−Ａ′部の断面構造の概略図
である。
である。
【図１１】本発明による光電変換装置の回路構成図であ
る。
る。
【図１２】ｐＭＯＳソースフォロワ部分の断面構造の概
略図である。
略図である。
１０ ｎ型半導体基板 １１ ｎ型埋込み層 １２ ｎ型エピタキシャル層 １３ ｐ型領域 １４ ｎ型領域 １５ ｎ型バリア領域 １６ ｎ型ＭＯＳトランジスタ １７ ｐ型ＭＯＳトランジスタ １８ ｐ型ウェル領域 １９ ｎ型ウェル領域 ２０ 受光素子 ２１ 周辺回路 ２２ パッド ３０ 電荷−電圧変換手段 ３１ オペアンプ ３２ 出力回路 ３２１ ｎＭＯＳソースフォロワ ３２２ ｐＭＯＳソースフォロワ ３３ 電圧降下手段 ３４ 出力スイッチ ３５ 共通出力線 ３６ シフトレジスタ ４０ ＣＭＯＳオペアンプ ５０ 差動段 ５１ 出力段 ８０ 光電変換半導体チップ ８１ ガラスエポキシ基板
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 27/146 H04N 5/335 ＪＩＣＳＴファイル（ＪＯＩＳ)
Claims (11)
- 【請求項１】 第１導電型の半導体基板表面に複数の第
２導電型の第１半導体領域を設けて形成された複数の受
光素子と、ＭＯＳトランジスタで構成されたオペアンプ
と、信号出力パッドを介して電気的に接続された外部の
負荷を駆動する出力回路とが同一の前記半導体基板に形
成された光電変換装置において、前記出力回路は前記オ
ペアンプの出力を入力とするｎＭＯＳソースフォロワ
と、前記ｎＭＯＳソースフォロワの出力を入力とするｐ
ＭＯＳソースフォロワで構成され、前記ｐＭＯＳソース
フォロワの出力は前記オペアンプの反転入力端子に接続
し、かつ、外部の負荷と電気的に接続するための信号出
力パッドに接続することを特徴とする光電変換装置。 - 【請求項２】 前記出力回路において、前記ｎＭＯＳソ
ースフォロワを構成するｎ型ＭＯＳトランジスタのドレ
インと電源の間に、電圧降下手段を設けることを特徴と
する請求項１に記載の光電変換装置。 - 【請求項３】 前記電圧降下手段は抵抗、ダイオード、
ｐ型ＭＯＳトランジスタのいずれかを用いて構成される
ことを特徴とする請求項２に記載の光電変換装置。 - 【請求項４】 前記第１導電型はｎ導電型であり、前記
第２導電型はｐ導電型である請求項１乃至３のいずれか
１項に記載の光電変換装置。 - 【請求項５】 第１導電型の半導体基板表面に複数の第
２導電型の第１半導体領域で形成された複数の受光素子
と、ＭＯＳトランジスタで構成されたオペアンプと、信
号出力パッドを介して電気的に接続された外部の負荷を
駆動する出力回路とが同一の前記半導体基板に形成され
た光電変換装置を同一実装基板上に複数個実装し、各々
の光電変換装置の信号出力パッドが前記実装基板上で電
気的に接続されている密着型イメージセンサにおいて、 前記出力回路は前記オペアンプの出力を入力とするｎＭ
ＯＳソースフォロワと、前記ｎＭＯＳソースフォロワの
出力を入力とするｐＭＯＳソースフォロワで構成され、
前記ｐＭＯＳソースフォロワの出力は前記オペアンプの
反転入力端子に接続し、かつ、外部の負荷と電気的に接
続するための信号出力パッドに接続することを特徴とす
る密着型イメージセンサ。 - 【請求項６】 前記出力回路において、前記ｎＭＯＳソ
ースフォロワを構成するｎ型ＭＯＳトランジスタのドレ
インと電源の間に、電圧降下手段を設けることを特徴と
する請求項５に記載の密着型イメージセンサ。 - 【請求項７】 前記電圧降下手段は抵抗、ダイオード、
ｐ型ＭＯＳトランジスタのいずれかを用いて構成される
ことを特徴とする請求項６に記載の密着型イメージセン
サ。 - 【請求項８】 前記第１導電型はｎ導電型であり、前記
第２導電型はｐ導電型である請求項５乃至７のいずれか
１項に記載の密着型イメージセンサ。 - 【請求項９】 第１導電型の半導体基板表面に複数の第
２導電型の第１半導体領域で形成された複数の受光素子
と、ＭＯＳトランジスタで構成されたオペアンプと、信
号出力パッドを介して電気的に接続された外部の負荷を
駆動する出力回路とが同一の前記半導体基板に形成され
た光電変換装置において、 前記出力回路は前記オペアンプの出力を入力とするｎＭ
ＯＳソースフォロワと、前記ｎＭＯＳソースフォロワの
出力を入力とするｐＭＯＳソースフォロワで構成され、
前記ｐＭＯＳソースフォロワの出力は前記オペアンプの
反転入力端子に接続し、かつ、外部の負荷と電気的に接
続するための信号出力パッドに接続されており、前記ｐ
ＭＯＳソースフォロワは電源と接地の間に２個のｐ型Ｍ
ＯＳトランジスタが直列に接続され、基準電位側の前記
ｐ型ＭＯＳトランジスタのゲートに入力信号が印加さ
れ、前記２個のｐ型ＭＯＳトランジスタの接続点から出
力信号が得られる回路であり、基準電位側の前記ｐ型Ｍ
ＯＳトランジスタのしきい値電圧の絶対値は電源側の前
記ｐ型ＭＯＳトランジスタのしきい値電圧の絶対値より
も低いことを特徴とする光電変換装置。 - 【請求項１０】 前記第１導電型はｎ導電型であり、前
記第２導電型はｐ導電型であることを特徴とする請求項
９に記載の光電変換装置。 - 【請求項１１】 前記電源側のｐ型ＭＯＳトランジスタ
は前記ｎ型半導体基板よりも不純物濃度の高いｎ型ウェ
ル領域に形成され、前記接地側のｐ型ＭＯＳトランジス
タは前記ｎ型半導体基板に形成されることを特徴とする
請求項１０に記載の光電変換装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14219297A JP3320335B2 (ja) | 1997-05-30 | 1997-05-30 | 光電変換装置及び密着型イメージセンサ |
| TW087107714A TW393782B (en) | 1997-05-30 | 1998-05-19 | Photoelectric conversion device and image sensor |
| US09/086,331 US6184516B1 (en) | 1997-05-30 | 1998-05-28 | Photoelectric conversion device and image sensor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14219297A JP3320335B2 (ja) | 1997-05-30 | 1997-05-30 | 光電変換装置及び密着型イメージセンサ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10335625A JPH10335625A (ja) | 1998-12-18 |
| JP3320335B2 true JP3320335B2 (ja) | 2002-09-03 |
Family
ID=15309539
Family Applications (1)
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