JP2011048756A - メモリモジュール - Google Patents
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Abstract
【課題】コントローラとコネクタが実装された同一の実装基板上に実装可能なメモリの容量を増大させることが可能なメモリモジュールを提供する。
【解決手段】実装基板9の両面にNANDメモリ用BGA11a〜11dを実装し、実装基板9の裏面にコントローラ用半導体チップ16をCOB実装し、コントローラ用半導体チップ16と重ならないように横方向にずらされた状態でコネクタ3を実装基板9上に実装する。
【選択図】 図2
【解決手段】実装基板9の両面にNANDメモリ用BGA11a〜11dを実装し、実装基板9の裏面にコントローラ用半導体チップ16をCOB実装し、コントローラ用半導体チップ16と重ならないように横方向にずらされた状態でコネクタ3を実装基板9上に実装する。
【選択図】 図2
Description
本発明はメモリモジュールに関し、特に、NANDメモリとコントローラとコネクタとを同一の実装基板上に実装する方法に適用して好適なものである。
メモリモジュールの小型化に伴って、外部との接続に用いられるコネクタのピンピッチが狭くなってきている。このため、メモリモジュールのテストを行うために、テスト用ケーブルをコネクタに何度も抜き差しすると、コネクタが磨耗したり、金属屑がコネクタに付着したりすることがあり、接触不良の要因になることがあった。
また、例えば、特許文献1には、半導体メモリカードのベース基板の主面にメモリ用半導体チップおよびコントローラ用半導体チップを実装し、ベース基板の配線を通じてメモリ用半導体チップにテストパッドを電気的に接続する方法が開示されている。
しかしながら、特許文献1に開示された方法では、外部端子とテストパッドとがベース基板の両端にそれぞれ配置されている。このため、外部端子とテストパッドとをコントローラ用半導体チップに接続する配線が複雑化し、ベース基板上に実装可能なメモリ用半導体チップの容量が小さくなるという問題があった。
本発明の目的は、コントローラとコネクタが実装された同一の実装基板上に実装可能なメモリの容量を増大させることが可能なメモリモジュールを提供することである。
本発明の一態様によれば、実装基板の両面に実装された半導体メモリと、前記半導体メモリに対して奥行き方向に並べて前記実装基板上または前記実装基板の裏面に実装され、前記半導体メモリの読み書き制御を行うコントローラと、前記コントローラと重ならないように横方向にずらされた状態で前記実装基板上または前記実装基板の裏面に実装され、前記コントローラと外部との間でやり取りされる信号を受け渡すコネクタとを備えることを特徴とするメモリモジュールを提供する。
本発明によれば、コントローラとコネクタが実装された同一の実装基板上に実装可能なメモリの容量を増大させることが可能なメモリモジュールを提供することが可能となる。
以下、本発明の実施形態に係るメモリモジュールについて図面を参照しながら説明する。
(第1実施形態)
図1は、本発明の第1実施形態に係るメモリモジュールの概略構成を示すブロック図である。
図1において、メモリモジュール2には、コネクタ3、テストパッド4、ダンピング抵抗5、コントローラ6およびNANDメモリ7a〜7dが設けられている。そして、コネクタ3は、ダンピング抵抗5を介してコントローラ6に接続され、コネクタ3とダンピング抵抗5との結線からはテストパッド4が引き出されている。また、コントローラ6はNANDメモリ7a〜7dに接続されている。
図1は、本発明の第1実施形態に係るメモリモジュールの概略構成を示すブロック図である。
図1において、メモリモジュール2には、コネクタ3、テストパッド4、ダンピング抵抗5、コントローラ6およびNANDメモリ7a〜7dが設けられている。そして、コネクタ3は、ダンピング抵抗5を介してコントローラ6に接続され、コネクタ3とダンピング抵抗5との結線からはテストパッド4が引き出されている。また、コントローラ6はNANDメモリ7a〜7dに接続されている。
なお、NANDメモリ7a〜7dとしては、NANDフラッシュメモリを用いることができ、ユニットセルアレイ、デコーダ、センスアンプ、チャージポンプ回路およびページバッファなどを設けることができる。コネクタ3は、コントローラ6と外部との間でやり取りされる制御信号やデータ信号などを受け渡すことができる。テストパッド4は、コントローラ6と外部との間でやり取りされるテスト信号を受け渡すことができる。ダンピング抵抗5は、コネクタ3またはテストパッド4を介してコントローラ6に入力される信号に含まれるスパイク状の波形を減衰させることができる。NANDメモリ7a〜7d内には、複数のNANDフラッシュメモリチップを積層して収納しても良い、例えば、4枚のNANDメモリチップを積層して収納することで、1枚のときと較べてメモリ容量をほぼ同一の占有面積で4倍に増大させることができる。
コントローラ6は、NANDメモリ7a〜7dとの間で読み書き制御を行うことができる。特に、NANDメモリ7a〜7dに特有な処理として、ウエアレベリングまたは不良ブロック処理を行うことができる。また、誤り検出訂正を行うECC機能を持たせるようにしてもよい。さらに、NANDメモリ7a〜7dへの実質的な書き込み可能回数を増加させるため、書き込みデータをある程度まとめてからNANDメモリ7a〜7dに1度に書き込むためのDRAMなどを設けるようにしてもよい。
そして、メモリモジュール2のテストを行う場合、テストパッド4を介してテスト信号をコントローラ6に入力する。ここで、テスト信号がテストパッド4に入力されると、ダンピング抵抗5にてスパイク状のノイズが減衰され、コントローラ6に入力される。そして、テスト信号をコントローラ6に入力した時の応答をテストパッド4を介して取得し、NANDメモリ7a〜7dの読み書きが正常に行われているかどうかを判定することで、メモリモジュール2の良否を判断する。
一方、メモリモジュール2をホストコンピュータ1の外部記憶装置として使用する場合、ケーブル8をコネクタ3に差し込み、ホストコンピュータ1とメモリモジュール2とを接続する。そして、書き込みデータがホストコンピュータ1からメモリモジュール2に送られると、コネクタ3およびダンピング抵抗5を介してコントローラ6に送られ、コントローラ6を介してNANDメモリ7a〜7dに書き込みが行われる。
図2(a)は、図1のメモリモジュール2の外観構成を示す平面図、図2(b)は、図1のメモリモジュール2の外観構成を示す裏面図、図2(c)は、図1のメモリモジュール2をNANDメモリ7a〜7dの部分で切断した断面図である。
図2において、実装基板9上には、ハンダボール12a、12bをそれぞれ介してNANDメモリ用BGA11a、11bが実装されるとともに、実装基板9の裏面には、ハンダボール12c、12dをそれぞれ介してNANDメモリ用BGA11c、11dが実装されている。なお、NANDメモリ用BGA11a、11bは、NANDメモリ用BGA11c、11dと対向するようにして実装基板9の両面にそれぞれ実装することができる。また、NANDメモリ用BGA11a〜11dには、図1のNANDメモリ7a〜7dをそれぞれ搭載することができる。また、実装基板9の材料は、例えば、PCB(ポリ塩化ビフェニル)を用いることができる。
図2において、実装基板9上には、ハンダボール12a、12bをそれぞれ介してNANDメモリ用BGA11a、11bが実装されるとともに、実装基板9の裏面には、ハンダボール12c、12dをそれぞれ介してNANDメモリ用BGA11c、11dが実装されている。なお、NANDメモリ用BGA11a、11bは、NANDメモリ用BGA11c、11dと対向するようにして実装基板9の両面にそれぞれ実装することができる。また、NANDメモリ用BGA11a〜11dには、図1のNANDメモリ7a〜7dをそれぞれ搭載することができる。また、実装基板9の材料は、例えば、PCB(ポリ塩化ビフェニル)を用いることができる。
また、実装基板9上には、コネクタ3が実装されるとともに、テストパッド4が形成されている。なお、テストパッド4の表面には、金メッキを施すことが好ましい。また、コネクタ3のピン数は39以上、コネクタ3のピンピッチは、0.3mm以上かつ0.5mm以下の範囲に設定することが好ましい。また、実装基板9の裏面には、コントローラ用半導体チップ16が実装され、封止樹脂10にて封止されることで、COB(Chip On Board)実装されている。なお、コントローラ用半導体チップ16には、図1のコントローラ6を搭載することができる。ここで、コントローラ用半導体チップ16は、NANDメモリ11c、11dに対して奥行き方向に並べて実装基板9の裏面に実装されている。
また、コネクタ3は、コントローラ用半導体チップ16と重ならないように横方向にずらされた状態で実装基板9上に実装されている。また、テストパッド4は、コネクタ3に対して横方向に並べて実装基板9上に配置されている。
なお、例えば、NANDメモリ用BGA11a〜11dの奥行きA1は14mm、横幅B1は18mmに設定することができる。また、例えば、実装基板9の奥行きA2は28mm、横幅B2は39mm、厚さC1は0.6mmに設定することができる。また、例えば、NANDメモリ用BGA11a、11cと実装基板9との合計の厚さC2は、3.7mm以下に設定することができる。そして、例えば、NANDメモリ7a〜7dの容量を128Gバイトに設定し、メモリモジュール2はSDカードと互換性を保つことができる。
また、コネクタ3に抜き差し可能なケーブル8は、配線8bがキャリアテープ8aにて保持されている。そして、キャリアテープ8aの両端には、配線8bに接続された外部端子8cが形成されている。なお、例えば、キャリアテープ8aの材料はポリイミドを用いることができ、配線8bおよび外部端子8cの材料はCuを用いることができる。また、外部端子8cの表面には、金メッキを施すことが好ましい。また、キャリアテープ8aはフレキシブル性を持たせることができる。
ここで、コネクタ3と重ならないように横方向にずらされた状態でコントローラ用半導体チップ16をCOB実装するとともに、コネクタ3およびコントローラ用半導体チップ16に対して奥行き方向に並べてNANDメモリ用BGA11a〜11dを両面実装することにより、実装基板9に搭載可能なメモリ容量を増大させることができ、メモリモジュール2を小型化することができる。また、NANDメモリ用BGA11a〜11dを実装基板9上に両面実装することにより、NANDメモリ7a〜7dを実装基板9上に搭載する前に、図1のNANDメモリ7a〜7d単体でテストを行うことができる。このため、良品のNANDメモリ7a〜7dのみを実装基板9上に搭載することができ、メモリモジュール2の製造歩留まりを向上させることができる。
また、実装基板9上にテストパッド4を形成することにより、メモリモジュール2をテストする際にコネクタ3にケーブル8を抜き差しする必要がなくなる。このため、コネクタ3が磨耗したり金属屑がコネクタ3に付着したりするのを防止することができ、コネクタ3のピンピッチを狭くした場合においても、接触不良を低減することができる。
なお、図2の実施形態では、コネクタ3の実装面と反対側の面にコントローラ用半導体チップ16を実装する方法について説明したが、コネクタ3の実装面と同一の面にコントローラ用半導体チップ16を実装するようにしてもよい。また、図2の実施形態では、コネクタ3の実装面と同一の面にテストパッド4を形成する方法について説明したが、テストパッド4を省略するようにしてもよい。また、図2の実施形態では、コネクタ3の実装面と同一の面にダンピング抵抗5を実装する方法について説明したが、コネクタ3の実装面と反対側の面にダンピング抵抗5を実装するようにしてもよい。また、図2の実施形態では、図1のNANDメモリ7a〜7dをBGA化して実装基板9に実装する方法について説明したが、図1のNANDメモリ7a〜7dがそれぞれ形成された半導体チップをCOB実装するようにしてもよい。また、上述した実施形態では、NANDメモリ7a〜7dを実装基板9上に搭載する方法について説明したが、NANDメモリ7a〜7dの代わりに、ReRAMまたはPCRAMなどの半導体メモリを実装基板9上に搭載するようにしてもよい。
図3は、図2のメモリモジュール2の内部配線層の概略構成を示す断面図である。
図3において、図2の実装基板9は、例えば、4層基板にて構成することができる。この場合、例えば、第1層目および第4層目は配線層、第2層目はグランド層、第3層目は電源層として使用することができる。また、テストパッド4とコネクタ3の結線は第2層目に形成することができる。また、ダンピング抵抗5およびNANDメモリ7a、7bは、実装基板9に形成されたスルーホールを介してコントローラ6に接続し、NANDメモリ7c、7dは、第4層目に形成された配線層を介してコントローラ6に接続することができる。
図3において、図2の実装基板9は、例えば、4層基板にて構成することができる。この場合、例えば、第1層目および第4層目は配線層、第2層目はグランド層、第3層目は電源層として使用することができる。また、テストパッド4とコネクタ3の結線は第2層目に形成することができる。また、ダンピング抵抗5およびNANDメモリ7a、7bは、実装基板9に形成されたスルーホールを介してコントローラ6に接続し、NANDメモリ7c、7dは、第4層目に形成された配線層を介してコントローラ6に接続することができる。
ここで、第2層目をグランド層、第3層目を電源層として使用することにより、グランド層および電源層を配線層の間に配置することができ、電源電位を安定化させることが可能となる。
また、テストパッド4とコネクタ3の結線を第2層目に形成することにより、グランド層の一部を用いてテストパッド4とコネクタ3とを接続することができる。このため、テストパッド4とコネクタ3とをコントローラ6に接続する配線が複雑化するのを防止することができ、実装基板9に搭載可能なメモリ容量を増大させることができる。
図4は、図2のコネクタ3の各ピンに伝えられる信号の名称の一例を示す図である。
図4において、図2のコネクタ3には、例えば、41個のピンP1〜P41を設けることができる。ここで、ピンP1、P2、P4、P13、P22、P25、P27、P29、P3、P38はグランドに接続することができる。ピンP40、P41は電源に接続することができる。ピンP3、P24、P26、P28、P30、P32、P34〜P36には、システム動作を制御する信号を入力することができる。ピンP5〜P21は、データ信号を入出力することができる。
図4において、図2のコネクタ3には、例えば、41個のピンP1〜P41を設けることができる。ここで、ピンP1、P2、P4、P13、P22、P25、P27、P29、P3、P38はグランドに接続することができる。ピンP40、P41は電源に接続することができる。ピンP3、P24、P26、P28、P30、P32、P34〜P36には、システム動作を制御する信号を入力することができる。ピンP5〜P21は、データ信号を入出力することができる。
図5は、図2の各テストパッド4に伝えられる信号の名称の一例を示す図である。
図5において、図2のテストパッド4には、例えば、30個のテストパッドTP1〜TP30を設けることができる。ここで、テストパッドTP1は図4のピンP20に接続し、テストパッドTP1はピンP18に接続し、テストパッドTP3はピンP16に接続し、テストパッドTP4はピンP14に接続し、テストパッドTP5はピンP11に接続し、テストパッドTP6はピンP9に接続し、テストパッドTP7はピンP7に接続し、テストパッドTP8はピンP5に接続し、テストパッドTP9はピンP6に接続し、テストパッドTP10はピンP8に接続し、テストパッドTP11はピンP10に接続し、テストパッドTP12はピンP12に接続し、テストパッドTP13はピンP15に接続し、テストパッドTP14はピンP17に接続し、テストパッドTP15はピンP19に接続し、テストパッドTP16はピンP21に接続し、テストパッドTP17はピンP34に接続し、テストパッドTP18はピンP32に接続し、テストパッドTP19はピンP35に接続し、テストパッドTP20はピンP3に接続し、テストパッドTP21はピンP26に接続し、テストパッドTP22はピンP24に接続し、テストパッドTP23はピンP36に接続し、テストパッドTP24はピンP37に接続し、テストパッドTP25はピンP30に接続し、テストパッドTP26はピンP23に接続し、テストパッドTP27はピンP31に接続し、テストパッドTP28はピンP28に接続し、テストパッドTP29は電源に接続し、テストパッドTP30はグランドに接続することができる。
図5において、図2のテストパッド4には、例えば、30個のテストパッドTP1〜TP30を設けることができる。ここで、テストパッドTP1は図4のピンP20に接続し、テストパッドTP1はピンP18に接続し、テストパッドTP3はピンP16に接続し、テストパッドTP4はピンP14に接続し、テストパッドTP5はピンP11に接続し、テストパッドTP6はピンP9に接続し、テストパッドTP7はピンP7に接続し、テストパッドTP8はピンP5に接続し、テストパッドTP9はピンP6に接続し、テストパッドTP10はピンP8に接続し、テストパッドTP11はピンP10に接続し、テストパッドTP12はピンP12に接続し、テストパッドTP13はピンP15に接続し、テストパッドTP14はピンP17に接続し、テストパッドTP15はピンP19に接続し、テストパッドTP16はピンP21に接続し、テストパッドTP17はピンP34に接続し、テストパッドTP18はピンP32に接続し、テストパッドTP19はピンP35に接続し、テストパッドTP20はピンP3に接続し、テストパッドTP21はピンP26に接続し、テストパッドTP22はピンP24に接続し、テストパッドTP23はピンP36に接続し、テストパッドTP24はピンP37に接続し、テストパッドTP25はピンP30に接続し、テストパッドTP26はピンP23に接続し、テストパッドTP27はピンP31に接続し、テストパッドTP28はピンP28に接続し、テストパッドTP29は電源に接続し、テストパッドTP30はグランドに接続することができる。
図6は、図1のメモリモジュール2のテスト時の状態を示す断面図である。
図6において、実装基板9の裏面には、コントローラ用半導体チップ16が実装されている。そして、コントローラ用半導体チップ16は、ボンディングワイヤ13を介して実装基板9と電気的に接続され、ボンディングワイヤ13とともに封止樹脂10にて封止されている。
図6において、実装基板9の裏面には、コントローラ用半導体チップ16が実装されている。そして、コントローラ用半導体チップ16は、ボンディングワイヤ13を介して実装基板9と電気的に接続され、ボンディングワイヤ13とともに封止樹脂10にて封止されている。
また、ステージ22上にはプローブ23が立設され、プローブ23はステージ22を介してテスタ21に接続されている。なお、プローブ23は、図2のテストパッド4に位置に対応するように配置することができる。
そして、メモリモジュール2のテストを行う場合、プローブ23をテストパッド4に接触させる。そして、テスタ21からテスト信号がコントローラ6に入力され、コントローラ6からの応答がテスタ21にて判定される。
なお、メモリモジュール2は、テスタ21を交換して何種類かのテストを行うことができる。例えば、コントローラ6のテストやNANDメモリ7a〜7d全体のテストなどに分けて行うことができる。
ここで、実装基板9上にテストパッド4を形成することにより、プローブ23をテストパッド4に接触させることでメモリモジュール2のテストを行うことができ、メモリモジュール2をテストする際にコネクタ3にケーブル8を抜き差しする必要がなくなる。このため、コネクタ3が磨耗したり金属屑がコネクタ3に付着したりするのを防止することができ、コネクタ3のピンピッチを狭くした場合においても、接触不良を低減することができる。
図7は、本発明の第2実施形態に係るメモリモジュール31の概略構成を示すブロック図である。
図7において、このメモリモジュール31には、図1のメモリモジュール2のテストパッド4の代わりに、テストパッド32が実装基板9上に設けられている。ここで、テストパッド32は、コネクタ3とダンピング抵抗5との間に直列に接続されている。これにより、テストパッド32を実装基板9上に設けた場合においても、100Mビット/sec以上の高速伝送に対応させることができる。
図7において、このメモリモジュール31には、図1のメモリモジュール2のテストパッド4の代わりに、テストパッド32が実装基板9上に設けられている。ここで、テストパッド32は、コネクタ3とダンピング抵抗5との間に直列に接続されている。これにより、テストパッド32を実装基板9上に設けた場合においても、100Mビット/sec以上の高速伝送に対応させることができる。
1 ホストコンピュータ、2、31 メモリモジュール、3 コネクタ、4、32 テストパッド、5 ダンピング抵抗、6 コントローラ、7a〜7d NANDメモリ、8 ケーブル、8a キャリアテープ、8b 配線、8c 外部端子、9 実装基板、10 封止樹脂、11a〜11b NANDメモリ用BGA、12a〜12b ハンダボール、13 ボンディングワイヤ、16 コントローラ用半導体チップ、21 テスタ、22 ステージ、23 プローブ
Claims (9)
- 実装基板の両面に実装された半導体メモリと、
前記半導体メモリに対して奥行き方向に並べて前記実装基板上または前記実装基板の裏面に実装され、前記半導体メモリの読み書き制御を行うコントローラと、
前記コントローラと重ならないように横方向にずらされた状態で前記実装基板上または前記実装基板の裏面に実装され、前記コントローラと外部との間でやり取りされる信号を受け渡すコネクタとを備えることを特徴とするメモリモジュール。 - 前記コネクタのピン数は39以上、前記コネクタのピンピッチは、0.3mm以上かつ0.5mm以下の範囲であることを特徴とする請求項1に記載のメモリモジュール。
- 前記半導体メモリは、前記実装基板の両面に2個ずつ実装されていることを特徴とする請求項1または2に記載のメモリモジュール。
- 前記コネクタに対して横方向に並べて前記実装基板上に配置され、前記コントローラと外部との間でやり取りされるテスト信号を受け渡すテストパッドをさらに備えることを特徴とする請求項1から3のいずれか1項に記載のメモリモジュール。
- 前記テストパッドは、前記コネクタと前記コントローラとの結線から引き出されていることを特徴とする請求項4に記載のメモリモジュール。
- 前記テストパッドは、前記コネクタと前記コントローラとの間に直列に接続されていることを特徴とする請求項4に記載のメモリモジュール。
- 前記テストパッドと前記コントローラとの間に接続されたダンピング抵抗をさらに備えることを特徴とする請求項4から6のいずれか1項に記載のメモリモジュール。
- 前記実装基板は4層基板にて構成され、前記実装基板の第1層目および第4層目は配線層、第2層目はグランド層、第3層目は電源層として使用され、前記テストパッドと前記コネクタの結線は前記第2層目に形成されていることを特徴とする請求項4から7のいずれか1項に記載のメモリモジュール。
- 前記半導体メモリはBGA化され、前記コントローラは前記実装基板上にCOB実装されていることを特徴とする請求項1から8のいずれか1項に記載のメモリモジュール。
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