JP2011048756A - メモリモジュール - Google Patents

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Abstract

【課題】コントローラとコネクタが実装された同一の実装基板上に実装可能なメモリの容量を増大させることが可能なメモリモジュールを提供する。
【解決手段】実装基板９の両面にＮＡＮＤメモリ用ＢＧＡ１１ａ〜１１ｄを実装し、実装基板９の裏面にコントローラ用半導体チップ１６をＣＯＢ実装し、コントローラ用半導体チップ１６と重ならないように横方向にずらされた状態でコネクタ３を実装基板９上に実装する。
【選択図】 図２

Description

本発明はメモリモジュールに関し、特に、ＮＡＮＤメモリとコントローラとコネクタとを同一の実装基板上に実装する方法に適用して好適なものである。
メモリモジュールの小型化に伴って、外部との接続に用いられるコネクタのピンピッチが狭くなってきている。このため、メモリモジュールのテストを行うために、テスト用ケーブルをコネクタに何度も抜き差しすると、コネクタが磨耗したり、金属屑がコネクタに付着したりすることがあり、接触不良の要因になることがあった。
また、例えば、特許文献１には、半導体メモリカードのベース基板の主面にメモリ用半導体チップおよびコントローラ用半導体チップを実装し、ベース基板の配線を通じてメモリ用半導体チップにテストパッドを電気的に接続する方法が開示されている。
特開２００６−３０２２７８号公報
しかしながら、特許文献１に開示された方法では、外部端子とテストパッドとがベース基板の両端にそれぞれ配置されている。このため、外部端子とテストパッドとをコントローラ用半導体チップに接続する配線が複雑化し、ベース基板上に実装可能なメモリ用半導体チップの容量が小さくなるという問題があった。
本発明の目的は、コントローラとコネクタが実装された同一の実装基板上に実装可能なメモリの容量を増大させることが可能なメモリモジュールを提供することである。
本発明の一態様によれば、実装基板の両面に実装された半導体メモリと、前記半導体メモリに対して奥行き方向に並べて前記実装基板上または前記実装基板の裏面に実装され、前記半導体メモリの読み書き制御を行うコントローラと、前記コントローラと重ならないように横方向にずらされた状態で前記実装基板上または前記実装基板の裏面に実装され、前記コントローラと外部との間でやり取りされる信号を受け渡すコネクタとを備えることを特徴とするメモリモジュールを提供する。
本発明によれば、コントローラとコネクタが実装された同一の実装基板上に実装可能なメモリの容量を増大させることが可能なメモリモジュールを提供することが可能となる。
図１は、本発明の第１実施形態に係るメモリモジュールの概略構成を示すブロック図。 図２は、図１のメモリモジュール２の外観構成を示す図。 図３は、図２のメモリモジュール２の内部配線層の概略構成を示す断面図。 図４は、図２のコネクタ３の各ピンに伝えられる信号の名称の一例を示す図。 図５は、図２の各テストパッド４に伝えられる信号の名称の一例を示す図。 図６は、図１のメモリモジュール２のテスト時の状態を示す断面図。 図７は、本発明の第２実施形態に係るメモリモジュール３１の概略構成を示すブロック図。
以下、本発明の実施形態に係るメモリモジュールについて図面を参照しながら説明する。
（第１実施形態）
図１は、本発明の第１実施形態に係るメモリモジュールの概略構成を示すブロック図である。
図１において、メモリモジュール２には、コネクタ３、テストパッド４、ダンピング抵抗５、コントローラ６およびＮＡＮＤメモリ７ａ〜７ｄが設けられている。そして、コネクタ３は、ダンピング抵抗５を介してコントローラ６に接続され、コネクタ３とダンピング抵抗５との結線からはテストパッド４が引き出されている。また、コントローラ６はＮＡＮＤメモリ７ａ〜７ｄに接続されている。
なお、ＮＡＮＤメモリ７ａ〜７ｄとしては、ＮＡＮＤフラッシュメモリを用いることができ、ユニットセルアレイ、デコーダ、センスアンプ、チャージポンプ回路およびページバッファなどを設けることができる。コネクタ３は、コントローラ６と外部との間でやり取りされる制御信号やデータ信号などを受け渡すことができる。テストパッド４は、コントローラ６と外部との間でやり取りされるテスト信号を受け渡すことができる。ダンピング抵抗５は、コネクタ３またはテストパッド４を介してコントローラ６に入力される信号に含まれるスパイク状の波形を減衰させることができる。ＮＡＮＤメモリ７ａ〜７ｄ内には、複数のＮＡＮＤフラッシュメモリチップを積層して収納しても良い、例えば、４枚のＮＡＮＤメモリチップを積層して収納することで、１枚のときと較べてメモリ容量をほぼ同一の占有面積で４倍に増大させることができる。
コントローラ６は、ＮＡＮＤメモリ７ａ〜７ｄとの間で読み書き制御を行うことができる。特に、ＮＡＮＤメモリ７ａ〜７ｄに特有な処理として、ウエアレベリングまたは不良ブロック処理を行うことができる。また、誤り検出訂正を行うＥＣＣ機能を持たせるようにしてもよい。さらに、ＮＡＮＤメモリ７ａ〜７ｄへの実質的な書き込み可能回数を増加させるため、書き込みデータをある程度まとめてからＮＡＮＤメモリ７ａ〜７ｄに１度に書き込むためのＤＲＡＭなどを設けるようにしてもよい。
そして、メモリモジュール２のテストを行う場合、テストパッド４を介してテスト信号をコントローラ６に入力する。ここで、テスト信号がテストパッド４に入力されると、ダンピング抵抗５にてスパイク状のノイズが減衰され、コントローラ６に入力される。そして、テスト信号をコントローラ６に入力した時の応答をテストパッド４を介して取得し、ＮＡＮＤメモリ７ａ〜７ｄの読み書きが正常に行われているかどうかを判定することで、メモリモジュール２の良否を判断する。
一方、メモリモジュール２をホストコンピュータ１の外部記憶装置として使用する場合、ケーブル８をコネクタ３に差し込み、ホストコンピュータ１とメモリモジュール２とを接続する。そして、書き込みデータがホストコンピュータ１からメモリモジュール２に送られると、コネクタ３およびダンピング抵抗５を介してコントローラ６に送られ、コントローラ６を介してＮＡＮＤメモリ７ａ〜７ｄに書き込みが行われる。
図２（ａ）は、図１のメモリモジュール２の外観構成を示す平面図、図２（ｂ）は、図１のメモリモジュール２の外観構成を示す裏面図、図２（ｃ）は、図１のメモリモジュール２をＮＡＮＤメモリ７ａ〜７ｄの部分で切断した断面図である。
図２において、実装基板９上には、ハンダボール１２ａ、１２ｂをそれぞれ介してＮＡＮＤメモリ用ＢＧＡ１１ａ、１１ｂが実装されるとともに、実装基板９の裏面には、ハンダボール１２ｃ、１２ｄをそれぞれ介してＮＡＮＤメモリ用ＢＧＡ１１ｃ、１１ｄが実装されている。なお、ＮＡＮＤメモリ用ＢＧＡ１１ａ、１１ｂは、ＮＡＮＤメモリ用ＢＧＡ１１ｃ、１１ｄと対向するようにして実装基板９の両面にそれぞれ実装することができる。また、ＮＡＮＤメモリ用ＢＧＡ１１ａ〜１１ｄには、図１のＮＡＮＤメモリ７ａ〜７ｄをそれぞれ搭載することができる。また、実装基板９の材料は、例えば、ＰＣＢ（ポリ塩化ビフェニル）を用いることができる。
また、実装基板９上には、コネクタ３が実装されるとともに、テストパッド４が形成されている。なお、テストパッド４の表面には、金メッキを施すことが好ましい。また、コネクタ３のピン数は３９以上、コネクタ３のピンピッチは、０．３ｍｍ以上かつ０．５ｍｍ以下の範囲に設定することが好ましい。また、実装基板９の裏面には、コントローラ用半導体チップ１６が実装され、封止樹脂１０にて封止されることで、ＣＯＢ（Ｃｈｉｐ Ｏｎ Ｂｏａｒｄ）実装されている。なお、コントローラ用半導体チップ１６には、図１のコントローラ６を搭載することができる。ここで、コントローラ用半導体チップ１６は、ＮＡＮＤメモリ１１ｃ、１１ｄに対して奥行き方向に並べて実装基板９の裏面に実装されている。
また、コネクタ３は、コントローラ用半導体チップ１６と重ならないように横方向にずらされた状態で実装基板９上に実装されている。また、テストパッド４は、コネクタ３に対して横方向に並べて実装基板９上に配置されている。
なお、例えば、ＮＡＮＤメモリ用ＢＧＡ１１ａ〜１１ｄの奥行きＡ１は１４ｍｍ、横幅Ｂ１は１８ｍｍに設定することができる。また、例えば、実装基板９の奥行きＡ２は２８ｍｍ、横幅Ｂ２は３９ｍｍ、厚さＣ１は０．６ｍｍに設定することができる。また、例えば、ＮＡＮＤメモリ用ＢＧＡ１１ａ、１１ｃと実装基板９との合計の厚さＣ２は、３．７ｍｍ以下に設定することができる。そして、例えば、ＮＡＮＤメモリ７ａ〜７ｄの容量を１２８Ｇバイトに設定し、メモリモジュール２はＳＤカードと互換性を保つことができる。
また、コネクタ３に抜き差し可能なケーブル８は、配線８ｂがキャリアテープ８ａにて保持されている。そして、キャリアテープ８ａの両端には、配線８ｂに接続された外部端子８ｃが形成されている。なお、例えば、キャリアテープ８ａの材料はポリイミドを用いることができ、配線８ｂおよび外部端子８ｃの材料はＣｕを用いることができる。また、外部端子８ｃの表面には、金メッキを施すことが好ましい。また、キャリアテープ８ａはフレキシブル性を持たせることができる。
ここで、コネクタ３と重ならないように横方向にずらされた状態でコントローラ用半導体チップ１６をＣＯＢ実装するとともに、コネクタ３およびコントローラ用半導体チップ１６に対して奥行き方向に並べてＮＡＮＤメモリ用ＢＧＡ１１ａ〜１１ｄを両面実装することにより、実装基板９に搭載可能なメモリ容量を増大させることができ、メモリモジュール２を小型化することができる。また、ＮＡＮＤメモリ用ＢＧＡ１１ａ〜１１ｄを実装基板９上に両面実装することにより、ＮＡＮＤメモリ７ａ〜７ｄを実装基板９上に搭載する前に、図１のＮＡＮＤメモリ７ａ〜７ｄ単体でテストを行うことができる。このため、良品のＮＡＮＤメモリ７ａ〜７ｄのみを実装基板９上に搭載することができ、メモリモジュール２の製造歩留まりを向上させることができる。
また、実装基板９上にテストパッド４を形成することにより、メモリモジュール２をテストする際にコネクタ３にケーブル８を抜き差しする必要がなくなる。このため、コネクタ３が磨耗したり金属屑がコネクタ３に付着したりするのを防止することができ、コネクタ３のピンピッチを狭くした場合においても、接触不良を低減することができる。
なお、図２の実施形態では、コネクタ３の実装面と反対側の面にコントローラ用半導体チップ１６を実装する方法について説明したが、コネクタ３の実装面と同一の面にコントローラ用半導体チップ１６を実装するようにしてもよい。また、図２の実施形態では、コネクタ３の実装面と同一の面にテストパッド４を形成する方法について説明したが、テストパッド４を省略するようにしてもよい。また、図２の実施形態では、コネクタ３の実装面と同一の面にダンピング抵抗５を実装する方法について説明したが、コネクタ３の実装面と反対側の面にダンピング抵抗５を実装するようにしてもよい。また、図２の実施形態では、図１のＮＡＮＤメモリ７ａ〜７ｄをＢＧＡ化して実装基板９に実装する方法について説明したが、図１のＮＡＮＤメモリ７ａ〜７ｄがそれぞれ形成された半導体チップをＣＯＢ実装するようにしてもよい。また、上述した実施形態では、ＮＡＮＤメモリ７ａ〜７ｄを実装基板９上に搭載する方法について説明したが、ＮＡＮＤメモリ７ａ〜７ｄの代わりに、ＲｅＲＡＭまたはＰＣＲＡＭなどの半導体メモリを実装基板９上に搭載するようにしてもよい。
図３は、図２のメモリモジュール２の内部配線層の概略構成を示す断面図である。
図３において、図２の実装基板９は、例えば、４層基板にて構成することができる。この場合、例えば、第１層目および第４層目は配線層、第２層目はグランド層、第３層目は電源層として使用することができる。また、テストパッド４とコネクタ３の結線は第２層目に形成することができる。また、ダンピング抵抗５およびＮＡＮＤメモリ７ａ、７ｂは、実装基板９に形成されたスルーホールを介してコントローラ６に接続し、ＮＡＮＤメモリ７ｃ、７ｄは、第４層目に形成された配線層を介してコントローラ６に接続することができる。
ここで、第２層目をグランド層、第３層目を電源層として使用することにより、グランド層および電源層を配線層の間に配置することができ、電源電位を安定化させることが可能となる。
また、テストパッド４とコネクタ３の結線を第２層目に形成することにより、グランド層の一部を用いてテストパッド４とコネクタ３とを接続することができる。このため、テストパッド４とコネクタ３とをコントローラ６に接続する配線が複雑化するのを防止することができ、実装基板９に搭載可能なメモリ容量を増大させることができる。
図４は、図２のコネクタ３の各ピンに伝えられる信号の名称の一例を示す図である。
図４において、図２のコネクタ３には、例えば、４１個のピンＰ１〜Ｐ４１を設けることができる。ここで、ピンＰ１、Ｐ２、Ｐ４、Ｐ１３、Ｐ２２、Ｐ２５、Ｐ２７、Ｐ２９、Ｐ３、Ｐ３８はグランドに接続することができる。ピンＰ４０、Ｐ４１は電源に接続することができる。ピンＰ３、Ｐ２４、Ｐ２６、Ｐ２８、Ｐ３０、Ｐ３２、Ｐ３４〜Ｐ３６には、システム動作を制御する信号を入力することができる。ピンＰ５〜Ｐ２１は、データ信号を入出力することができる。
図５は、図２の各テストパッド４に伝えられる信号の名称の一例を示す図である。
図５において、図２のテストパッド４には、例えば、３０個のテストパッドＴＰ１〜ＴＰ３０を設けることができる。ここで、テストパッドＴＰ１は図４のピンＰ２０に接続し、テストパッドＴＰ１はピンＰ１８に接続し、テストパッドＴＰ３はピンＰ１６に接続し、テストパッドＴＰ４はピンＰ１４に接続し、テストパッドＴＰ５はピンＰ１１に接続し、テストパッドＴＰ６はピンＰ９に接続し、テストパッドＴＰ７はピンＰ７に接続し、テストパッドＴＰ８はピンＰ５に接続し、テストパッドＴＰ９はピンＰ６に接続し、テストパッドＴＰ１０はピンＰ８に接続し、テストパッドＴＰ１１はピンＰ１０に接続し、テストパッドＴＰ１２はピンＰ１２に接続し、テストパッドＴＰ１３はピンＰ１５に接続し、テストパッドＴＰ１４はピンＰ１７に接続し、テストパッドＴＰ１５はピンＰ１９に接続し、テストパッドＴＰ１６はピンＰ２１に接続し、テストパッドＴＰ１７はピンＰ３４に接続し、テストパッドＴＰ１８はピンＰ３２に接続し、テストパッドＴＰ１９はピンＰ３５に接続し、テストパッドＴＰ２０はピンＰ３に接続し、テストパッドＴＰ２１はピンＰ２６に接続し、テストパッドＴＰ２２はピンＰ２４に接続し、テストパッドＴＰ２３はピンＰ３６に接続し、テストパッドＴＰ２４はピンＰ３７に接続し、テストパッドＴＰ２５はピンＰ３０に接続し、テストパッドＴＰ２６はピンＰ２３に接続し、テストパッドＴＰ２７はピンＰ３１に接続し、テストパッドＴＰ２８はピンＰ２８に接続し、テストパッドＴＰ２９は電源に接続し、テストパッドＴＰ３０はグランドに接続することができる。
図６は、図１のメモリモジュール２のテスト時の状態を示す断面図である。
図６において、実装基板９の裏面には、コントローラ用半導体チップ１６が実装されている。そして、コントローラ用半導体チップ１６は、ボンディングワイヤ１３を介して実装基板９と電気的に接続され、ボンディングワイヤ１３とともに封止樹脂１０にて封止されている。
また、ステージ２２上にはプローブ２３が立設され、プローブ２３はステージ２２を介してテスタ２１に接続されている。なお、プローブ２３は、図２のテストパッド４に位置に対応するように配置することができる。
そして、メモリモジュール２のテストを行う場合、プローブ２３をテストパッド４に接触させる。そして、テスタ２１からテスト信号がコントローラ６に入力され、コントローラ６からの応答がテスタ２１にて判定される。
なお、メモリモジュール２は、テスタ２１を交換して何種類かのテストを行うことができる。例えば、コントローラ６のテストやＮＡＮＤメモリ７ａ〜７ｄ全体のテストなどに分けて行うことができる。
ここで、実装基板９上にテストパッド４を形成することにより、プローブ２３をテストパッド４に接触させることでメモリモジュール２のテストを行うことができ、メモリモジュール２をテストする際にコネクタ３にケーブル８を抜き差しする必要がなくなる。このため、コネクタ３が磨耗したり金属屑がコネクタ３に付着したりするのを防止することができ、コネクタ３のピンピッチを狭くした場合においても、接触不良を低減することができる。
図７は、本発明の第２実施形態に係るメモリモジュール３１の概略構成を示すブロック図である。
図７において、このメモリモジュール３１には、図１のメモリモジュール２のテストパッド４の代わりに、テストパッド３２が実装基板９上に設けられている。ここで、テストパッド３２は、コネクタ３とダンピング抵抗５との間に直列に接続されている。これにより、テストパッド３２を実装基板９上に設けた場合においても、１００Ｍビット／ｓｅｃ以上の高速伝送に対応させることができる。
１ ホストコンピュータ、２、３１ メモリモジュール、３ コネクタ、４、３２ テストパッド、５ ダンピング抵抗、６ コントローラ、７ａ〜７ｄ ＮＡＮＤメモリ、８ ケーブル、８ａ キャリアテープ、８ｂ 配線、８ｃ 外部端子、９ 実装基板、１０ 封止樹脂、１１ａ〜１１ｂ ＮＡＮＤメモリ用ＢＧＡ、１２ａ〜１２ｂ ハンダボール、１３ ボンディングワイヤ、１６ コントローラ用半導体チップ、２１ テスタ、２２ ステージ、２３ プローブ

Claims (9)

  1. 実装基板の両面に実装された半導体メモリと、
    前記半導体メモリに対して奥行き方向に並べて前記実装基板上または前記実装基板の裏面に実装され、前記半導体メモリの読み書き制御を行うコントローラと、
    前記コントローラと重ならないように横方向にずらされた状態で前記実装基板上または前記実装基板の裏面に実装され、前記コントローラと外部との間でやり取りされる信号を受け渡すコネクタとを備えることを特徴とするメモリモジュール。
  2. 前記コネクタのピン数は３９以上、前記コネクタのピンピッチは、０．３ｍｍ以上かつ０．５ｍｍ以下の範囲であることを特徴とする請求項１に記載のメモリモジュール。
  3. 前記半導体メモリは、前記実装基板の両面に２個ずつ実装されていることを特徴とする請求項１または２に記載のメモリモジュール。
  4. 前記コネクタに対して横方向に並べて前記実装基板上に配置され、前記コントローラと外部との間でやり取りされるテスト信号を受け渡すテストパッドをさらに備えることを特徴とする請求項１から３のいずれか１項に記載のメモリモジュール。
  5. 前記テストパッドは、前記コネクタと前記コントローラとの結線から引き出されていることを特徴とする請求項４に記載のメモリモジュール。
  6. 前記テストパッドは、前記コネクタと前記コントローラとの間に直列に接続されていることを特徴とする請求項４に記載のメモリモジュール。
  7. 前記テストパッドと前記コントローラとの間に接続されたダンピング抵抗をさらに備えることを特徴とする請求項４から６のいずれか１項に記載のメモリモジュール。
  8. 前記実装基板は４層基板にて構成され、前記実装基板の第１層目および第４層目は配線層、第２層目はグランド層、第３層目は電源層として使用され、前記テストパッドと前記コネクタの結線は前記第２層目に形成されていることを特徴とする請求項４から７のいずれか１項に記載のメモリモジュール。
  9. 前記半導体メモリはＢＧＡ化され、前記コントローラは前記実装基板上にＣＯＢ実装されていることを特徴とする請求項１から８のいずれか１項に記載のメモリモジュール。
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