JP2011028840A - 半導体装置 - Google Patents
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Abstract
【解決手段】加えられる温度により状態が変化することにより情報を記憶するメモリセルと入出力回路とを有し、電源の立ち上げ時には、電源回路が立ち上がるまでワード線をオフすることにある。[効果]本発明によれば、不要な電流が素子に流れることを防げ、データの破壊を防ぐことができる。
【選択図】図1
Description
<電源立ち上げ時/電源立ち下げ時のシーケンス>
図1は、本発明のチップ構成を、図2に(a)に電源立ち上げ時の動作波形を、(b)に電源立ち下げ時の動作波形を、それぞれ示している。メモリアレイARRAYは、複数のワード線WLと複数のビット線BLより構成されており、ワード線WLとビット線BLの交点にメモリセルCELLが接続されている。各メモリセルCELLは、ワード線WLとビット線BLに接続されている。メモリセルの夫々は、Nチャネル型MOSトランジスタと記憶素子で構成されている。記憶素子は、たとえば相変化素子と呼ばれる素子である。ビット線BLにはアンプ回路AMPが、ワード線WLにはデコーダ回路ADECがそれぞれ接続されている。ワード線WLにはまた、ワード線WLを強制的に接地電位とするためのNチャネル型MOSトランジスタMN1が接続されており、ゲート電極は制御信号PRVに接続されている。電源回路は、リセット用の電源を供給する電源回路PSreset、セット用の電源を供給する電源回路PSset、読み出し用の電源を供給する電源回路PSreadの3種類から構成される。電源回路PSresetはリセット電圧Vresetを、電源回路PSsetはセット電圧Vsetを、電源回路PSreadは読み出し用電圧Vreadを、メモリアレイARRAYに供給する。電源回路PSresetには、活性化信号Cresetが、電源回路PSsetには、活性化信号Csetが、電源回路PSreadには、活性化信号Creadが入力される。電源電圧検出回路PRVNTは、電源電圧が供給されたことを検出し、各回路に制御信号(Creset、Cset、Cread、PRV)を出力する回路である。電源立ち上げのときの動作は、外部からの電源電圧VDDが‘L’から‘H’になると、これを検出回路PRVNTは検出し、ワード線WLを強制的に接地電位とする信号PRVに‘H’を出力する。その後、信号Cread、信号Cset、Creset、の順で‘H’レベルとし出力電圧が低い電源回路から活性化させていく。電源を立ち上げる順番は低い電圧の電源回路からが一般的により安全であるが、3つ同時でも、別の順番でもかまわない。全ての電源回路が安定したところで、信号PRVを‘H’から‘L’にし、ワード線WLの接地電位との接続を切り離す。以上のような動作により、電源の立ち上げ時に記憶素子へ電流が流れることを防止でき、発熱によるデータ破壊を防止することができる。
<メモリアレイ構成>
続いて、図1のメモリアレイの詳細な回路の一例を、図3に示したメモリアレイARRAY1を用いて説明する。メモリアレイARRAY1は、マイクロコントローラにオンチップメモリとして搭載されたり、不揮発メモリ単体に搭載されたりする。メモリセルアレイMEM_ARYは、複数のワード線WLと複数のビット線BLより構成されており、ワード線WLとビット線BLの交点にメモリセルCELLが接続されている。各メモリセルCELLは、メモリセルCELL00で例示されているようにノードN1でワード線WLと、ノードN2でビット線BLと、ノードN3で接地電位と接続されている。各メモリセルCELLの詳細を図4(a)と(b)に示す。メモリセルの夫々は、Nチャネル型MOSトランジスタMN00と記憶素子であるPCM00で構成されている。記憶素子PCM00は、たとえば相変化素子と呼ばれる素子であり、例えば、結晶状態では10kΩ程度の低い抵抗で、アモルファス状態では100kΩ以上の高い抵抗であることを特徴とする素子である。記憶素子PCM00は、記憶素子に加える温度でその状態を変化させることができる。具体的には、高い温度を記憶素子に加え溶融させ、急冷することによりアモルファス状態となり、低い温度を比較的長時間加えることにより結晶状態となる。アモルファス状態とすることをリセット動作、結晶状態とすることをセット動作を呼ぶ。素子に加える温度は、記憶素子PCM00に流す電流値、及び、電流を流す時間を変更することにより変えることができる。Nチャネル型MOSトランジスタMN00のゲート電極には、ノードN1を介してワード線WLが接続され、Nチャネル型MOSトランジスタを選択状態ではオン状態に、非選択状態ではオフ状態となるように制御する。また、本実施例のメモリセルは、記憶素子PCM00の抵抗値、言い換えれば、ビット線からソース線に流れる電流値の大小により情報を読み出す。従って、(a)に示すように相変化素子PCM00の一方の端子がノードN3を介して接地電位に接続されても、(b)に示すようにPCM00の一方の端子がノードN2を介してビット線に接続されてもよい。本明細書では、特に言及しない限り、(b)に示されるメモリセルを用いる。
<動作方式>
図7を用いて詳細な動作を説明する。電源立ち上げ時(POWER UP)は、外部電源電圧VDDが‘L’から‘H’になると、これを検出回路PRVNTは検出し、信号PRVが‘H’となる。これによりNチャネル型MOSトランジスタ(MN2、MN3)はオンし、全てのワード線は強制的に接地電位とされ、非選択状態となる。その後、信号Cread、信号Cset、信号Creset、の順で‘H’レベルとし出力電圧が低い電源回路から活性化させていく。全ての電源回路が安定したところで、制御回路PR_CONTによりINVSを‘L’から‘H’にすることにより信号PRVを‘H’から‘L’にし、ワード線WLの接地電位との強制的な接続を解除する。
<電源回路方式>
図9を用いて電源回路について説明する。本実施例では、電圧はVreset>VDD>Vset>Vreadの大小関係があり、リセット用電源回路PSresetは、昇圧回路で構成され、セット用電源回路PSsetと読み出し用電源回路PSreadは降圧回路で構成されている。電源電圧検出回路PRVNTから制御信号Cresetがリセット用電源回路PSresetへ、制御信号Csetがセット用電源回路PSsetへ、制御信号Creadが読み出し用電源回路PSreadへ、それぞれ接続される。また、リセット用電源回路PSresetから電圧Vresetが、セット用電源回路PSsetから電圧Vsetが、読み出し用電源回路PSreadから電圧Vreadが、それぞれメモリアレイARRAYへ供給される。
<その他の実施例>
図11は、図3に示したメモリアレイの一部を変更している。電源立ち上げ時ワード線WLを強制的に接地電位とする代わりに、ビット線BLとソース線SLを接続する方式である。制御アレイPRV_ARYには、Nチャネル型MOSトランジスタが行状に配置されている。Nチャネル型MOSトランジスタMN5は、ビット線BL0とソース線SLを接続するトランジスタであり、制御信号PRVにより制御される。電源立ち上げ時には、PRVが‘H’となり、ビット線BLとソース線SLは強制的に接続され、記憶素子に電流が流れることを防ぎ、データ破壊を防止する。ソース線SLは接地電位に接続される場合もあるが、接地電位にノイズが生じた場合でも記憶素子に電流が流れることがなく、データ破壊を防ぐことができる。
<連続読み出しによるデータ破壊>
発明者らは、同じ相変化素子を連続して読み出しを行なった場合、素子に流れる電流により発熱し、リセット素子(アモルファス状態)がセット化(結晶化)する問題が生じることを見出した。読み出し時の発熱を低減するためには、読み出し時に素子に印加する電圧を下げる、印加している時間を短くすることが有効である。電圧を下げると読み出し速度が劣化する。印加している時間を短くするには、ビット線を短くする必要があるため面積のオーバーヘッドが大きい。本実施例では、連続して読み出し動作が同一のメモリセルに行われた場合、実際にはメモリセルにアクセスせずに、データを出力することにより、発熱温度を下げる方法を提案する。
<エラー訂正回路>
読み出しによる発熱や温度の上昇によりリセット素子(アモルファス状態)がセット化(結晶化)するデータ破壊は同じアドレスで1ビット生じた場合、別のセルも破壊される可能性が高い。そこで、読み出し時にエラー訂正回路ECCで1ビットのエラーを検出した場合、全てのデータを再度書き戻すことが有効となる。これについて詳細に述べる。
Claims (9)
- アドレスに基づいてメモリセルにアクセスする半導体装置であって、
前記アドレスは、ロウアドレスとカラムアドレスを含み、
第1方向に延在する複数のワード線と前記複数のワード線と交差する第2方向に延在する複数のビット線と、前記複数のワード線と前記複数のビット線の交点に配置される複数のメモリセルとを含むメモリアレイと、
前記複数のワード線の夫々に接続される複数のワードドライバ回路と、
前記複数のビット線に接続され、前記複数のビット線の一部を選択して複数の読み出し回路と複数の書き込み回路に接続するカラム選択回路と、
前回のアクセスサイクルに係るロウアドレスとカラムアドレスを記憶するアドレス保持回路と、
アドレス比較回路とを有し、
前記ワード線は前記ロウアドレスをデコードして選択され、前記カラム選択回路は前記カラムアドレスをデコードして選択され、
前記アドレス比較回路は、今回のアクセスサイクルに係るロウアドレスとカラムアドレスと、前記アドレス保持回路に保持された前記ロウアドレスと前記カラムアドレスとを比較するものであり、
前記複数のメモリセルの夫々は、前記複数のビット線のうち対応する1本に互いに直列接続された選択素子と記憶素子とを有し、前記選択素子の制御電極が前記複数のワード線のうち対応する1本に接続されて構成され、
前記記憶素子は、抵抗値の変化でデータを記憶するものであり、
連続する読み出しアクセスサイクルに於いて、前記アドレス比較回路が今回のアクセスサイクルに係るロウアドレスとカラムアドレスとがともに前回のアクセスサイクルに係るロウアドレスとカラムアドレスと等しいことを検出した場合には、前記ワード線をオンしないことを特徴とする半導体装置。 - 請求項1において、前記半導体装置は、さらにプリチャージ回路を有し、
前記プリチャージ回路は前記カラム選択回路によって選択される前記ビット線をプリチャージし、前記メモリアレイ内の他のビット線をプリチャージしないことを特徴とする半導体装置。 - 請求項1において、前記半導体装置は、連続する読み出しアクセスサイクルに於いて、前記アドレス比較回路が今回のアクセスサイクルに係るロウアドレスとカラムアドレスとがともに前回のアクセスサイクルに係るロウアドレスとカラムアドレスとそれぞれ等しいことを検出した場合には、前記読み出し回路の値を出力することを特徴とする半導体装置。
- 請求項1において、前記記憶素子は、相変化素子であることを特徴とする半導体装置。
- 第1方向に延在する複数のワード線と前記複数のワード線と交差する第2方向に延在する複数のビット線と、前記複数のワード線と前記複数のビット線の交点に配置される複数のメモリセルとを含むメモリアレイと、
前記複数のワード線の夫々に接続される複数のワードドライバ回路と、
前記複数のビット線に接続される複数の読み出し回路と書き込み回路と、
エラーを訂正する回路を有し、
前記複数のメモリセルの夫々は、前記複数のビット線のうち対応する1本に互いに直列接続された選択素子と記憶素子とを有し、前記選択素子の制御電極が前記複数のワード線のうち対応する1本に接続されて構成され、
前記記憶素子は、抵抗値の変化でデータを記憶するものであり、
前記エラー訂正回路によりエラービットを検出した場合に、前記エラー訂正回路で訂正されたデータを書き込むことを特徴とする半導体装置。 - 請求項5において、前記記憶素子は、相変化素子であることを特徴とする半導体装置。
- 請求項6において、
前記エラー訂正回路によりエラービットを検出した場合に、前記相変化素子の非結晶化のみを行なうことを特徴とする半導体装置。 - 請求項5において、前記エラー訂正のための読み出しは、通常の読み出しよりも少ないマージンで実行することを特徴とする半導体装置。
- 請求項5において、リセット動作は、通常のアクセスサイクルに隠蔽されることを特徴とする半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
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Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
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JP2010223931A JP5143205B2 (ja) | 2010-10-01 | 2010-10-01 | 半導体装置 |
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Application Number | Title | Priority Date | Filing Date |
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JP2012210680A Division JP2013041662A (ja) | 2012-09-25 | 2012-09-25 | 半導体装置 |
Publications (2)
Publication Number | Publication Date |
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JP2011028840A true JP2011028840A (ja) | 2011-02-10 |
JP5143205B2 JP5143205B2 (ja) | 2013-02-13 |
Family
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Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2004355689A (ja) * | 2003-05-28 | 2004-12-16 | Hitachi Ltd | 半導体装置 |
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