JP2011024039A - 局部発振器 - Google Patents
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Abstract
【課題】リング構成の遅延段に介在させた可変容量素子に与える離散値を取る制御信号に対する発振周波数の線形性を確保できる局部発振器を提供すること。
【解決手段】3個の差動構成非反転遅延回路12a,12b,12cで構成されるリングオシレータにおいて、出力側の差動構成非反転遅延回路12cを除く全ての差動構成非反転遅延回路12a,12bの各差動出力間に、発振周波数と1対1の関係にある遅延制御信号Bの対応するビットの論理値に応じて容量値が個別に制御される互いに等しい数の可変容量素子C1〜CMが並列に接続され、遅延制御信号Bの各ビットは、周波数的に連続する遅延制御信号が1つの差動構成非反転遅延回路の出力側に配置される前記等しい数の可変容量素子に接続されない関係で、差動構成非反転遅延回路の各出力側に配置される前記等しい数の可変容量素子と1対1に接続されている。
【選択図】 図2
【解決手段】3個の差動構成非反転遅延回路12a,12b,12cで構成されるリングオシレータにおいて、出力側の差動構成非反転遅延回路12cを除く全ての差動構成非反転遅延回路12a,12bの各差動出力間に、発振周波数と1対1の関係にある遅延制御信号Bの対応するビットの論理値に応じて容量値が個別に制御される互いに等しい数の可変容量素子C1〜CMが並列に接続され、遅延制御信号Bの各ビットは、周波数的に連続する遅延制御信号が1つの差動構成非反転遅延回路の出力側に配置される前記等しい数の可変容量素子に接続されない関係で、差動構成非反転遅延回路の各出力側に配置される前記等しい数の可変容量素子と1対1に接続されている。
【選択図】 図2
Description
本発明は、局部発振器に関するものである。
離散的に発振周波数を制御可能な発振器(DCO:Digitally Controlled Oscillator)を用いる全デジタル位相同期ループ(ADPLL:All Digital Phase Locked Loop)では、離散化による量子化誤差が位相雑音として発振器の出力に現れる。そのため、ADPLLで用いる発振器では、量子化誤差を小さくすること、つまり、離散値を取る制御信号(制御コード)毎の周波数の可変量を小さくすることが重要である。
ここで、本発明は、低周波のADPLLで用いる発振器(DCO)を上記の要件を考慮して実現することを企図しており、小型化が可能なリングオシレータを用いて構成することを考える。
一般的なリングオシレータは、各遅延回路を流れる電流を制御することで遅延量を変化させ発振周波数を制御している。このようなリングオシレータで離散的に発振周波数を変化させるにはカレントミラーによる電流比を切り替えることで実現可能である。しかし、一般的にリングオシレータの電流に対する周波数可変量は非常に大きく、実用になりそうな周波数間隔を実現するには非常に小さな間隔で電流を制御する必要が出てくる。また、電流値を切り替えると電源に雑音が乗り悪影響を与える可能性が出てくる。
なお、例えば特許文献1では、各遅延回路を流れる電流を制御しないで遅延量を変化させる方法として、遅延回路を差動増幅回路つまり差動構成非反転遅延回路で構成したリングオシレータにおいて、各差動増幅回路の各出力端子と接地との間にそれぞれ設けられる抵抗素子と並列に、可変容量回路を設け、それぞれの可変容量回路の容量値を複数ビットの制御信号のビット値に応じて変更する方法が提案されている。しかし、この方法では、各出力端子に均一な容量を配することが難しく発振周波数の線形性を確保することができない。
本発明は、上記に鑑みてなされたものであり、リング構成の遅延段に介在させた可変容量素子に与える離散値を取る制御信号に対する発振周波数の線形性を確保できる局部発振器を提供することを目的とする。
本願発明の一態様によれば、3個以上の差動構成非反転遅延回路を直列に接続し、終端の差動構成非反転遅延回路の出力を極性を入れ替えて始端の差動構成非反転遅延回路の入力へ帰還して発振リングを構成し、前記終端の差動構成非反転遅延回路から外部へ周波数信号を取り出す局部発振器において、前記終端の差動構成非反転遅延回路を除く全ての差動構成非反転遅延回路の各差動出力間に、発振周波数と1対1の関係にある遅延制御信号の対応するビットの論理値に応じて容量値が個別に制御される互いに等しい数の可変容量素子が並列に接続され、前記遅延制御信号の各ビットは、周波数的に連続する遅延制御信号が1つの前記差動構成非反転遅延回路の出力側に配置される前記等しい数の可変容量素子に接続されない関係で、前記全ての差動構成非反転遅延回路の各出力側に配置される前記等しい数の可変容量素子と1対1に接続されていることを特徴とする局部発振器が提供される。
本発明によれば、リング構成の遅延段に介在させた可変容量素子に与える離散値を取る制御信号に対する発振周波数の線形性を確保できる局部発振器を実現できるという効果を奏する。
以下に添付図面を参照して、本発明の実施の形態に係る局部発振器を詳細に説明する。なお、これらの実施の形態により本発明が限定されるものではない。
(第1の実施の形態)
図1は、ADPLLの基本構成を示すブロック図である。図2は、図1に示すDCOとして用いる本発明の第1の実施の形態に係る局部発振器の構成を示すブロック図である。まず、図1を参照して、ADPLLの構成と動作について簡単に説明する。
図1は、ADPLLの基本構成を示すブロック図である。図2は、図1に示すDCOとして用いる本発明の第1の実施の形態に係る局部発振器の構成を示すブロック図である。まず、図1を参照して、ADPLLの構成と動作について簡単に説明する。
図1に示すADPLLは、DCO1と、カウンタ2と、リタイミング回路であるフリップフロップ3と、時間デジタル変換器(TDC:Time to Digital Converter)4と、アキュムレータ5と、デジタル位相比較器を構成する加算器6,7と、ループフィルタとして機能するデジタルフィルタ8と、ゲイン補正器9とを備えている。
DCO1は、ゲイン補正器9からの制御コードAが示す周波数Fcのクロック信号CKVを出力する。フリップフロップ3は、外部からデータ入力端子Dに入力される参照信号REFをDCO1が出力するクロック信号CKVに同期して取り込み、データ出力端子Qからその同期化した参照信号REFを出力する。
カウンタ2は、DCO1が出力するクロック信号CKVの周期数を積算するアキュムレータ2aを備え、フリップフロップ3が出力するクロック信号CKVに同期した参照信号REFの入力時におけるアキュムレータ2aの積算値を加算器6の一方の加算入力端子に出力する。
TDC4は、DCO1の出力クロック信号CKVを多段に遅延する遅延回路と、該遅延回路の各遅延段の出力を外部からの参照信号REFに同期して取り込む複数のフリップフロップと、該複数のフリップフロップの出力状態からクロック信号CKVの1周期以下の位相情報を生成する回路とを備え、その生成した1周期以下の位相情報を加算器6の他方の加算入力端子に出力する。
加算器6は、カウンタ2からの積算値を整数部とし、TDC4からの1周期以下の位相情報を小数部とする形で両者を加算する。加算器6の加算結果は、参照信号REFの周波数Frefで規格化した位相情報として加算器7の減算入力端子に与えられる。加算器7の加算入力端子には、アキュムレータ5の出力が入力される。
アキュムレータ5は、外部から、周波数制御語FCWとしてDCO1の発振周波数Fcと参照信号REFの周波数Frefとの比「Fc/Fref」が入力され、また、参照信号REFが入力される。アキュムレータ5は、比「Fc/Fref」を時間積分して位相情報に変換し、参照信号REFが入力した時の位相情報を位相制御情報として加算器7の加算入力端子に出力する。
加算器7は、アキュムレータ5からの位相制御情報と加算器6からの位相情報との減算を行って位相誤差情報を生成する。デジタルフィルタ8は、ループフィルタとして加算器7が出力する位相誤差情報について低域通過処理を施しDCO1に対する制御値を生成する。ゲイン補正器9は、デジタルフィルタ8が生成した制御値に係数Kを乗算しDCO1が有する制御値に対する周波数利得分を補正した制御コードAを生成する。以上の繰り返し動作によって、比「Fc/Fref」をnとすれば、Fc=n×Frefが成立するように、DCO1の発振周波数が制御される。
さて、図2において、本第1の実施の形態に係る局部発振器11は、3個の差動構成非反転遅延回路12a,12b,12cをこの順に直列に接続し、終端の差動構成非反転遅延回路12cの出力を極性を入れ替えて始端の差動構成非反転遅延回路12aの入力へ帰還して発振リングを構成し、終端の差動構成非反転遅延回路12cから外部へ周波数信号を取り出す構成において、終端の差動構成非反転遅延回路12cを除いた差動構成非反転遅延回路12a,12bの各出力側に、同じ構成の可変容量バンク13a,13bが設けられている。可変容量バンク13a,13bに対する遅延制御信号Bは、発振周波数と1対1の関係にある制御信号であり、図1に示した制御コードAをサーマルコードに変換して生成される。具体的には、遅延制御信号Bを構成するサーマルコードは、例えば、制御コードAが増加すれば、増加した分のビット数だけ右から順に“0”から“1”に変化する形で変換生成される。
可変容量バンク13a,13bは、それぞれ、対応する差動構成非反転遅延回路の差動出力間に、互いに等しい数(例えば「M個」とする)の可変容量素子C1〜CMが並列に接続された構成である。可変容量素子C1〜CMは、それぞれ、例えば、差動の各出力端子に対応するゲート端子が接続される2つのMOSトランジスタを互いのソース端子とドレイン端子と基板端子とを一括接続し、その一括接続端の電位を遅延制御信号Bの対応するビットの論理値に応じて電源電位または接地電位に設定することで、個別に差動出力間に負荷する容量値を可変できるようになっている。
この場合、図1に示した制御コードAが連続する2以上の周波数を指示していて、それに基づく遅延制御信号Bにより、例えば可変容量バンク13aの可変容量素子C1〜CMによる可変遅延量が連続して負荷されると、制御コードAに対し階段状に変化する発振周波数の階段途中に大きな段差部分ができる。これが位相雑音を発生させる原因になる。
そのため、図2に示す構成では、遅延制御信号Bは、例えば2Mビットで構成されている。この2Mビットの遅延制御信号Bを構成するサーマルコードは、図1に示した制御コードAが局部発振器11に入力する際に、発振周波数毎の制御コードAの2つから変換生成される。そして、2Mビットの遅延制御信号Bのうち、一方のMビットの遅延制御信号Bが可変容量バンク13aの可変容量素子C1〜CMを制御し、他方のMビットの遅延制御信号Bが可変容量バンク13aの可変容量素子C1〜CMを制御するように、2Mビットの遅延制御信号Bと可変容量バンク13a,13bそれぞれの可変容量素子C1〜CMとは1対1に接続されている。
これによって、隣接する2つの発振周波数において、一方の発振信周波数では可変容量バンク13aの可変容量素子C1〜CMによる可変遅延量が負荷され、他方の発振信周波数では可変容量バンク13bの可変容量素子C1〜CMによる可変遅延量が負荷されるようになる。つまり、周波数を切り替える際の遅延量の変化が各遅延段に分散されるので、制御コードAに対する発振周波数の線形性を確保でき、位相雑音への周波数制御の影響を少なくすることができる。
(第2の実施の形態)
図3は、図1に示すDCOとして用いる本発明の第2の実施の形態に係る局部発振器の構成を示すブロック図である。図2(第1の実施の形態)では、基本構成を示した。本第2の実施の形態では、差動構成非反転遅延回路を3以上の任意の個数用いた構成を示す。
図3は、図1に示すDCOとして用いる本発明の第2の実施の形態に係る局部発振器の構成を示すブロック図である。図2(第1の実施の形態)では、基本構成を示した。本第2の実施の形態では、差動構成非反転遅延回路を3以上の任意の個数用いた構成を示す。
図3において、本第2の実施の形態に係る局部発振器15は、(n+1)個の差動構成非反転遅延回路16−1〜16−(n+1)をこの順に直列に接続し、終端の差動構成非反転遅延回路16−(n+1)の出力を極性を入れ替えて始端の差動構成非反転遅延回路16−1の入力へ帰還して発振リングを構成し、終端の差動構成非反転遅延回路16−(n+1)から外部へ周波数信号を取り出す構成において、終端の差動構成非反転遅延回路16−(n+1)を除いた差動構成非反転遅延回路16−1〜16−nの各出力側に、同じ構成の可変容量バンク17−1〜17−nが設けられている。可変容量バンク17−1〜17−nは、それぞれ、第1の実施の形態と同様に、並列接続したM個の可変容量素子C1〜CMで構成される。可変容量バンク17−1〜17−nに対する遅延制御信号Cもは、発振周波数と1対1の関係にある制御信号であり、図1に示した制御コードAをサーマルコードに変換して生成される。
第1の実施の形態にて説明したのと同様の考えで、遅延制御信号Cは、例えばn×Mビットで構成されている。n×Mビットの遅延制御信号Cを構成するサーマルコードは、図1に示した制御コードAが局部発振器15に入力する際に、発振周波数毎の制御コードAのn個から生成される。そして、n×Mビットの遅延制御信号Cの中で周波数的に連続する遅延制御信号は互いに異なる可変容量バンクの可変容量素子C1〜CMを制御するように、n×Mビットの遅延制御信号Cとn個の可変容量バンク17−1〜17−nそれぞれの可変容量素子C1〜CMとは1対1に接続されている。
これによって、第1の実施の形態と同様の効果が得られる。加えて、本第2の実施の形態のように、容量バンクを設ける遅延段の個数が増えれば、電源ノイズが重畳されても複数の遅延段に分散されるので、発振周波数信号に載るノイズを減らすことができる。
ここで、第1、第2の実施の形態では、説明の便宜から、制御コードAからサーマルコードに変換された遅延制御信号B,Cのビット数は、各遅延段の可変容量素子の総数Mと等しいとしたが、各遅延段の可変容量素子の総数M、遅延制御信号B,Cのビット数よりも多ければよい。この場合には、第1の実施の形態での遅延制御信号Bの例で言えば、2つの遅延段の各々における可変容量素子C1〜CMとの関係は次のようになる。遅延制御信号Bのビット数mがm<Mである場合、可変容量素子C1〜CMの中で、m個の可変容量素子は、上記一括接続端が遅延制御信号Bの対応するビットの論理値に応じて電源電位または接地電位に制御され、残りのM−m個の可変容量素子は、動作の安定性のために、上記一括接続端を電源または接地に接続した構成となる。
なお、第1、第2の実施の形態では、3個以上の差動構成非反転遅延回路(つまり差動増幅回路)を用いたリングオシレータへの適用例を示したが、3以上の奇数個の反転遅延回路(つまりインバータ回路)を用いたリングオシレータへも同様に適用できることは言うまでもない。
1 デジタル制御発振器(DCO)、2 カウンタ、3 フリップフロップ(リタイミング回路)、4 時間デジタル変換器(TDC)、5 アキュムレータ、6,7 加算器(デジタル位相比較器)、8 デジタルフィルタ(ループフィルタ)、9 ゲイン補正器、11,15 局部発振器(リングオシレータ)、12a,12b,12c,16−1〜16−(n+1) 差動構成非反転遅延回路、13a,13b,17−1〜17−n 可変容量バンク、C1〜CM 可変容量素子、A 制御コード、B,C 遅延制御信号。
Claims (2)
- 3個以上の差動構成非反転遅延回路を直列に接続し、終端の差動構成非反転遅延回路の出力を極性を入れ替えて始端の差動構成非反転遅延回路の入力へ帰還して発振リングを構成し、前記終端の差動構成非反転遅延回路から外部へ周波数信号を取り出す局部発振器において、
前記終端の差動構成非反転遅延回路を除く全ての差動構成非反転遅延回路の各差動出力間に、発振周波数と1対1の関係にある遅延制御信号の対応するビットの論理値に応じて容量値が個別に制御される互いに等しい数の可変容量素子が並列に接続され、
前記遅延制御信号の各ビットは、周波数的に連続する遅延制御信号が1つの前記差動構成非反転遅延回路の出力側に配置される前記等しい数の可変容量素子に接続されない関係で、前記全ての差動構成非反転遅延回路の各出力側に配置される前記等しい数の可変容量素子と1対1に接続されている
ことを特徴とする局部発振器。 - リング状に接続した3以上の奇数個の反転遅延回路のうち外部へ周波数信号を取り出す1つの反転遅延回路を除いた偶数個全ての反転遅延回路の各出力端子と接地との間に、発振周波数と1対1の関係にある遅延制御信号の対応するビットの論理値に応じて容量値が個別に制御される互いに等しい数の可変容量素子が並列に接続され、
前記遅延制御信号の各ビットは、周波数的に連続する遅延制御信号が1つの前記反転遅延回路の出力側に配置される前記等しい数の可変容量素子に接続されない関係で、前記全ての反転遅延回路の各出力側に配置される前記等しい数の可変容量素子と1対1に接続されている
ことを特徴とする局部発振器。
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