JP2011009328A - 半導体記憶装置及びその製造方法 - Google Patents
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Abstract
【解決手段】半導体記憶装置1において、セルアレイ部CAにはバックゲート電極21を設け、周辺回路部SCには電界効果トランジスタ25のゲート電極22を設ける。バックゲート電極21及びゲート電極22は、下層側から順に、n型シリコン層15、金属シリサイド層16、p型シリコン層17が積層された3層構造の導電膜18により形成する。また、バックゲート電極21において、p型シリコン層17内にU字ピラー41の接続部材39を設ける。そして、コンタクトプラグ58c及び58eを、それぞれバックゲート電極21及びゲート電極22の金属シリサイド層16に接触させる。
【選択図】図1
Description
図1(a)〜(d)は、本実施形態に係る半導体記憶装置を例示する断面図であり、(a)はセルアレイ部のビット線方向に沿った断面を示し、(b)はセルアレイ部のソース線に沿った断面を示し、(c)はセルアレイ部の端部を示し、(d)は周辺回路部を示し、
図2は、本実施形態に係る半導体記憶装置のセルアレイ部を例示する斜視図であり、
図3(a)はセルアレイ部のバックゲート電極を例示する断面図であり、(b)は周辺回路部のトランジスタのゲート電極を例示する断面図である。
なお、図2においては、図を見易くするために、主として導電部分のみを示し、絶縁部分の大部分は図示を省略している。また、図3(a)及び(b)においては、シリコン基板、STI、バックゲート電極、ゲート電極及びコンタクトプラグのみを示している。
図4〜図23は、本実施形態に係る半導体記憶装置の製造方法を例示する工程断面図であり、各図の(a)はセルアレイ部のビット線方向に沿った断面を示し、(b)はセルアレイ部のソース線に沿った断面を示し、(c)はセルアレイ部の端部を示し、(d)は周辺回路部を示す。
本実施形態においては、セルアレイ部CAに設けられたバックゲート電極21と、周辺回路部SCに設けられた電界効果トランジスタ25のゲート電極22とを、共に、n型シリコン層15、金属シリサイド層16、p型シリコン層17がこの順に積層された3層膜により形成している。そして、コンタクトプラグ58cをバックゲート電極21の金属シリサイド層16に接触させ、コンタクトプラグ58eをゲート電極22の金属シリサイド層16に接触させている。これにより、バックゲート電極21及びゲート電極22の配線抵抗を低減すると共に、コンタクトプラグ58cとバックゲート電極21との間の接触抵抗、及びコンタクトプラグ58eとゲート電極22との間の接触抵抗を低減することができる。
Claims (5)
- セルアレイ部及び周辺回路部が設定された半導体記憶装置であって、
半導体基板と、
前記セルアレイ部における前記半導体基板上に設けられた絶縁膜と、
前記絶縁膜上に設けられたバックゲート電極と、
前記バックゲート電極上に設けられ、それぞれ複数の絶縁膜及び電極膜が交互に積層された積層体と、
前記積層体の積層方向に延び前記積層体を貫く複数本の半導体ピラーと、
前記バックゲート電極の内部又は上方に設けられ、1本の前記半導体ピラーの下端部と他の1本の前記半導体ピラーの下端部とを相互に接続する接続部材と、
前記電極膜と前記半導体ピラーとの間、及び前記バックゲート電極と前記接続部材との間に設けられた電荷蓄積層と、
前記バックゲート電極に電位を印加するバックゲート電極用コンタクトと、
前記周辺回路部における前記半導体基板の上層部分に相互に離隔して形成された一対のソース・ドレイン領域と、
前記半導体基板上における前記ソース・ドレイン領域間の領域の直上域に設けられたゲート絶縁膜と、
前記ゲート絶縁膜上に設けられたゲート電極と、
前記ゲート電極に電位を印加するゲート電極用コンタクトと、
を備え、
前記バックゲート電極及び前記ゲート電極は、
下側半導体層と、
前記下側半導体層上に設けられた導電体層と、
前記導電体層上に設けられた上側半導体層と、
を有し、
前記接続部材は前記上側半導体層の内部又は上方に設けられており、
前記バックゲート電極用コンタクト及び前記ゲート電極用コンタクトは、前記導電体層に接触していることを特徴とする半導体記憶装置。 - 前記下側半導体層の導電型と前記上側半導体層の導電型とが相互に異なることを特徴とする請求項1記載の半導体記憶装置。
- 前記下側半導体層の導電型はn型であり、前記上側半導体層の導電型はp型であることを特徴とする請求項2記載の半導体記憶装置。
- 前記積層体上に設けられ第1方向に延びる複数本の選択ゲート電極と、
前記選択ゲート電極と前記半導体ピラーとの間に設けられたゲート絶縁膜と、
前記第1方向に延び、前記1本の半導体ピラーの上端部に接続された複数本のソース線と、
前記第1方向に対して交差する第2方向に延び、前記他の1本の半導体ピラーの上端部に接続された複数本のビット線と、
をさらに備え、
前記電極膜は、前記第1方向に延びる複数本の制御ゲート電極に分断されており、
前記半導体ピラーは、前記第1方向及び前記第2方向に沿ってマトリクス状に配列され、前記選択ゲート電極を貫いていることを特徴とする請求項1〜3のいずれか1つに記載の半導体記憶装置。 - セルアレイ部及び周辺回路部が設定された半導体記憶装置の製造方法であって、
半導体基板上に絶縁膜を形成する工程と、
前記絶縁膜上に下側半導体層、金属シリサイド層及び上側半導体層がこの順に積層された導電膜を形成する工程と、
前記導電膜を加工して、前記セルアレイ部にバックゲート電極を形成すると共に、前記周辺回路部にゲート電極を形成する工程と、
前記半導体基板における前記ゲート電極の直下域を挟む領域にソース・ドレイン領域を形成する工程と、
前記セルアレイ部に形成された前記上側半導体層の上面に複数個の凹部を形成する工程と、
前記凹部内に犠牲材を埋め込む工程と、
前記バックゲート電極上にそれぞれ複数の絶縁膜及び電極膜を交互に積層して積層体を形成する工程と、
前記積層体に前記積層体の積層方向に延びる貫通ホールを形成し、各前記犠牲材にそれぞれ2本の前記貫通ホールを到達させる工程と、
前記貫通ホールを介してエッチングを行い、前記犠牲材を除去する工程と、
前記貫通ホール及び前記凹部の内面上に電荷蓄積層を形成する工程と、
前記貫通ホール及び前記凹部の内部に半導体材料を埋め込んで、前記凹部内に接続部材を形成すると共に前記貫通ホール内に半導体ピラーを形成する工程と、
前記バックゲート電極の前記金属シリサイド層に到達するバックゲート電極用コンタクトを形成すると共に、前記ゲート電極の前記金属シリサイド層に到達するゲート電極用コンタクトを形成する工程と、
を備えたことを特徴とする半導体記憶装置の製造方法。
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