KR102392685B1 - 배선 구조체를 갖는 반도체 소자 - Google Patents

배선 구조체를 갖는 반도체 소자 Download PDF

Info

Publication number
KR102392685B1
KR102392685B1 KR1020150096024A KR20150096024A KR102392685B1 KR 102392685 B1 KR102392685 B1 KR 102392685B1 KR 1020150096024 A KR1020150096024 A KR 1020150096024A KR 20150096024 A KR20150096024 A KR 20150096024A KR 102392685 B1 KR102392685 B1 KR 102392685B1
Authority
KR
South Korea
Prior art keywords
wiring
interconnection structure
interconnection
peripheral
cell
Prior art date
Application number
KR1020150096024A
Other languages
English (en)
Other versions
KR20170005660A (ko
Inventor
이도현
박영우
박정훈
이재덕
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020150096024A priority Critical patent/KR102392685B1/ko
Priority to US15/201,922 priority patent/US9875931B2/en
Publication of KR20170005660A publication Critical patent/KR20170005660A/ko
Priority to US15/857,961 priority patent/US10418278B2/en
Priority to US16/534,195 priority patent/US10566233B2/en
Priority to US16/751,744 priority patent/US10707126B2/en
Application granted granted Critical
Publication of KR102392685B1 publication Critical patent/KR102392685B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H01L27/11514—
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76816—Aspects relating to the layout of the pattern or to the size of vias or trenches
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226—Via connections in a multilevel interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53257—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being a refractory metal
    • H01L23/53266—Additional layers associated with refractory-metal layers, e.g. adhesion, barrier, cladding layers
    • H01L27/11507—
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/40—EEPROM devices comprising charge-trapping gate insulators characterised by the peripheral circuit region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/50—EEPROM devices comprising charge-trapping gate insulators characterised by the boundary region between the core and peripheral circuit regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H01L23/5283—Cross-sectional geometry
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/5329—Insulating materials
    • H01L23/53295—Stacked insulating layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H01L2924/143—Digital devices
    • H01L2924/1434—Memory
    • H01L2924/1435—Random access memory [RAM]
    • H01L2924/1443—Non-volatile random-access memory [NVRAM]

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Semiconductor Memories (AREA)
  • Geometry (AREA)

Abstract

배선 구조체를 갖는 반도체 소자를 제공한다. 이 반도체 소자는 반도체 기판 상에 배치되는 반도체 패턴; 상기 반도체 패턴 상에 배치되는 메모리 셀 어레이; 및 상기 반도체 패턴과 상기 반도체 기판 사이에 배치되는 주변 배선 구조체를 포함한다. 상기 주변 배선 구조체는 상부 배선 구조체 및 상기 상부 배선 구조체 하부의 하부 배선 구조체를 포함하고, 상기 상부 배선 구조체는 상부 배선 및 상부 배리어 층을 포함하고, 상기 하부 배선 구조체는 하부 배선 및 하부 배리어 층을 포함하고, 상기 상부 배리어 층은 상기 상부 배선의 바닥면 하부에 배치되며 상기 상부 배선의 측면을 덮지 않고, 상기 하부 배리어 층은 상기 하부 배선의 바닥면 하부에 배치되며 상기 하부 배선의 측면을 덮는다.

Description

배선 구조체를 갖는 반도체 소자{Semiconductor Device Having an Interconnection Structure}
본 발명의 기술적 사상은 배선 구조체를 갖는 반도체 소자, 상기 반도체 소자의 형성 방법, 및 이들을 채택하는 전자 시스템에 관한 것이다.
낸드 플래쉬 메모리 등과 같은 반도체 소자에서, 집적도는 반도체 제품의 가격을 결정할 수 있는 중요한 요인 중 하나이다. 집적도를 증가시키기 위하여 3차원적으로 배열되는 메모리 셀들이 제안되고 있으며 3차원 메모리 셀들에 전기적 신호를 인가할 수 있는 배선 구조체들 및 주변의 회로들이 차지하는 평면적을 줄이기 위한 연구가 진행되고 있다.
본 발명의 기술적 사상이 해결하려는 과제는 집적도를 증가시킬 수 있는 반도체 소자의 구조를 제공하는데 있다.
본 발명의 기술적 사상이 해결하려는 과제는 집적도를 증가시키면서 반도체 기판의 뒤틀림(warpage)를 제어할 수 있는 반도체 소자의 구조를 제공하는데 있다.
본 발명의 기술적 사상이 해결하려는 과제는 수직 방향으로 배열되는 복수의 셀 게이트들의 응력 특성과 다른 응력 특성을 갖는 물질 막을 구비하는 주변 배선 구조체를 포함하는 반도체 소자의 구조를 제공하는데 있다.
본 발명의 기술적 사상이 해결하려는 과제는 미세 패턴을 형성할 수 있는 다마신 구조의 하부 배선 및 전기적 특성을 향상시킬 수 있는 상부 배선을 구비하는 주변 배선 구조체를 포함하는 반도체 소자의 구조를 제공하는데 있다.
본 발명의 기술적 사상이 해결하고자 하는 과제는 상기 반도체 소자의 형성 방법을 제공하는데 있다.
본 발명의 기술적 사상이 해결하고자 하는 과제는 상기 반도체 소자를 갖는 전자 장치 및 전자 시스템을 제공하는데 있다.
본 발명이 해결하려는 과제들은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당 업자에게 명확하게 이해될 수 있을 것이다.
본 발명의 기술적 사상의 일 양태에 따른 반도체 소자를 제공한다. 이 반도체 소자는 반도체 기판 상에 배치되는 반도체 패턴; 상기 반도체 패턴 상에 배치되는 메모리 셀 어레이; 및 상기 반도체 패턴과 상기 반도체 기판 사이에 배치되는 주변 배선 구조체를 포함한다. 상기 주변 배선 구조체는 상부 배선 구조체 및 상기 상부 배선 구조체 하부의 하부 배선 구조체를 포함하고, 상기 상부 배선 구조체는 상부 배선 및 상부 배리어 층을 포함하고, 상기 하부 배선 구조체는 하부 배선 및 하부 배리어 층을 포함하고, 상기 상부 배리어 층은 상기 상부 배선의 바닥면 하부에 배치되며 상기 상부 배선의 측면을 덮지 않고, 상기 하부 배리어 층은 상기 하부 배선의 바닥면 하부에 배치되며 상기 하부 배선의 측면을 덮는다.
본 발명의 기술적 사상의 다른 양태에 따른 반도체 소자를 제공한다. 이 반도체소자는 반도체 기판 상에 배치되는 반도체 패턴; 상기 반도체 패턴 상에 배치되는 정보 저장 요소; 및 상기 반도체 패턴과 상기 반도체 기판 사이에 배치되는 주변 배선 구조체를 포함한다. 상기 주변 배선 구조체는 하부 배선 구조체 및 상기 하부 배선 구조체 상의 상부 배선 구조체를 포함하고, 상기 하부 배선 구조체는 하부 콘택 플러그, 하부 배선 및 하부 배리어 층을 포함하고, 상기 상부 배선 구조체는 상부 콘택 플러그, 상부 배선 및 상부 배리어 층을 포함하고, 상기 상부 배선은 상기 하부 배선 보다 큰 두께를 갖는다.
본 발명의 기술적 사상의 또 다른 양태에 따른 반도체 소자를 제공한다. 이 반도체 소자는 반도체 기판 상에 배치되는 주변 트랜지스터; 상기 반도체 기판 상에 배치되며 상기 주변 트랜지스터와 중첩하는 반도체 패턴; 상기 반도체 패턴 상에 배치되는 제1 메모리 셀 어레이; 및 상기 반도체 기판과 상기 반도체 패턴 사이에 배치되며 상기 주변 트랜지스터와 전기적으로 연결되는 주변 배선 구조체를 포함한다. 상기 주변 배선 구조체는 상부 배선 구조체, 상기 상부 배선 구조체 하부의 하부 배선 구조체를 포함하고, 상기 상부 배선 구조체는 상부 배선 및 상부 배리어 층을 포함하고, 상기 하부 배선 구조체는 하부 배선 및 하부 배리어 층을 포함하고, 상기 상부 배리어 층은 상기 상부 배선의 바닥면 하부에 배치되며 상기 상부 배선의 측면을 노출시키고, 상기 하부 배리어 층은 상기 하부 배선의 바닥면 하부에 배치되며 상기 하부 배선의 측면을 덮는다.
기타 실시 예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 기술적 사상의 실시 예들에 따르면, 집적도를 증가시키기 위하여 반도체 기판 상에 반도체 패턴을 배치하고, 상기 반도체 패턴 상에 3차원 메모리 셀들을 포함하는 메모리 셀 어레이를 배치하고, 상기 반도체 기판과 상기 반도체 패턴 사이에 주변 배선 구조체를 배치할 수 있다. 상기 주변 배선 구조체는 미세 패턴을 형성할 수 있는 다마신 구조의 하부 배선 구조체 및 전기적 특성을 향상시킬 수 있는 상부 배선 구조체를 포함할 수 있다.
상기 메모리 셀 어레이의 셀 게이트들 및 상기 하부 배선 구조체의 하부 배선은 CVD 공정으로 형성되는 내화 금속(refractory metal)으로 형성될 수 있다. 상기 메모리 셀 어레이의 셀 게이트들 및 상기 하부 배선 구조체의 하부 배선은 인장 응력의 특성을 가질 수 있다.
상기 메모리 셀 어레이의 셀 게이트들 및 상기 하부 배선 구조체의 하부 배선의 인장 응력 특성으로 인한 반도체 기판의 뒤틀림(warpage)를 억제하기 위하여 상기 상부 배선은 상기 메모리 셀 어레이의 셀 게이트들 및 상기 하부 배선 구조체의 하부 배선과 다른 응력 특성을 갖는 내화 금속으로 형성될 수 있다. 예를 들어, 상기 상부 배선은 응력(stress)를 조절할 수 있는 금속 물질, 예를 들어 PVD 공정으로 형성되는 내화 금속으로 형성될 수 있다.
도 1은 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자의 일 예를 나타낸 단면도이다.
도 2는 도 1의 일부 구성요소를 확대하여 나타낸 단면도이다.
도 3은 도 1의 일부 구성요소를 확대하여 나타낸 단면도이다.
도 4는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자의 예시적인 변형 예를 나타낸 단면도이다.
도 6a는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자의 예시적인 변형 예를 나타낸 배치도이다.
도 6b는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자의 예시적인 변형 예를 나타낸 평면도이다.
도 7a 및 도 7b는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자의 예시적인 변형 예를 나타낸 단면도들이다.
도 8은 도 7a의 일부 구성요소를 확대하여 나타낸 단면도이다.
도 9a 및 도 9b는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자의 예시적인 변형 예를 나타낸 단면도들이다.
도 10은 도 9a의 일부 구성요소를 확대하여 나타낸 단면도이다.
도 11a 내지 도 20b는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자의 형성 방법의 일 예를 나타낸 단면도들이다.
도 21a 내지 도 22b는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자의 형성 방법의 예시적인 변형 예를 나타낸 단면도들이다.
도 23은 본 발명의 기술적 사상의 실시예들에 따른 반도체 모듈을 개략적으로 나타낸 도면이다.
도 24는 본 발명의 기술적 사상의 실시예에 따른 전자 시스템을 개념적으로 도시한 블록도이다.
도 25은 본 발명의 기술적 사상의 실시예에 따른 전자 시스템을 개략적으로 도시한 블록도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 기술적 사상의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 도면에서 층 및 영역들의 크기 및 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 개략도인 단면도, 평면도 및 블록도를 참고하여 설명될 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이고, 발명의 범주를 제한하기 위한 것은 아니다.
도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장된 것이다. 또한, 층이 다른 층 또는 기판 "상"에 있다고 언급되는 경우에 그것은 다른 층 또는 기판상에 직접 형성될 수 있거나 또는 그들 사이에 제3의 층이 개재될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 의미한다.
상단, 하단, 상면, 하면, 또는 상부, 하부 등의 용어는 구성요소에 있어 상대적인 위치를 구별하기 위해 사용되는 것이다. 예를 들어, 편의상 도면상의 위쪽을 상부, 도면상의 아래쪽을 하부로 명명하는 경우, 실제에 있어서는 본 발명의 권리 범위를 벗어나지 않으면서 상부는 하부로 명명될 수 있고, 하부는 상부로 명명될 수 있다.
또한, "상부", "중간" 및 "하부" 등과 같은 용어는 구성요소들 사이에 있어서 상대적인 위치를 구별하기 위해 사용되는 것으로써, 이들 용어들에 의하여 본 발명의 기술적 사상이 한정되는 것은 아니다. 따라서, 이들 "상부", "중간" 및 "하부" 등과 같은 용어는 다른 용어, 예를 들어 "제1", "제2" 및 "제3" 등의 용어로 대체되어 명세서의 구성요소들을 설명하기 위하여 사용될 수도 있다.
"제1", "제2" 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되는 것은 아니다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 "제1 구성요소"는 "제2 구성요소"로 명명될 수 있다.
본 출원에서 사용한 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로, 본 발명의 기술적 사상을 한정하려는 의도가 아니다.
단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 기술적 사상이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미가 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미가 있는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
도 1은 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자의 일 예를 나타낸 단면도이고, 도 2 및 도 3은 도 1의 일부 구성요소를 나타낸 도면들이다. 우선, 도 1을 참조하여 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자를 설명하기로 한다.
도 1을 참조하면, 반도체 기판(2)이 제공될 수 있다. 상기 반도체 기판(2)은 단결정 실리콘으로 형성된 반도체 기판일 수 있다. 상기 반도체 기판(2) 상에 활성 영역(4)을 한정하는 소자분리 영역(6)이 배치될 수 있다. 상기 소자분리 영역(6)은 얕은 트렌치 소자분리 영역(shallow trench isolation)일 수 있다.
상기 반도체 기판(2) 상에 회로가 배치될 수 있다. 상기 회로는 제1 및 제2 주변 트랜지스터들(PTR1, PTR2)을 포함할 수 있다. 상기 제1 주변 트랜지스터(PTR1)는 제1 주변 게이트(PG1) 및 제1 소스/드레인 영역(PSD1)을 포함할 수 있고, 상기 제2 주변 트랜지스터(PTR2)는 제2 주변 게이트(PG2) 및 제2 소스/드레인 영역(PSD2)를 포함할 수 있다.
상기 반도체 기판(2) 상에 하부 층간 절연 막(LILD)이 배치될 수 있다. 상기 하부 층간 절연 막(LILD)은 복수의 층들로 형성될 수 있다. 예를 들어, 상기 하부 층간 절연 막(LILD)은 상기 반도체 기판(2)에 대하여 수직한 방향(Z)으로 차례로 적층된 제1 하부 층간 절연 막(LILD1), 제2 하부 층간 절연 막(LILD2), 제3 하부 층간 절연 막(LILD3) 및 제4 하부 층간 절연 막(LILD4)을 포함할 수 있다.
상기 제1 하부 층간 절연 막(LILD1)과 상기 제2 하부 층간 절연 막(LILD2) 사이에 하부 캐핑 막(19)이 배치될 수 있다. 상기 제2 하부 층간 절연 막(LILD2)과 상기 제3 하부 층간 절연 막(LILD3) 사이에 중간 캐핑 막(27)이 배치될 수 있다. 상기 제3 하부 층간 절연 막(LILD3)과 상기 제4 하부 층간 절연 막(LILD4) 사이에 상부 캐핑 막(49)이 배치될 수 있다.
상기 하부 층간 절연 막(LILD)은 산화물 계열의 절연성 막, 예를 들어 실리콘 산화막 또는 저유전체 물질막으로 형성될 수 있고, 상기 하부, 중간 및 상부 캐핑 막들(19, 27, 49)은 질화물 계열의 절연성 막, 예를 들어 실리콘 질화막으로 형성될 수 있다.
상기 반도체 기판(2) 상에 제1 및 제2 주변 배선 구조체들(50a, 50b)이 배치될 수 있다. 상기 제1 및 제2 주변 배선 구조체들(50a, 50b)은 상기 하부 층간 절연 막(LILD) 내에 배치될 수 있다.
상기 제1 주변 배선 구조체(50a)는 상기 제1 주변 트랜지스터(PTR1)와 전기적으로 연결될 수 있고, 상기 제2 주변 배선 구조체(50b)는 상기 제2 주변 트랜지스터(PTR2)와 전기적으로 연결될 수 있다. 예를 들어, 상기 제1 주변 배선 구조체(50a)는 상기 제1 주변 트랜지스터(PTR1)의 상기 제1 소스/드레인 영역(PSD1)과 전기적으로 연결될 수 있고, 상기 제2 주변 배선 구조체(50b)는 상기 제2 주변 트랜지스터(PTR2)의 상기 제2 소스/드레인 영역(PSD2)과 전기적으로 연결될 수 있다.
상기 제1 및 제2 주변 배선 구조체들(50a, 50b)의 각각은 하부 배선 구조체(18), 상기 하부 배선 구조체(18) 상의 상부 배선 구조체(48), 및 상기 하부 배선 구조체(18)와 상기 상부 배선 구조체(48) 사이의 중간 배선 구조체(26)를 포함할 수 있다.
명세서 전체에 걸쳐서, "상부", "중간" 및 "하부" 등과 같은 용어는 구성요소들 사이에 있어서 상대적인 위치를 구별하기 위해 사용되는 것으로써, 이들 용어들에 의하여 본 발명의 기술적 사상이 한정되는 것은 아니다. 따라서, 이들 "상부", "중간" 및 "하부" 등과 같은 용어는 다른 용어, 예를 들어 "제1", "제2" 및 "제3" 등의 용어로 대체되어 명세서의 구성요소들을 설명하기 위하여 사용될 수도 있다. 예를 들어, 상대적인 위치를 구별하기 위하여 사용하고 있는 "상부 배선" 및 "중간 배선"의 용어는 "제1 배선" 및 "제2 배선"의 용어로 대체되거나, 또는 "상부 배선" 및 "하부 배선"의 용어로 대체되어 사용될 수도 있다.
도 1과 함께 도 2를 참조하여 상기 제1 주변 배선 구조체(50a)를 구성하는 상기 하부 배선 구조체(18), 상기 중간 배선 구조체(26) 및 상기 상부 배선 구조체(48)에 대하여 설명하기로 한다.
도 1과 함께 도 2를 참조하면, 상기 하부 배선 구조체(18)는 상기 제1 하부 층간 절연 막(LILD1) 내의 하부 개구부(8)를 도전성 물질로 채우는 다마신 배선 구조일 수 있다. 상기 하부 개구부(8)는 상기 제1 소스/드레인 영역(PSD1)을 노출시키는 하부 콘택 홀(8H), 상기 하부 콘택 홀(8H) 상의 하부 배선 트렌치(8T)를 포함할 수 있다.
상기 하부 배선 구조체(18)는 하부 콘택 플러그(16C), 하부 배선(16L), 하부 도전 층(12) 및 하부 배리어 층(14)을 포함할 수 있다. 상기 하부 배선(16L)은 상기 하부 콘택 플러그(16C) 상에 배치될 수 있다. 상기 하부 콘택 플러그(16C)는 상기 하부 콘택 홀(8H) 내에 배치될 수 있고, 상기 하부 배선(16L)은 상기 하부 배선 트렌치(8T) 내에 배치될 수 있다.
상기 하부 콘택 플러그(16C) 및 상기 하부 배선(16L)은 일체로 형성될 수 있다. 상기 하부 콘택 플러그(16C) 및 상기 하부 배선(16L)은 동일 물질로 형성될 수 있다. 예를 들어, 상기 하부 콘택 플러그(16C) 및 상기 하부 배선(16L)은 내화 금속(refractory metal)으로 형성될 수 있다. 상기 하부 콘택 플러그(16C) 및 상기 하부 배선(16L)은 인장 응력(tensile stress) 특성을 갖는 내화 금속, 예를 들어 CVD 공정을 이용하여 형성되는 텅스텐으로 형성될 수 있다.
상기 하부 도전 층(12)은 상기 하부 콘택 플러그(16C)의 측면 상에 배치되며 상기 하부 배선(16L)의 바닥면 및 측면 상으로 연장될 수 있다. 상기 하부 배리어 층(14)은 상기 하부 도전 층(12)과 상기 하부 콘택 플러그(16C) 사이, 및 상기 하부 도전 층(12)과 상기 하부 배선(16L) 사이에 개재되면서 상기 하부 콘택 플러그(16C)의 바닥면 상으로 연장될 수 있다. 상기 하부 배리어 층(14)은 상기 하부 콘택 플러그(16C)의 바닥면 및 측면을 덮으면서 상기 하부 배선(16L)의 바닥면 및 측면을 덮을 수 있다.
상기 하부 배선 구조체(18) 하부에 금속-실리사이드 층(10)이 배치될 수 있다. 상기 금속-실리사이드 층(10)은 상기 하부 도전 층(12)을 구성하는 금속 물질, 예를 들어 Ti와 상기 반도체 기판(2)을 구성하는 원소, 예를 들어 Si으로 이루어진 물질일 수 있다.
일 실시 예에서, 상기 하부 캐핑 막(19)은 상기 하부 배선 구조체(18)의 상기 하부 배선(16L)의 상부면을 덮을 수 있다.
상기 중간 배선 구조체(26)는 상기 제2 하부 층간 절연 막(LILD2) 내의 중간 개구부(20)를 도전성 물질로 채우는 다마신 배선 구조일 수 있다. 상기 중간 개구부(20)는 상기 하부 배선(16L)을 노출시키는 중간 콘택 홀(20H) 및 상기 중간 콘택 홀(20H) 상의 중간 배선 트렌치(20T)를 포함할 수 있다.
상기 중간 배선 구조체(26)는 중간 콘택 플러그(24C), 중간 배선(24L), 중간 배리어 층(22)을 포함할 수 있다. 상기 중간 콘택 플러그(24C)는 상기 중간 콘택 홀(20H) 내에 배치될 수 있고, 상기 중간 배선(24L)은 상기 중간 배선 트렌치(20T) 내에 배치될 수 있다.
상기 중간 배선(24L)은 상기 중간 콘택 플러그(24C) 상에 배치될 수 있다. 상기 중간 콘택 플러그(24C) 및 상기 중간 배선(24L)은 일체로 형성될 수 있다. 상기 중간 콘택 플러그(24C) 및 상기 중간 배선(24L)은 동일 물질로 형성될 수 있다. 예를 들어, 상기 중간 콘택 플러그(24C) 및 상기 중간 배선(24L)은 인장 응력 특성의 내화 금속(refractory metal), 예를 들어 CVD 공정을 이용하여 형성되는 텅스텐으로 형성될 수 있다. 상기 중간 배리어 층(22)은 상기 중간 콘택 플러그(24C)의 바닥면 및 측면 상에 배치되며 상기 중간 배선(24L)의 바닥면 및 측면 상으로 연장될 수 있다. 상기 중간 콘택 플러그(24C) 하부에 위치하는 상기 중간 배리어 층(22)은 상기 하부 배선(16L)의 상부면과 접촉할 수 있다.
일 실시 예에서, 상기 중간 캐핑 막(27)은 상기 중간 배선 구조체(26)의 상기 중간 배선(24L)의 상부면을 덮을 수 있다.
상기 상부 배선 구조체(48)는 상부 콘택 플러그(42), 상부 배선(46), 상부 플러그 배리어 층(40), 상부 배선 배리어 층(44)을 포함할 수 있다.
상기 상부 콘택 플러그(42)는 상기 제3 하부 층간 절연 막(LILD3)를 관통할 수 있다. 상기 상부 플러그 배리어 층(40)은 상기 상부 콘택 플러그(42)의 바닥면 및 측면을 덮을 수 있다. 상기 상부 콘택 플러그(42) 하부에 위치하는 상기 상부 플러그 배리어 층(40)은 상기 중간 배선(24L)의 상부면과 접촉할 수 있다. 상기 상부 플러그 배리어 층(40)은 도전성의 질화물(예를 들어, TiN)으로 형성될 수 있다. 상기 상부 콘택 플러그(42)는 인장 응력 특성의 내화 금속(refractory metal), 예를 들어 CVD 공정을 이용하여 형성되는 텅스텐으로 형성될 수 있다.
상기 상부 배선(46)은 상기 제3 하부 층간 절연 막(LILD3) 상에 배치되며 상기 상부 콘택 플러그(42)와 중첩할 수 있다. 상기 상부 배선 배리어 층(44)은 상기 상부 배선(46)의 바닥면 하부에 배치되면서 상기 상부 배선(46)의 측면을 덮지 않을 수 있다. 상기 상부 배선 배리어 층(44)은 상기 상부 배선(46)의 바닥면 하부에 배치되면서 상기 상부 배선(46)의 측면 상으로 연장되지 않을 수 있다.
상기 상부 배선 배리어 층(44)은 도전성의 질화물, 예를 들어 TiN으로 형성될 수 있다. 상기 상부 배선(46)은 인장 응력 특성을 갖는 상기 하부 및 중간 배선들(16L, 24L)과 다른 응력 특성을 갖는 내화 금속으로 형성될 수 있다. 예를 들어, 상기 상부 배선(46)은 응력(stress)를 조절할 수 있는 PVD 공정에 의한 텅스텐으로 형성할 수 있다.
상기 상부 콘택 플러그(42)와 상기 상부 배선(46)은 서로 이격될 수 있고, 상기 상부 콘택 플러그(42)와 상기 상부 배선(46) 사이에 상기 상부 배선 배리어 층(44)이 개재될 수 있다.
일 실시 예에서, 상기 상부 캐핑 막(49)은 상기 상부 배선 구조체(48)의 상기 상부 배선(46)의 상부면 및 측면을 덮을 수 있다. 따라서, 상기 상부 배선(46)의 바닥면은 도전성의 질화물(예를 들어, TiN)로 형성될 수 있는 상기 상부 배선 배리어 층(44)에 의해 덮일 수 있고, 상기 상부 배선(46)의 상부면 및 측면은 절연성의 질화물(예를 들어, SiN)으로 형성될 수 있는 상기 상부 캐핑 막(49)에 의해 덮일 수 있다.
상기 상부 배선(46)의 두께(Ta1)는 상기 중간 배선(24L)의 두께(Ta2) 및 상기 하부 배선(16L)의 두께(Ta3) 보다 클 수 있다. 상기 중간 배선(24L)의 두께(Ta2)는 상기 하부 배선(16L)의 두께(Ta3) 보다 클 수 있다.
상기 상부 배선(46)의 상부면과 측면 사이의 각도(θa1)는 상기 중간 배선(24L)의 상부면과 측면 사이의 각도(θa2) 및 상기 하부 배선(16L)의 상부면과 측면 사이의 각도(θa3) 보다 클 수 있다. 상기 상부 배선(46)의 상부면과 측면 사이의 각도(θa1)는 둔각일 수 있고, 상기 중간 배선(24L)의 상부면과 측면 사이의 각도(θa2) 및 상기 하부 배선(16L)의 상부면과 측면 사이의 각도(θa3)는 예각일 수 있다.
상기 상부 배선(46)의 측면은 양의 경사(positive slope)일 수 있다. 상기 하부, 중간 배선들(16L, 24L)의 측면들은 음의 경사(negative slope)일 수 있다.
상기 제3 하부 층간 절연 막(LILD3) 상에 상기 상부 배선(46)과 동일 물질 및 동일 평면에 형성되는 응력 조절 패턴(48d)이 배치될 수 있다. 상기 응력 조절 패턴(48d)은 상기 반도체 기판(2)의 뒤틀림을 억제할 수 있다.
일 실시예에서, 상기 제4 하부 층간 절연 막(LILD4)은 상기 제3 하부 층간 절연 막(LILD3) 상에 배치되면서 상기 상부 배선 구조체(48)를 덮을 수 있다.
일 실시예에서, 상기 상부 캐핑 막(49)은 상기 제3 및 제4 하부 층간 절연 막들(LILD3, LILD4) 사이에 배치되면서 상기 상부 배선(46)의 상부면 및 측면을 덮을 수 있다.
도 1과 함께 도 3을 참조하면, 상기 하부 층간 절연 막(LILD) 상에 반도체 패턴(52)이 배치될 수 있다. 상기 반도체 패턴(52)은 실리콘 물질로 형성될 수 있다. 예를 들어, 상기 반도체 패턴(52)은 폴리 실리콘으로 형성될 수 있다. 상기 반도체 패턴(52)은 피형의 도전형으로 형성될 수 있다.
상기 반도체 패턴(52)의 측면 상에 중간 층간 절연 막(MILD)가 배치될 수 있다. 상기 중간 층간 절연 막(MILD)은 실리콘 산화물로 형성될 수 있다.
상기 반도체 패턴(52) 상에 3차원 메모리 셀들을 포함하는 메모리 셀 어레이가 배치될 수 있다. 상기 메모리 셀 어레이는 복수의 셀 게이트들(CG) 및 복수의 셀 수직 구조체들(CV)을 포함할 수 있다.
상기 복수의 셀 게이트들(CG)은 상기 반도체 패턴(52) 상에 배치될 수 있다. 상기 셀 게이트들(CG)은 수직 방향(Z)으로 서로 이격될 수 있다. 상기 셀 게이트들(CG)의 가장자리 부분들은 위에서 아래로 단계적으로 내려가는 계단 구조로 배열될 수 있다. 상기 셀 게이트들(CG) 각각의 하부에 셀 층간 절연 층들(CILD)이 배치될 수 있다. 상기 셀 층간 절연 층들(CILD)은 실리콘 산화물로 형성될 수 있다.
상기 셀 게이트들(CG)의 각각은 셀 게이트 도전성 패턴(72) 및 제2 셀 유전체(70)를 포함할 수 있다. 상기 제2 셀 유전체(70)는 상기 셀 게이트 도전성 패턴(72)의 상부면, 하부면 및 측면 상에 배치될 수 있다. 상기 셀 게이트 도전성 패턴(72)은 셀 배리어 층(71a) 및 셀 배선(71b)을 포함할 수 있다. 상기 셀 배리어 층(71a)은 상기 셀 배선(71b)을 둘러싸도록 배치될 수 있다. 상기 셀 배리어 층(71a)은 도전성의 금속 질화물로 형성될 수 있다.
상기 셀 게이트 도전성 패턴들(72)의 상기 셀 배선들(71b)은 텅스텐 물질을 포함할 수 있다. 예를 들어, 상기 셀 게이트 도전성 패턴들(72)의 상기 셀 배선들(71b)은 인장 응력(tensile stress) 특성을 갖는 내화 금속, 예를 들어 CVD 공정에 의한 텅스텐으로 형성될 수 있다.
상기 셀 도전성 패턴들(72) 중 최하위의 셀 도전성 패턴은 접지 선택 트랜지스터의 게이트 전극일 수 있고, 최상위의 셀 도전성 패턴은 스트링 선택 트랜지스터의 게이트 전극일 수 있다. 상기 셀 도전성 패턴들(72) 중 가운데에 배치된 복수의 패턴들은 셀 워드라인들일 수 있다.
상기 복수의 셀 수직 구조체들(CV)은 상기 반도체 패턴(52) 상에 배치되며 상기 셀 게이트들(CG) 및 상기 셀 층간 절연 층들(CILD)을 관통할 수 있다.
상기 복수의 셀 수직 구조체들(CV)의 각각은 반도체 에피택시얼 층(60), 제1 셀 유전체(61), 셀 반도체 층(62), 코어 절연 패턴(63) 및 셀 패드 패턴(64)을 포함할 수 있다. 상기 셀 패드 패턴(64)은 상기 코어 절연 패턴(63) 상에 배치될 수 있다. 상기 셀 반도체 층(62)은 상기 반도체 에피택시얼 층(60) 상에 배치될 수 있다. 상기 셀 반도체 층(62)은 상기 코어 절연 패턴(63)의 측면 및 바닥면 상에 배치될 수 있다. 상기 제1 셀 유전체(61)는 상기 셀 반도체 층(62)의 외측 상에 배치될 수 있다. 상기 셀 반도체 층(62) 및 상기 셀 패드 패턴(64)은 실리콘으로 형성될 수 있다. 예를 들어, 상기 셀 반도체 층(62) 및 상기 셀 패드 패턴(64)은 폴리 실리콘으로 형성될 수 있다.
상기 제1 및 제2 셀 유전체들(61, 70) 중 어느 하나는 정보를 저장할 수 있는 요소일 수 있다. 예를 들어, 상기 제1 셀 유전체(61)는 상기 셀 반도체 층(62)으로부터 차례로 형성된 터널 유전 층(예를 들어, 실리콘 산화물) 및 정보 저장 층(예를 들어, 차지(charge)를 트랩할 수 있는 실리콘 질화 막 등)을 포함할 수 있다. 상기 제2 셀 유전체(70)는 블록킹 유전체를 포함할 수 있다. 상기 제1 및 제2 유전체들(61, 70)은 낸드 플래쉬 메모리 소자의 컨트롤 게이트와 낸드 플래쉬의 셀 트랜지스터의 바디 사이의 정보 저장 층을 포함하는 유전체와 동일한 구조일 수 있다. 그렇지만, 본 발명의 기술적 사상은 이러한 낸드 플래쉬의 구조에 한정되지 않으며 다양한 메모리 소자에 이용될 수 있다.
상기 반도체 패턴(52) 상에 배치되며 상기 셀 게이트들(CG) 및 상기 셀 층간 절연 층들(CILD)을 관통하며 상기 셀 수직 구조체들(CV)과 이격된 소스 패턴(77)이 배치될 수 있다. 상기 소스 패턴(46)은 도전성 물질(예를 들어, Ti, TiN, W 등과 같은 물질)로 형성될 수 있다. 상기 소스 패턴(77) 하부의 상기 반도체 패턴(52) 내에 상기 반도체 패턴(52)과 다른 도전형, 예를 들어 N형의 도전형의 소스 불순물 영역(CS)이 배치될 수 있다.
상기 제1 주변 배선 구조체(50b)의 상부 배선(48) 상에 주변 비트라인 콘택 구조체(80a, 82a, 84a, 86a)가 배치될 수 있다. 상기 주변 비트라인 콘택 구조체(80a, 82a, 84a, 86a)는 상부 방향(Z)로 차례로 배열될 수 있는 제1 주변 비트라인 콘택 구조체(80a), 제2 주변 비트라인 콘택 구조체(82a), 제3 주변 비트라인 콘택 구조체(84a) 및 제4 주변 비트라인 콘택 구조체(86a)를 포함할 수 있다.
상기 제2 주변 배선 구조체(50b)의 상부 배선(48) 상에 주변 워드라인 콘택 구조체(80b, 82b, 84b, 86b)가 배치될 수 있다. 상기 주변 워드라인 콘택 구조체(80b, 82b, 84b, 86b)는 상부 방향(Z)으로 차례로 배열될 수 있는 제1 주변 워드라인 콘택 구조체(80b), 제2 주변 워드라인 콘택 구조체(82b), 제3 주변 워드라인 콘택 구조체(84b) 및 제4 주변 워드라인 콘택 구조체(86b)를 포함할 수 있다.
상기 반도체 패턴(52) 상에 웰 콘택 구조체(80c, 82c, 84c)가 배치될 수 있다. 상기 웰 콘택 구조체(80c, 82c, 84c)는 상부 방향(Z)으로 차례로 배열되는 제1 웰 콘택 구조체(80c), 제2 웰 콘택 구조체(82c) 및 제3 웰 콘택 구조체(84c)를 포함할 수 있다.
상기 셀 게이트들(CG) 상에 상기 셀 게이트들(CG)과 전기적으로 연결되는 셀 게이트 콘택 구조체(80d, 82d, 84d, 86d)가 배치될 수 있다. 상기 셀 게이트 콘택 구조체(80d, 82d, 84d, 86d)는 상부 방향(Z)으로 차례로 배열되는 제1 셀 게이트 콘택 구조체(80d), 제2 셀 게이트 콘택 구조체(82d), 제3 셀 게이트 콘택 구조체(84d), 및 제4 상기 셀 게이트 콘택 구조체(86d)를 포함할 수 있다.
상기 셀 수직 구조체들(CV)과 전기적으로 연결되는 셀 비트라인 콘택 구조체(82e, 84e, 86e)가 배치될 수 있다. 상기 셀 비트라인 콘택 구조체(82e, 84e, 86e)는 상기 상부 방향(Z)으로 차례로 배열되는 제1 셀 비트라인 콘택 구조체(82e), 제2 셀 비트라인 콘택 구조체(84e) 및 제3 셀 비트라인 콘택 구조체(86e)를 포함할 수 있다.
상기 셀 비트라인 콘택 구조체(82e, 84e, 86e)와 상기 주변 비트라인 콘택 구조체(80a, 82a, 84a, 86a)를 전기적으로 연결하는 비트라인 연결 구조체(88a)가 배치될 수 있다. 상기 셀 게이트 콘택 구조체(80d, 82d, 84d, 86d)와 상기 주변 워드라인 콘택 구조체(80b, 82b, 84b, 86b)를 전기적으로 연결하는 워드라인 연결 구조체(88b)가 배치될 수 있다.
상기 제1 주변 비트라인 콘택 구조체(80a), 상기 제1 주변 워드라인 콘택 구조체(80b) 및 상기 제1 셀 게이트 콘택 구조체(80d)의 각각은 콘택 플러그(78b) 및 상기 콘택 플러그(78b)의 측면 및 바닥면을 덮는 배리어 층(78a)을 포함할 수 있다.
상기 제2 주변 비트라인 콘택 구조체(82a), 상기 제2 주변 워드라인 콘택 구조체(82b), 상기 제2 웰 콘택 구조체(82c), 상기 제2 셀 게이트 콘택 구조체(82d) 및 상기 제1 셀 비트라인 콘택 구조체(82e)의 각각은 콘택 플러그(81b) 및 상기 콘택 플러그(81b)의 측면 및 바닥면을 덮는 배리어 층(81a)을 포함할 수 있다.
상기 제3 주변 비트라인 콘택 구조체(84a), 상기 제3 주변 워드라인 콘택 구조체(84b), 상기 제3 셀 게이트 콘택 구조체(84d) 및 상기 제2 셀 비트라인 콘택 구조체(84e)의 각각은 중간 배선 층(83b) 및 상기 중간 배선 층(83b)의 측면 및 바닥면을 덮는 배리어 층(83a)을 포함할 수 있다.
상기 제4 주변 비트라인 콘택 구조체(86a), 상기 제4 주변 워드라인 콘택 구조체(86b), 상기 제4 셀 게이트 콘택 구조체(86d) 및 상기 제3 셀 비트라인 콘택 구조체(86e)의 각각은 콘택 플러그(85b) 및 상기 콘택 플러그(85b)의 측면 및 바닥면을 덮는 배리어 층(85a)을 포함할 수 있다.
상기 비트라인 연결 구조체(88a) 및 상기 워드라인 연결 구조체(88b)의 각각은 연결 배선 층(87b) 및 상기 연결 배선 층(87b)의 측면 및 바닥면을 덮는 배리어 층(87a)을 포함할 수 있다.
상기 반도체 패턴(52) 및 상기 중간 층간 절연 막(MILD) 상에 상부 층간 절연 막(UILD)이 배치될 수 있다. 상기 상부 층간 절연 막(UILD)은 상기 셀 게이트들(CG), 상기 셀 수직 구조체들(CV), 상기 셀 비트라인 콘택 구조체(82e, 84e, 86e), 상기 주변 비트라인 콘택 구조체(80a, 82a, 84a, 86a), 상기 비트라인 연결 구조체(88a), 상기 셀 게이트 콘택 구조체(80d, 82d, 84d, 86d), 상기 주변 워드라인 콘택 구조체(80b, 82b, 84b, 86b) 및 상기 워드라인 연결 구조체(88b)를 덮을 수 있다.
상기 상부 층간 절연 막(UILD) 상에 금속 배선(92)이 배치될 수 있다. 상기 금속 배선(92)은 상부면과 측면 사이의 각도가 둔각일 수 있다.
상기 하부 배선(16L) 또는 상기 중간 배선(24L)은 인장 응력(tensile stress) 특성의 내화 금속(refractory metal), 예를 들어, CVD 공정에 의한 텅스텐으로 형성될 수 있다. 또한, 상기 셀 게이트들(CG)의 상기 셀 게이트 도전성 패턴들(72)의 상기 셀 배선들(71b)은 인장 응력(tensile stress) 특성의 내화 금속, 예를 들어, CVD 방법을 이용하여 형성하는 텅스텐으로 형성될 수 있다.
상기 상부 배선 구조체(48)의 상기 상부 배선(46)은 상기 하부 배선(16L), 상기 중간 배선(24L) 및 상기 셀 게이트 도전성 패턴들(72)과 다른 응력 특성의 금속 물질로 형성할 수 있다. 예를 들어, 상기 상부 배선(46)은 상기 하부 배선(16L), 상기 중간 배선(24L) 및 상기 셀 게이트 도전성 패턴(72)을 포함하는 반도체 기판의 뒤틀림(warpage)를 고려하여, 상기 반도체 기판(2)의 뒤틀림을 방지 또는 최소화할 수 있는 응력을 갖도록 형성할 수 있다. 상기 상부 배선(46)은 상기 하부 배선(16L), 상기 중간 배선(24L) 및 상기 셀 게이트 도전성 패턴들(72)의 인장 응력과 다른 특성의 응력, 예를 들어 압축 응력 특성의 내화 금속으로 형성할 수 있다. 예를 들어, 상기 상부 배선(46)은 응력을 조절하여 형성할 수 있는 PVD 텅스텐 물질로 형성할 수 있다. 상기 PVD 텅스텐 물질은 PVD 방법을 이용하여 형성된 텅스텐 물질일 수 있다.
상기 상부 배선 구조체(48)의 상기 상부 배선(46)은 PVD 방법을 이용하여 형성되는 내화 금속으로 형성될 수 있고, 상기 상부 콘택 플러그(42)는 CVD 방법을 이용하여 형성되는 내화 금속으로 형성될 수 있다. 그렇지만, 본 발명의 기술적 사상은 이에 한정되지 않는다.
상기 상부 배선 구조체(48)의 다른 예에 대하여 도 4 및 도 5를 참조하여 설명하기로 한다.
도 4 및 도 5를 참조하면, 상부 배선 구조체(148)는 상부 콘택 플러그(146C), 상부 배선(146L) 및 상부 배리어 층(140)을 포함할 수 있다. 상기 상부 콘택 플러그(146C) 및 상기 상부 배선(146L)은 일체로 형성될 수 있다. 상기 상부 배리어 층(140)은 상기 상부 콘택 플러그(146C)의 바닥면 및 측면을 덮으면서 상기 상부 배선(146L)의 바닥면을 덮을 수 있다. 상기 상부 배리어 층(140)은 상기 상부 배선(146L)의 측면을 덮지 않을 수 있다.
상기 상부 배리어 층(140)은 도전성의 금속 질화물, 예를 들어 TiN으로 형성될 수 있다. 상기 상부 배선(146L) 및 상기 상부 콘택 플러그(146C)는 응력(stress)를 조절할 수 있는 PVD 공정에 의한 텅스텐으로 형성할 수 있다.
상기 상부 배선(146L)은, 도 1 및 도 2에서의 상기 상부 배선(46L)과 마찬가지로, 상부면과 측면 사이의 각도(θa1)가 둔각일 수 있다. 또한, 상기 상부 배선(146L)은, 도 1 및 도 2에서의 상기 상부 배선(46L)과 마찬가지로, 상기 중간 배선(24L)의 두께(Ta2) 및 상기 하부 배선(16L)의 두께(Ta3) 보다 큰 두께(Ta1)를 가질 수 있다.
도 1 및 도 2에서 설명한 것과 같은 상기 중간 배선 구조체(26) 및 상기 하부 배선 구조체(18)과 함께 상기 상부 배선 구조체(148)는 제1 및 제2 주변 배선 구조체들(150a, 150b)을 구성할 수 있다.
다음으로, 도 6a, 도 6b, 도 7a, 도 7b 및 도 8을 참조하여 발명의 기술적 사상의 일 실시예에 따른 반도체 소자의 예시적인 변형 예에 대하여 설명하기로 한다.
도 6a는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자의 예시적인 변형 예를 나타낸 배치도이다. 도 6b는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자의 예시적인 변형 예를 나타낸 평면도이다. 도 7a는 도 6b의 I-I'선을 따라 취해진 영역을 나타낸 단면도이고, 도 7b는 도 6b의 II-II'선을 따라 취해진 영역을 나타낸 단면도이다. 도 8은 도 7a의 일부 구성요소를 확대하여 나타낸 단면도이다.
도 6a 및 도 6b, 도 7a, 도 7b 및 도 8을 참조하면, 반도체 기판(2)이 제공될 수 있다. 상기 반도체 기판(2)은 단결정 실리콘으로 형성된 반도체 기판일 수 있다. 상기 반도체 기판(2) 상에 활성 영역(4')을 한정하는 소자분리 영역(6')이 배치될 수 있다.
상기 반도체 기판(2) 상에 X 디코더(XDEC), 주변 회로(PERI) 및 페이지 버퍼(PGBUF) 등과 같은 회로가 배치될 수 있다.
상기 반도체 기판(2) 상에 반도체 패턴(252)이 배치될 수 있다. 상기 반도체 패턴(252)은 실리콘으로 형성될 수 있다. 예를 들어, 상기 반도체 패턴(252)은 폴리 실리콘으로 형성될 수 있다.
일 실시예에서, 상기 주변 회로(PERI) 및 상기 페이지 버퍼(PGBUF)는 상기 반도체 패턴(252)과 상기 반도체 기판(2) 사이에 배치될 수 있다.
일 실시예에서, 상기 X 디코더(XDEC)는 상기 반도체 패턴(252)과 중첩하지 않을 수 있다. 그렇지만, 본 발명의 기술적 사상은 이에 한정되지 않는다. 예를 들어, 상기 X 디코더(XDEC)는 상기 반도체 패턴(252)과 중첩할 수도 있다.
상기 반도체 기판(2) 상에 제1 및 제2 주변 트랜지스터들(PTR1', PTR2')을 포함할 수 있다. 상기 제1 주변 트랜지스터(PTR1')는 제1 주변 게이트(PG1') 및 제1 소스/드레인 영역(PSD1')을 포함할 수 있고, 상기 제2 주변 트랜지스터(PTR2')는 제2 주변 게이트(PG2') 및 제2 소스/드레인 영역(PSD2')를 포함할 수 있다.
일 실시예에서, 상기 제1 주변 트랜지스터(PTR1')는 상기 주변 회로(PERI)를 구성하는 트랜지스터일 수 있고, 상기 제2 주변 트랜지스터(PTR2')는 상기 X 디코더(XDEC)를 구성하는 트랜지스터일 수 있다. 상기 제1 주변 트랜지스터(PTR1')는 상기 반도체 패턴(252)와 중첩할 수 있고, 상기 제2 주변 트랜지스터(PTR2')는 상기 반도체 패턴(252)와 중첩하지 않을 수 있다.
상기 반도체 기판(2) 상에 하부 층간 절연 막(LILD')이 배치될 수 있다.
상기 하부 층간 절연 막(LILD')은 복수의 층들로 형성될 수 있다. 예를 들어, 상기 하부 층간 절연 막(LILD')은 차례로 적층된 제1 하부 층간 절연 막(LILD1'), 제2 하부 층간 절연 막(LILD2'), 제3 하부 층간 절연 막(LILD3'), 제4 하부 층간 절연 막(LILD4') 및 제5 하부 층간 절연 막(LILD5')을 포함할 수 있다.
상기 제1 하부 층간 절연 막(LILD1')과 상기 제2 하부 층간 절연 막(LILD2') 사이에 하부 캐핑 막(219)이 배치될 수 있다. 상기 제2 하부 층간 절연 막(LILD2')과 상기 제3 하부 층간 절연 막(LILD3') 사이에 제1 중간 캐핑 막(227)이 배치될 수 있다. 상기 제3 하부 층간 절연 막(LILD3')과 상기 제4 하부 층간 절연 막(LILD4') 사이에 제2 중간 캐핑 막(237)이 배치될 수 있다. 상기 제4 하부 층간 절연 막(LILD4')과 상기 제5 하부 층간 절연 막(LILD5') 사이에 상부 캐핑 막(249)이 배치될 수 있다.
상기 하부 층간 절연 막(LILD')은 산화물 계열의 절연성 막(예를 들어, 실리콘 산화막 또는 저유전체 물질막)으로 형성될 수 있고, 상기 하부, 제1 중간, 제2 중간 및 상부 캐핑 막들(219, 227, 237, 249)은 질화물 계열의 절연성 막(예를 들어, 실리콘 질화막)으로 형성될 수 있다.
상기 반도체 기판(2) 상에 제1 및 제2 주변 배선 구조체들(250a, 250b)이 배치될 수 있다. 상기 제1 및 제2 주변 배선 구조체들(250a, 250b)은 상기 하부 층간 절연 막(LILD') 내에 배치될 수 있다.
상기 제1 주변 배선 구조체(250a)는 상기 제1 주변 트랜지스터(PTR1')와 전기적으로 연결될 수 있고, 상기 제2 주변 배선 구조체(250b)는 상기 제2 주변 트랜지스터(PTR2')와 전기적으로 연결될 수 있다. 예를 들어, 상기 제1 주변 배선 구조체(250a)는 상기 제1 주변 트랜지스터(PTR1')의 상기 제1 소스/드레인 영역(PSD1')과 전기적으로 연결될 수 있고, 상기 제2 주변 배선 구조체(250b)는 상기 제2 주변 트랜지스터(PTR2')의 상기 제2 소스/드레인 영역(PSD2')과 전기적으로 연결될 수 있다.
상기 제1 및 제2 주변 배선 구조체들(250a, 250b)의 각각은 하부 배선 구조체(218), 상기 하부 배선 구조체(218) 상의 중간 배선 구조체(236), 상기 중간 배선 구조체(236) 상의 상부 배선 구조체(248)을 포함할 수 있다. 상기 중간 배선 구조체(236)은 제1 중간 배선 구조체(226) 및 상기 제1 중간 배선 구조체(226) 상의 제2 중간 배선 구조체(234)를 포함할 수 있다.
상기 하부 배선 구조체(218)는 상기 제1 하부 층간 절연 막(LILD1') 내의 하부 개구부(208)를 도전성 물질로 채우는 다마신 배선 구조일 수 있다. 상기 하부 개구부(208)는 상기 제1 소스/드레인 영역(PSD1')을 노출시키는 하부 콘택 홀(208H), 상기 하부 콘택 홀(208H) 상의 하부 배선 트렌치(208T)를 포함할 수 있다.
상기 하부 배선 구조체(218)는 하부 콘택 플러그(216C), 하부 배선(216L), 하부 도전 층(212) 및 하부 배리어 층(214)을 포함할 수 있다. 상기 하부 콘택 플러그(216C), 상기 하부 배선(216L), 상기 하부 도전 층(212) 및 상기 하부 배리어 층(214)은 도 1 및 도 2에서 설명한 상기 하부 콘택 플러그(16C), 상기 하부 배선(16L), 상기 하부 도전 층(12) 및 상기 하부 배리어 층(14)에 각각 대응하며 동일한 물질 및 동일한 구조로 형성될 수 있다. 예를 들어, 상기 하부 콘택 플러그(216C) 및 상기 하부 배선(216L)은 일체로 형성될 수 있다. 또한, 상기 하부 콘택 플러그(216C) 및 상기 하부 배선(216L)은 인장 응력(tensile stress) 특성을 갖는 물질, 예를 들어 CVD 공정을 이용하여 형성되는 텅스텐으로 형성될 수 있다.
상기 하부 배선 구조체(218) 하부에 금속-실리사이드 층(210)이 배치될 수 있다. 상기 금속-실리사이드 층(210)은 상기 하부 도전 층(212)을 구성하는 금속 물질, 예를 들어 Ti와 상기 반도체 기판(2)을 구성하는 원소, 예를 들어 Si으로 이루어진 물질일 수 있다.
일 실시 예에서, 상기 하부 캐핑 막(219)은 상기 하부 배선 구조체(218)의 상기 하부 배선(216L)의 상부면을 덮을 수 있다.
상기 중간 배선 구조체(236)은 상기 제1 중간 배선 구조체(226) 및 상기 제2 중간 배선 구조체(234)를 포함할 수 있다.
상기 제1 중간 배선 구조체(226)는 상기 제2 하부 층간 절연 막(LILD2') 내의 제1 중간 개구부(220)를 도전성 물질로 채우는 다마신 배선 구조일 수 있다. 상기 제1 중간 개구부(220)는 상기 하부 배선(216L)을 노출시키는 제1 중간 콘택 홀(220H) 및 상기 제1 중간 콘택 홀(220H) 상의 제1 중간 배선 트렌치(220T)를 포함할 수 있다.
상기 제1 중간 배선 구조체(226)는 제1 중간 콘택 플러그(224C), 제1 중간 배선(224L), 제1 중간 배리어 층(222)을 포함할 수 있다. 상기 제1 중간 콘택 플러그(224C)는 상기 제1 중간 콘택 홀(220H) 내에 배치될 수 있고, 상기 제1 중간 배선(224L)은 상기 제1 중간 배선 트렌치(220T) 내에 배치될 수 있다.
상기 제1 중간 배선(224L)은 상기 제1 중간 콘택 플러그(224C) 상에 배치될 수 있다. 상기 제1 중간 콘택 플러그(224C) 및 상기 제1 중간 배선(224L)은 일체로 형성될 수 있다. 상기 제1 중간 콘택 플러그(224C) 및 상기 제1 중간 배선(224L)은 내화 금속(refractory metal)으로 형성될 수 있다. 상기 제1 중간 콘택 플러그(224C) 및 상기 제1 중간 배선(224L)은 인장 응력(tensile stress) 특성을 갖는 물질, 예를 들어 CVD 공정을 이용하여 형성되는 텅스텐으로 형성될 수 있다.
상기 제1 중간 배리어 층(222)은 상기 제1 중간 콘택 플러그(224C)의 바닥면 및 측면 상에 배치되며 상기 제1 중간 배선(224L)의 바닥면 및 측면 상으로 연장될 수 있다. 상기 제1 중간 배리어 층(222)은 금속 질화물로 형성될 수 있다.
일 실시 예에서, 상기 제1 중간 캐핑 막(227)은 상기 제1 중간 배선 구조체(226)의 상기 제1 중간 배선(224L)의 상부면을 덮을 수 있다.
상기 제2 중간 배선 구조체(234)는 상기 제3 하부 층간 절연 막(LILD3') 내의 제2 중간 개구부(228)를 도전성 물질로 채우는 다마신 배선 구조일 수 있다. 상기 제2 중간 개구부(228)는 상기 제1 중간 배선(224L)을 노출시키는 제2 중간 콘택 홀(228H) 및 상기 제2 중간 콘택 홀(228H) 상의 제2 중간 배선 트렌치(228T)를 포함할 수 있다.
상기 제2 중간 배선 구조체(234)는 제2 중간 콘택 플러그(232C), 제2 중간 배선(232L), 제2 중간 배리어 층(230)을 포함할 수 있다. 상기 제2 중간 콘택 플러그(232C)는 상기 제2 중간 콘택 홀(228H) 내에 배치될 수 있고, 상기 제2 중간 배선(232L)은 상기 제2 중간 배선 트렌치(228T) 내에 배치될 수 있다.
상기 제2 중간 콘택 플러그(232C) 및 상기 제2 중간 배선(232L)은 일체로 형성될 수 있다. 상기 제2 중간 콘택 플러그(232C) 및 상기 제2 중간 배선(232L)은 내화 금속(refractory metal)으로 형성될 수 있다. 상기 제2 중간 콘택 플러그(232C) 및 상기 제2 중간 배선(232L)은 인장 응력(tensile stress) 특성을 갖는 물질, 예를 들어 CVD 공정을 이용하여 형성되는 텅스텐으로 형성될 수 있다.
상기 제2 중간 배리어 층(230)은 상기 제2 중간 콘택 플러그(232C)의 바닥면 및 측면 상에 배치되며 상기 제2 중간 배선(232L)의 바닥면 및 측면 상으로 연장될 수 있다. 상기 제2 중간 배리어 층(230)은 금속 질화물로 형성될 수 있다.
일 실시 예에서, 상기 제2 중간 캐핑 막(237)은 상기 제2 중간 배선(232L)의 상부면을 덮을 수 있다.
상기 상부 배선 구조체(248)는 상부 콘택 플러그(242), 상부 배선(246), 상부 플러그 배리어 층(240), 상부 배선 배리어 층(244)을 포함할 수 있다.
상기 상부 콘택 플러그(242)는 상기 제4 하부 층간 절연 막(LILD4')를 관통할 수 있다. 상기 상부 플러그 배리어 층(440)은 상기 상부 콘택 플러그(242)의 바닥면 및 측면을 덮을 수 있다. 상기 상부 플러그 배리어 층(440)은 금속 질화물로 형성될 수 있다. 상기 상부 콘택 플러그(242)는 인장 응력(tensile stress) 특성을 갖는 내화 금속, 예를 들어 CVD 공정을 이용하여 형성되는 텅스텐으로 형성될 수 있다.
상기 상부 배선(246)은 상기 제4 하부 층간 절연 막(LILD4') 상에 배치되며 상기 상부 콘택 플러그(242)와 중첩할 수 있다. 상기 상부 배선 배리어 층(244)은 상기 상부 배선(246)의 바닥면 하부에 배치되면서 상기 상부 배선(246)의 측면 상에 배치되지 않을 수 있다. 상기 상부 배선 배리어 층(244)은 상기 상부 배선(246)의 바닥면 하부에 배치되면서 상기 상부 배선(246)의 측면 상으로 연장되지 않을 수 있다. 상기 상부 배선 배리어 층(244)은 상기 상부 배선(246)의 바닥면을 덮으면서 상기 상부 배선(246)의 측면을 덮지 않을 수 있다. 상기 상부 콘택 플러그(242)와 상기 상부 배선(246)은 서로 이격될 수 있고, 상기 상부 콘택 플러그(242)와 상기 상부 배선(246) 사이에 상기 상부 배선 배리어 층(244)이 개재될 수 있다.
상기 상부 배선 배리어 층(244)은 금속 질화물로 형성될 수 있다. 상기 상부 배선(246)은 인장 응력 특성을 갖는 상기 하부, 제1 중간 및 제2 중간 배선들(216L, 224L, 232L)과 다른 응력 특성을 갖는 내화 금속으로 형성될 수 있다. 예를 들어, 상기 상부 배선(246)은 응력(stress)를 조절할 수 있는 PVD 공정에 의한 텅스텐으로 형성할 수 있다.
일 실시 예에서, 상기 상부 캐핑 막(249)은 상기 상부 배선 구조체(248)의 상기 상부 배선(246)의 상부면 및 측면을 덮을 수 있다.
상기 상부 배선(246)의 두께(Tb1)는 상기 제1 중간 배선(224L)의 두께(Tb3), 상기 제2 중간 배선(232L)의 두께(Tb2) 및 상기 하부 배선(216L)의 두께(Tb4) 보다 클 수 있다. 상기 제1 및 제2 중간 배선들(224L, 232L)의 두께들(Tb2, Tb3)은 상기 하부 배선(216L)의 두께(Tb4) 보다 클 수 있다.
상기 상부 배선(246)의 상부면과 측면 사이의 각도(θb1)는 상기 제1 중간 배선(224L)의 상부면과 측면 사이의 각도(θb3), 상기 제2 중간 배선(232L)의 상부면과 측면 사이의 각도(θb2) 및 상기 하부 배선(216L)의 상부면과 측면 사이의 각도(θb4) 보다 클 수 있다. 상기 상부 배선(246)의 상부면과 측면 사이의 각도(θb1)는 둔각일 수 있고, 상기 제1 및 제2 중간 배선(224L, 232L)의 상부면과 측면 사이의 각도들(θb2, θb3) 및 상기 하부 배선(216L)의 상부면과 측면 사이의 각도(θb4)는 예각일 수 있다.
일 실시예에서, 상기 제5 하부 층간 절연 막(LILD5')은 상기 제4 하부 층간 절연 막(LILD4') 상에 배치되면서 상기 상부 배선 구조체(248)를 덮을 수 있다.
일 실시예에서, 상기 상부 캐핑 막(249)은 상기 제4 및 제5 하부 층간 절연 막들(LILD4', LILD5') 사이에 배치되면서 상기 상부 배선(246)의 상부면 및 측면을 덮을 수 있다.
상기 반도체 패턴(252)의 측면 상에 중간 층간 절연 막(MILD)이 배치될 수 있다.
상기 반도체 패턴(252) 상에 서로 이격된 제1 및 제2 메모리 셀 어레이들(CA1, CA2)이 배치될 수 있다. 상기 제1 및 제2 메모리 셀 어레이들(CA1, CA2)의 각각은 셀 게이트들(CG) 및 셀 수직 구조체들(CV)을 포함할 수 있다.
일 실시예에서, 상기 셀 게이트들(CG) 및 상기 셀 수직 구조체들(CV)은 도 3에서 설명한 상기 셀 게이트들(CG) 및 상기 셀 수직 구조체들(CV)과 동일할 수 있다. 예를 들어, 상기 셀 게이트들(CG)의 각각은, 도 3에서 설명한 것과 같은, 상기 셀 게이트 도전성 패턴(도 3의 72) 및 상기 제2 셀 유전체(도 3의 70)을 포함할 수 있다. 또한, 상기 셀 수직 구조체들(CV)의 각각은, 도 3에서 설명한 것과 같은, 상기 반도체 에피택시얼 층(도 3의 60), 상기 제1 셀 유전체(도 3의 61), 상기 셀 반도체 층(도 3의 62), 상기 코어 절연 패턴(도 3의 63) 및 상기 셀 패드 패턴(도 3의 64)을 포함할 수 있다. 상기 제1 및 제2 메모리 셀 어레이들(CA1, CA2)의 각각은 3차원적으로 배치될 수 있는 메모리 셀들 및 정보 저장 요소들을 포함할 수 있다.
상기 셀 수직 구조체들(CV)은 서로 이격되며 평행한 소스 패턴들(277) 사이에 배치될 수 있다. 상기 소스 패턴들(277)의 각각은 제1 방향(X)으로 연장되는 라인 모양일 수 있다. 상기 소스 패턴들(277)의 각각은 소스 도전 층(276) 및 상기 소스 도전 층(276)의 측면 및 바닥면을 감싸는 소스 배리어 층(275)을 포함할 수 있다.
상기 소스 패턴들(277) 하부의 상기 반도체 패턴(252) 내에 상기 반도체 패턴(252)과 다른 도전형의 소스 불순물 영역(CS)이 배치될 수 있다. 상기 반도체 패턴(252)은 P형의 도전형일 수 있고, 상기 소스 불순물 영역(CS)은 N형의 도전형일 수 있다.
일 실시예에서, 상기 소스 패턴들(277) 사이에서, 상기 셀 게이트들(CG)의 가장자리 부분들은 위에서 아래로 단계적으로 내려가는 계단 구조로 배열될 수 있다.
상기 셀 게이트들(CG) 각각의 하부에 셀 층간 절연 층들(CILD)이 배치될 수 있다. 상기 셀 층간 절연 층들(CILD)은 실리콘 산화물로 형성될 수 있다.
일 실시예에서, 상기 제1 방향(X)과 수직한 제2 방향(Y)의 상기 셀 게이트들(CG)의 끝 부분들로부터 수평 방향으로 연장되는 셀 몰딩 막들(254)이 배치될 수 있다. 따라서, 상기 제1 방향(X)에서 상기 셀 게이트들(CG)이 계단 구조로 배치될 수 있고, 상기 제2 방향(Y)에서 상기 셀 몰딩 막들(254)이 계단 구조로 배치될 수 있다.
상기 반도체 패턴(252) 상에 셀 층간 절연 층들(CILD)이 배치될 수 있다. 상기 셀 층간 절연 층들(CILD)은 상기 셀 게이트들(CG) 하부에 배치되며 상기 셀 몰딩 막들(254) 하부로 연장될 수 있다. 상기 셀 층간 절연 층들(CILD)은 실리콘 산화물로 형성될 수 있다.
상기 제1 주변 배선 구조체(250b)의 상부 배선(248) 상에 주변 비트라인 콘택 구조체(280a, 282a, 284a, 286a)가 배치될 수 있다. 상기 주변 비트라인 콘택 구조체(280a, 282a, 284a, 286a)는 도 1 및 도 3에서 설명한 상기 주변 비트라인 콘택 구조체(80a, 82a, 84a, 86a)와 동일한 구조일 수 있다. 예를 들어, 상기 주변 비트라인 콘택 구조체(280a, 282a, 284a, 286a)의 각각은 콘택 플러그들(278b, 281b, 283b, 285b) 및 상기 콘택 플러그들(278b, 281b, 283b, 285b)의 측면들 및 바닥면을 덮는 배리어 층들(278a, 281a, 283a, 285a)을 포함할 수 있다. 상기 콘택 플러그들(278b, 281b, 283b, 285b)은 도 1 및 도 3에서 설명한 상기 콘택 플러그들(78b, 81b, 83b, 85b)에 대응할 수 있고, 상기 배리어 층들(278a, 281a, 283a, 285a)은 도 1 및 도 3에서 설명한 상기 배리어 층들(78a, 81a, 83a, 85a)에 대응할 수 있다.
상기 제2 주변 배선 구조체(250b)의 상부 배선(248) 상에 주변 워드라인 콘택 구조체(280b, 282b, 284b, 286b)가 배치될 수 있다. 상기 주변 워드라인 콘택 구조체(280b, 282b, 284b, 286b)는 도 1 및 도 3에서 설명한 상기 주변 워드라인 콘택 구조체(80b, 82b, 84b, 86b)와 동일한 구조일 수 있다. 상기 주변 워드라인 콘택 구조체(280b, 282b, 284b, 286b)의 각각은 콘택 플러그들(278b, 281b, 283b, 285b) 및 상기 콘택 플러그들(278b, 281b, 283b, 285b)의 측면들 및 바닥면을 덮는 배리어 층들(278a, 281a, 283a, 285a)을 포함할 수 있다.
상기 반도체 패턴(252) 상에 도 1을 참조하여 설명한 상기 웰 콘택 구조체(80c, 82c, 84c)와 동일한 구조의 웰 콘택 구조체(280c, 282c, 284c)가 배치될 수 있다.
상기 셀 게이트들(CG) 상에 상기 셀 게이트들(CG)과 전기적으로 연결되는 셀 게이트 콘택 구조체(280d, 282d, 284d, 286d)가 배치될 수 있다. 상기 셀 게이트 콘택 구조체(280d, 282d, 284d, 286d)는 도 1 및 도 3에서 설명한 상기 셀 게이트 콘택 구조체(80d, 82d, 84d, 86d)와 동일한 구조일 수 있다.
상기 셀 수직 구조체들(CV)과 전기적으로 연결되는 셀 비트라인 콘택 구조체(282e, 284e, 286e)가 배치될 수 있다. 상기 셀 비트라인 콘택 구조체(282e, 284e, 286e)는 도 1 및 도 3에서 설명한 상기 셀 비트라인 콘택 구조체(82e, 84e, 86e)와 동일한 구조일 수 있다.
상기 셀 비트라인 콘택 구조체(282e, 284e, 286e)와 상기 주변 비트라인 콘택 구조체(280a, 282a, 284a, 286a)를 전기적으로 연결하는 비트라인 연결 구조체(288a)가 배치될 수 있다. 상기 셀 게이트 콘택 구조체(280d, 282d, 284d, 286d)와 상기 주변 워드라인 콘택 구조체(280b, 282b, 284b, 286b)를 전기적으로 연결하는 워드라인 연결 구조체(288b)가 배치될 수 있다. 상기 비트라인 연결 구조체(288a) 및 상기 워드라인 연결 구조체(288b)의 각각은 연결 배선(287b) 및 상기 연결 배선(287b)의 바닥면 및 측면을 덮은 배리어 층(287a)을 포함할 수 있다.
상기 반도체 패턴(252) 및 상기 중간 층간 절연 막(MILD) 상에 상부 층간 절연 막(UILD)이 배치될 수 있다. 상기 상부 층간 절연 막(UILD)은 상기 셀 게이트들(CG), 상기 셀 수직 구조체들(CV), 상기 셀 비트라인 콘택 구조체(282e, 284e, 286e), 상기 주변 비트라인 콘택 구조체(280a, 282a, 284a, 286a), 상기 비트라인 연결 구조체(288a), 상기 셀 게이트 콘택 구조체(280d, 282d, 284d, 286d), 상기 주변 워드라인 콘택 구조체(280b, 282b, 284b, 286b) 및 상기 워드라인 연결 구조체(288b)를 덮을 수 있다.
상기 상부 층간 절연 막(UILD) 상에 금속 배선(292)이 배치될 수 있다. 상기 금속 배선(292)은 배리어 층(291a) 및 상기 배리어 층(291b) 상의 금속 층(291b)을 포함할 수 있다. 상기 금속 배선(292)의 상부면과 측면 사이의 각도는 둔각일 수 있다.
상기 금속 배선(292) 하부에 콘택 플러그(289b) 및 상기 콘택 플러그(289b)의 측면 및 바닥면을 덮는 배리어 층(289a)을 포함하는 콘택 구조체(290)가 배치될 수 있다.
일 실시예에서, 상기 하부 배선(216L), 상기 제1 중간 배선(224L) 및 상기 제2 중간 배선(232L) 중 적어도 하나 또는 모두는 인장 응력(tensile stress) 특성의 내화 금속(refractory metal), 예를 들어, CVD 방법을 이용하여 형성하는 텅스텐으로 형성될 수 있다. 상기 셀 게이트들(CG)은 인장 응력(tensile stress) 특성의 내화 금속, 예를 들어, CVD 방법을 이용하여 형성하는 텅스텐을 포함할 수 있다.
상기 상부 배선 구조체(248)의 상기 상부 배선(246)은 상기 하부 배선(216L), 상기 제1 중간 배선(224L), 상기 제2 중간 배선(232L) 및 상기 셀 게이트들(CG)과 다른 응력 특성의 금속 물질로 형성할 수 있다. 예를 들어, 상기 상부 배선(246)은 상기 하부 배선(216L), 상기 제1 중간 배선(224L), 상기 제2 중간 배선(232L) 및 상기 셀 게이트 도전성 패턴들(272)을 포함하는 반도체 기판의 뒤틀림(warpage)을 고려하여, 상기 반도체 기판(2)의 뒤틀림을 억제할수 있는 응력을 갖도록 형성할 수 있다. 상기 상부 배선(246)은 상기 하부 배선(216L), 상기 제1 중간 배선(224L), 상기 제2 중간 배선(232L) 및 상기 셀 게이트들(CG)의 인장 응력과 다른 응력 특성, 예를 들어 압축 응력 특성의 내화 금속으로 형성할 수 있다. 예를 들어, 상기 상부 배선(246)은 응력을 조절하여 형성할 수 있는 PVD 공정에 의한 텅스텐으로 형성할 수 있다.
상기 상부 배선 구조체(248)의 상기 상부 배선(246)은 PVD 방법을 이용하여 형성되는 내화 금속으로 형성될 수 있고, 상기 상부 콘택 플러그(242)는 CVD 방법을 이용하여 형성되는 내화 금속으로 형성될 수 있다. 그렇지만, 본 발명의 기술적 사상은 이에 한정되지 않는다.
상기 상부 배선 구조체(248)의 다른 예에 대하여 도 9A, 도 9B 및 도 10을 참조하여 설명하기로 한다.
도 9A, 도 9B 및 도 10을 참조하면, 상부 배선 구조체(348)는 상부 콘택 플러그(346C), 상부 배선(346L) 및 상부 배리어 층(340)을 포함할 수 있다. 상기 상부 콘택 플러그(346C) 및 상기 상부 배선(346L)은 일체로 형성될 수 있다. 상기 상부 배리어 층(340)은 상기 상부 콘택 플러그(346C)의 바닥면 및 측면을 덮으면서 상기 상부 배선(446L)의 바닥면을 덮을 수 있다. 상기 상부 배리어 층(340)은 상기 상부 배선(346L)의 측면을 덮지 않을 수 있다.
도 7A, 도 7B 및 도 8에서 설명한 것과 같은 상기 하부 배선 구조체(218) 및 상기 중간 배선 구조체(236)와 함께 상기 상부 배선 구조체(348)는 제1 및 제2 주변 배선 구조체들(350a, 350b)을 구성할 수 있다.
상기 상부 배선(346L)은, 도 7A, 도 7B 및 도 8에서 설명한 것과 같은 상기 상부 배선(246L)과 마찬가지로, 상부면과 측면 사이의 각도(θb1)가 둔각일 수 있다. 또한, 상기 상부 배선(346L)은, 도 7A, 도 7B 및 도 8에서 설명한 상기 상부 배선(246L)과 마찬가지로, 상기 제1 및 제2 중간 배선들(224L, 232L)의 두께(Tb2, Tb3) 및 상기 하부 배선(216L)의 두께(Tb3) 보다 큰 두께(Tb1)를 가질 수 있다.
다음으로, 도 6a 및 도 6b와 함께 도 11a 내지 도 20b을 참조하여 본 발명의 기술적 사상의 실시 예에 따른 반도체 소자 형성 방법의 일 예에 대하여 설명하기로 한다. 도 11a 내지 도 20b는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자의 형성 방법의 일 예를 나타낸 단면도들이다. 도 11a, 도 12a, 도 13a, 도 14a, 도 15a, 도 16a, 도 17a, 도 18a, 도 19a 및 도 20a은 도 6b의 I-I'선을 따라 취해진 영역을 나타낸 단면도들이고, 도 11b, 도 12b, 도 13b, 도 14b, 도 15b, 도 16b, 도 17b, 도 18b, 도 19b 및 도 20b는 도 6b의 II-II'선을 따라 취해진 영역을 나타낸 단면도들이다.
도 6a 및 도 6b와 함께 도 11a 및 도 11b를 참조하면, 반도체 기판(2)을 준비할 수 있다. 상기 반도체 기판(2)은 단결정 실리콘 기판일 수 있다. 상기 반도체 기판(2) 상에 활성 영역(4')을 한정하는 소자분리 영역(6')을 형성할 수 있다.
상기 반도체 기판(2) 상에 회로들을 구성하는 개별 소자들을 형성할 수 있다. 상기 회로들은 X 디코더(XDEC), 주변 회로(PERI) 및 페이지 버퍼(PGBUF)일 수 있다.
상기 회로들을 구성하는 개별소자들은 제1 및 제2 주변 트랜지스터들(PTR1', PTR2')을 포함할 수 있다. 상기 제1 주변 트랜지스터(PTR1')는 제1 주변 게이트(PG1') 및 제1 소스/드레인 영역(PSD1')을 포함할 수 있고, 상기 제2 주변 트랜지스터(PTR2')는 제2 주변 게이트(PG2') 및 제2 소스/드레인 영역(PSD2')를 포함할 수 있다.
일 실시예에서, 상기 제1 주변 트랜지스터(PTR1')는 상기 주변 회로(PERI)를 구성하는 트랜지스터일 수 있고, 상기 제2 주변 트랜지스터(PTR2')는 상기 X 디코더(XDEC)를 구성하는 트랜지스터일 수 있다.
상기 제1 및 제2 주변 트랜지스터들(PTR1', PTR2')을 갖는 반도체 기판 상에 제1 하부 층간 절연 막(LILD1')을 형성할 수 있다. 상기 제1 하부 층간 절연 막(LILD1')은 실리콘 산화물 계열의 절연성 물질로 형성할 수 있다.
듀얼 다마신 공정을 이용하여 상기 제1 하부 층간 절연 막(LILD1')을 관통하는 하부 콘택 홀(208H) 및 상기 하부 콘택 홀(208H)의 상부를 지나는 하부 배선 트렌치(208T)를 포함하는 하부 개구부(208)를 형성할 수 있다.
상기 하부 개구부(208)를 갖는 반도체 기판 상에 도전 층(211) 및 배리어 층(213)을 차례로 형성할 수 있다. 상기 도전 층(211)은 금속, 예를 들어 Ti 물질로 형성될 수 있고, 상기 배리어 층(213)은 금속 질화물, 예를 들어, TiN 으로 형성될 수 있다. 열처리 공정을 진행하여, 상기 도전 층(211)과 상기 반도체 기판(2)을 반응시키어 금속-실리사이드 층(210)을 형성할 수 있다. 상기 금속 실리사이드 층(210)은 상기 소스/드레인 영역들(PSD1', PSD2') 상에 형성될 수 있다. 상기 배리어 층(213) 상에 배선 물질 막(215)을 형성할 수 있다. 상기 배선 물질 막(215)은 인장 응력을 갖는 내화 금속, 예를 들어 CVD 공정으로 형성한 텅스텐으로 형성할 수 있다.
도 6a 및 도 6b와 함께 도 12a 및 도 12b를 참조하면, 상기 제1 하부 층간 절연 막(LILD1')의 상부면이 노출될 때까지 상기 배선 물질 막(215), 상기 배리어 층(213) 및 상기 도전 층(211)을 평탄화 하여 상기 하부 개구부(208) 내에 한정되는 하부 배선 구조체(218)를 형성할 수 있다. 상기 하부 배선 구조체(218)는 상기 도전 층(211)이 평탄화되어 형성된 하부 도전 층(212), 상기 배리어 층(213)이 평탄화되어 형성된 하부 배리어 층(214), 및 상기 배선 물질 막(215)이 평탄화되어 형성된 하부 배선(216L) 및 하부 콘택 플러그(216C)를 포함할 수 있다.
상기 하부 배선 구조체(218) 및 상기 제1 하부 층간 절연 막(LILD1')을 덮는 하부 캐핑 막(219)을 형성할 수 있다. 상기 하부 캐핑 막(219)은 실리콘 질화물로 형성될 수 있다.
도 6a 및 도 6b와 함께 도 13a 및 도 13b를 참조하면, 상기 하부 캐핑 막(219) 상에 제2 하부 층간 절연 막(LILD2')을 형성할 수 있다. 듀얼 다마신 공정을 이용하여 상기 제2 하부 층간 절연 막(LILD2') 및 상기 하부 캐핑 막(219)을 관통하며 상기 하부 배선 구조체(218)을 노출시키는 제1 중간 콘택 홀(220H) 및 상기 제1 중간 콘택 홀(220H)의 상부를 지나는 제1 중간 배선 트렌치(220T)를 포함하는 제1 중간 개구부(220)를 형성할 수 있다.
상기 제1 중간 개구부(220)를 갖는 기판 상에 배리어 층 및 배선 물질 층을 차례로 증착하고, 상기 제2 하부 층간 절연 막(LILD2')의 상부면이 노출될 때까지 상기 배선 물질 층 및 상기 배리어 층을 평탄화여 제1 중간 배선 구조체(226)을 형성할 수 있다. 상기 제1 중간 배선 구조체(226)는 제1 중간 콘택 플러그(도 8의 224C) 및 상기 제1 중간 콘택 플러그(도 8의 224C)와 일체로 형성되는 제1 중간 배선(도 8의 224L), 및 제1 중간 콘택 플러그(도 8의 224C)의 바닥면 및 측면을 덮으면서 상기 제1 중간 배선(도 8의 224L)의 바닥면 및 측면을 덮는 제1 중간 배리어 층(도 8의 222)을 포함할 수 있다.
상기 제1 중간 배선 구조체(226) 및 상기 제2 하부 층간 절연 막(LILD2')을 덮는 제1 중간 캐핑 막(227)을 형성할 수 있다. 상기 제1 중간 캐핑 막(227)은 실리콘 질화물로 형성될 수 있다.
상기 제1 중간 캐핑 막(227) 상에 제3 하부 층간 절연 막(LILD3')을 형성할 수 있다. 듀얼 다마신 공정을 이용하여 상기 제3 하부 층간 절연 막(LILD3') 및 상기 제1 중간 캐핑 막(227)을 관통하며 상기 제1 중간 배선 구조체(226)을 노출시키는 제2 중간 콘택 홀(280H) 및 상기 제2 중간 콘택 홀(228H)의 상부를 지나는 제2 중간 배선 트렌치(228T)를 포함하는 제2 중간 개구부(228)를 형성할 수 있다.
상기 제2 중간 개구부(228)를 갖는 기판 상에 배리어 층 및 배선 물질 층을 차례로 증착하고, 상기 제3 하부 층간 절연 막(LILD3')의 상부면이 노출될 때까지 상기 배선 물질 층 및 상기 배리어 층을 평탄화여 제2 중간 배선 구조체(234)를 형성할 수 있다. 상기 제2 중간 배선 구조체(234)는 제2 중간 콘택 플러그(도 8의 232C) 및 상기 제2 중간 콘택 플러그(도 8의 232C)와 일체로 형성되는 제2 중간 배선(도 8의 232L), 및 제2 중간 콘택 플러그(도 8의 232C)의 바닥면 및 측면을 덮으면서 상기 제2 중간 배선(도 8의 232L)의 바닥면 및 측면을 덮는 제2 중간 배리어 층(도 8의 230)을 포함할 수 있다.
상기 제2 중간 배선 구조체(234) 및 상기 제3 하부 층간 절연 막(LILD3')을 덮는 제2 중간 캐핑 막(237)을 형성할 수 있다. 상기 제2 중간 캐핑 막(237)은 실리콘 질화물로 형성될 수 있다.
도 6a 및 도 6b와 함께 도 14a 및 도 14b를 참조하면, 상기 제2 중간 캐핑 막(237) 상에 제4 하부 층간 절연 막(LILD4')을 형성할 수 있다.
상기 제4 하부 층간 절연 막(LILD4') 및 상기 제2 중간 캐핑 막(237)을 관통하는 상부 콘택 홀(238)을 형성할 수 있다. 상기 상부 콘택 홀(238)을 갖는 기판 상에 배리어 층 및 콘택 물질 층을 형성하고, 상기 제4 하부 층간 절연 막(LILD4')의 상부면이 노출될때까지 상기 배리어 층 및 상기 콘택 물질 층을 평탄화하여, 상부 콘택 배리어(240) 및 상부 콘택 플러그(242)를 형성할 수 있다.
도 6a 및 도 6b와 함께 도 15a 및 도 15b를 참조하면, 상기 상부 콘택 배리어(240) 및 상기 상부 콘택 플러그(242)를 갖는 반도체 기판 상에 배리어 물질 층(243) 및 상부 배선 물질 층(245)을 형성할 수 있다. 상기 배리어 물질 층(243)은 TiN 등과 같은 금속 질화물로 형성할 수 있다.
상기 상부 배선 물질 층(245)은 상기 하부 배선(216L), 상기 제1 및 제2 중간 배선들(224L, 232L)과 다른 응력 특성의 물질로 형성할 수 있다. 예를 들어, 상기 하부 배선(216L), 상기 제1 및 제2 중간 배선들(224L, 232L)은 CVD 공정을 진행하여 형성되는 내화 금속, 예를 들어, CVD 텅스텐으로 형성하여 인장 응력을 가질 수 있고, 상기 상부 배선 물질 층(245)은 PVD 공정을 진행하여 형성되는 내화 금속, 예를 들어 PVD 텅스텐으로 형성할 수 있다. 상기 PVD 텅스텐의 응력은 PVD 공정 조건에 따라 조절할 수 있다. 예를 들어, PVD 텅스텐은 압축 응력을 가질 수 있다.
도 6a 및 도 6b와 함께 도 16a 및 도 16b를 참조하면, 상기 상부 배선 물질 층(245) 및 상기 배리어 물질 층(243)을 패터닝하여 차례로 적층된 상부 배리어 층(245) 및 상부 배선(246)을 형성할 수 있다.
상기 상부 배리어 층(245) 및 상기 상부 배선(246)을 덮는 상부 캐핑 막(249)을 형성할 수 있다. 상기 상부 캐핑 막(249)은 실리콘 질화물로 형성될 수 있다.
도 6a 및 도 6b와 함께 도 17a 및 도 17b를 참조하면, 상기 상부 캐핑 막(249) 상에 제5 하부 층간 절연 막(LILD5')을 형성할 수 있다. 상기 제5 하부 층간 절연 막(LILD5')은 실리콘 산화물로 형성될 수 있다. 상기 제5 하부 층간 절연 막(LILD5') 상에 반도체 패턴(252)을 형성할 수 있다. 상기 반도체 패턴(252)은 P형의 도전형을 갖는 폴리 실리콘으로 형성될 수 있다.
도 6a 및 도 6b와 함께 도 18a 및 도 18b를 참조하면, 상기 반도체 패턴(252)을 갖는 반도체 기판 상에 절연성 막을 형성하고, 상기 반도체 패턴(252)의 상부면을 노출시키도록 상기 절연성 막을 평탄화하여 중간 층간 절연 막(MILD)을 형성할 수 있다.
상기 반도체 패턴(252) 상에 셀 층간 절연 막(CILD) 및 몰딩 막(254)을 교대로 반복적으로 형성할 수 있다. 상기 셀 층간 절연 막들(CILD)은 상기 몰딩 막들(254)과 식각 선택비를 가질 수 있다. 예를 들어, 상기 셀 층간 절연 막들(CILD)은 실리콘 산화물로 형성될 수 있고, 상기 몰딩 막들(254)은 실리콘 질화물로 형성될 수 있다. 상기 셀 층간 절연 막들(CILD) 및 상기 몰딩 막들(254)은 패터닝되어 가장자리 부분에서 계단 구조로 형성될 수 있다.
상기 셀 층간 절연 막들(CILD) 및 상기 몰딩 막들(254)을 갖는 기판 상에 절연성 막을 형성하고, 상기 절연성 막을 평탄화하여 제1 상부 층간 절연 막(UILD1)을 형성할 수 있다. 상기 셀 층간 절연 막들(CILD), 상기 몰딩 막들(254) 및 상기 제1 상부 층간 절연 막(UILD1) 상에 제2 상부 층간 절연 막(UILD2)을 형성할 수 있다.
상기 제2 상부 층간 절연 막(UILD2), 상기 셀 층간 절연 막(CILD) 및 상기 몰딩 막(254)을 관통하며 상기 반도체 패턴(252)과 연결되는 복수의 셀 구조체들(CV)을 형성할 수 있다.
상기 셀 수직 구조체들(CV)을 형성하는 것은 상기 제2 상부 층간 절연 막(UILD2), 상기 셀 층간 절연 막(CILD) 및 상기 몰딩 막(254)을 관통하는 홀들을 형성하고, 상기 홀들에 의해 노출되는 상기 반도체 패턴(252) 상에 반도체 에피택시얼 층(도 3의 60)을 형성하고, 상기 홀들의 측벽들 상에 콘포멀한 제1 셀 유전체(도 3의 61)를 형성하고, 상기 제1 셀 유전체(도 3의 61) 상에 콘포멀한 셀 반도체 층(도 3의 62)을 형성하고, 상기 셀 반도체 층(도 3의 62) 상에 상기 홀들을 부분적으로 채우는 코어 절연 패턴(도 3의 63)을 형성하고, 상기 코어 절연 패턴(도 3의 63) 상에 셀 패드 패턴(도 3의 64)을 형성하는 것을 포함할 수 있다.
도 6a 및 도 6b와 함께 도 18a 및 도 18b를 참조하면, 상기 셀 수직 구조체들(CV) 및 상기 제2 상부 층간 절연 막(UILD2)을 덮는 제3 상부 층간 절연 막(UILD3)을 형성할 수 있다.
상기 제3 상부 층간 절연 막(UILD3), 상기 제2 상부 층간 절연 막(UILD2), 상기 셀 층간 절연 막(CILD) 및 상기 몰딩 막(254)을 관통하는 트렌치들(266)을 형성할 수 있다. 상기 트렌치들(266)에 인접하는 상기 몰딩 막(254)을 제거하여 빈 공간들을 형성하고, 상기 빈 공간들 내에 셀 게이트들(CG)을 형성할 수 있다. 상기 셀 게이트들(CG)은 상기 셀 수직 구조체들(CV)의 측면들을 둘러싸도록 형성될 수 있다.
상기 트렌치들(266)의 측벽들 상에 절연성 스페이서(274)를 형성할 수 있다. 상기 트렌치들(266) 하부의 상기 반도체 패턴(252) 내에 상기 반도체 패턴(252)과 다른 도전형, 예를 들어 N형의 도전형의 소스 불순물 영역(CS)을 형성할 수 있다. 상기 트렌치들(266)을 채우는 소스 패턴들(277)을 형성할 수 있다. 상기 소스 패턴들(277)의 각각은 소스 도전 층(276) 및 상기 소스 도전 층(276)의 측면 및 바닥면을 감싸는 소스 배리어 층(275)을 포함할 수 있다. 상기 소스 도전 층(276)은 CVD 공정을 이용하여 형성될 수 있는 내화 금속으로 형성될 수 있다.
도 6a 및 도 6b와 함께 도 20a 및 도 20b를 참조하면, 상기 제3 상부 층간 절연 막(UILD3) 상에 제4 상부 층간 절연 막(UILD4)을 형성할 수 있다. 제1 주변 비트라인 콘택 구조체(280a), 제1 주변 워드라인 콘택 구조체(280b), 제1 웰 콘택 구조체(280c), 제1 셀 게이트 콘택 구조체(280d)를 형성할 수 있다.
상기 제1 주변 비트라인 콘택 구조체(280a), 상기 제1 주변 워드라인 콘택 구조체(280b), 상기 제1 웰 콘택 구조체(280c) 및 상기 제1 셀 게이트 콘택 구조체(280d)의 각각은 콘택 플러그(278b) 및 상기 콘택 플러그(278b)의 바닥면 및 측면을 덮는 배리어 층(278a)을 포함할 수 있다.
상기 제1 주변 비트라인 콘택 구조체(280a)는 상기 제1 내지 제4 상부 층간 절연 막들(UILD1~UILD4), 상기 중간 층간 절연 막(MILD) 및 상기 제5 하부 층간 절연 막(LILD5')을 관통하며 상기 제1 주변 배선 구조체(250a)의 상부 배선(248) 상에 형성될 수 있다.
상기 제1 주변 워드라인 콘택 구조체(280b)는 상기 제1 내지 제4 상부 층간 절연 막들(UILD1~UILD4), 상기 중간 층간 절연 막(MILD) 및 상기 제5 하부 층간 절연 막(LILD5')을 관통하며 상기 제2 주변 배선 구조체(250b)의 상부 배선(248) 상에 형성될 수 있다.
상기 제1 웰 콘택 구조체(280c)는 상기 제1 내지 제4 상부 층간 절연 막들(UILD1~UILD4)을 관통하며 상기 반도체 패턴(252) 상에 형성될 수 있고, 상기 제1 셀 게이트 콘택 구조체(280d)는 상기 제1 내지 제4 상부 층간 절연 막들(UILD1~UILD4)을 관통하며 상기 셀 게이트들(CG)의 가장자리 부분들 상에 형성될 수 있다.
상기 제4 상부 층간 절연 막(UILD4) 상에 제5 상부 층간 절연 막(UILD5)을 형성할 수 있다. 제2 주변 비트라인 콘택 구조체(282a), 제2 주변 워드라인 콘택 구조체(282b), 제2 웰 콘택 구조체(282c), 제2 셀 게이트 콘택 구조체(282d) 및 제1 셀 비트라인 콘택 구조체(82e)를 형성할 수 있다. 상기 제2 주변 비트라인 콘택 구조체(282a)는 상기 제1 주변 비트라인 구조체(280a) 상에 형성되며 상기 제5 상부 층간 절연 막(UILD5)을 관통할 수 있다.
상기 제2 주변 워드라인 콘택 구조체(282b)는 상기 제1 주변 워드라인 콘택 구조체(280a) 상에 형성되며 상기 제5 상부 층간 절연 막(UILD5)을 관통할 수 있다. 상기 제2 웰 콘택 구조체(282c)는 상기 제1 웰 콘택 구조체(280c) 상에 형성되며 상기 제5 상부 층간 절연 막(UILD5)을 관통할 수 있다. 상기 제2 셀 게이트 콘택 구조체(282d)는 상기 제1 셀 게이트 콘택 구조체(280d) 상에 형성되며 상기 제5 상부 층간 절연 막(UILD5)을 관통할 수 있다. 상기 제1 셀 비트라인 콘택 구조체(82e)는 상기 셀 수직 구조체(CV) 상에 형성되며 상기 제3 내지 제5 상부 층간 절연 막들(UILD3, UILD4, UILD5)을 관통할 수 있다.
상기 제2 주변 비트라인 콘택 구조체(282a), 상기 제2 주변 워드라인 콘택 구조체(282b), 상기 제2 웰 콘택 구조체(282c), 상기 제2 셀 게이트 콘택 구조체(282d) 및 상기 제1 셀 비트라인 콘택 구조체(282e)의 각각은 콘택 플러그(281b) 및 상기 콘택 플러그(281b)의 측면 및 바닥면을 덮는 배리어 층(281a)을 포함할 수 있다.
상기 제5 상부 층간 절연 막(UILD5) 상에 제6 상부 층간 절연 막(UILD6)을 형성할 수 있다. 상기 제6 상부 층간 절연 막(UILD6)을 관통하는 상기 제2 주변 비트라인 콘택 구조체(282a) 상의 제3 주변 비트라인 콘택 구조체(284a), 상기 제2 주변 워드라인 콘택 구조체(282b) 상의 제3 주변 워드라인 콘택 구조체(284b), 상기 제2 셀 게이트 콘택 구조체(282d) 상의 제3 셀 게이트 콘택 구조체(284d) 및 상기 제1 셀 비트라인 콘택 구조체(282e) 상의 제2 셀 비트라인 콘택 구조체(284e)를 형성할 수 있다.
상기 제3 주변 비트라인 콘택 구조체(284a), 상기 제3 주변 워드라인 콘택 구조체(284b), 상기 제3 셀 게이트 콘택 구조체(284d) 및 상기 제2 셀 비트라인 콘택 구조체(284e)의 각각은 중간 배선(283b) 및 상기 중간 배선(283b)의 측면 및 바닥면을 덮는 배리어 층(283a)을 포함할 수 있다.
상기 제6 상부 층간 절연 막(UILD6) 상에 제7 상부 층간 절연 막(UILD7)을 형성할 수 있다. 상기 제7 상부 층간 절연 막(UILD7)을 관통하는 상기 제3 주변 비트라인 콘택 구조체(284a) 상의 제4 주변 비트라인 콘택 구조체(286a), 상기 제3 주변 워드라인 콘택 구조체(284b) 상의 제4 주변 워드라인 콘택 구조체(286b), 상기 제3 셀 게이트 콘택 구조체(284d) 상의 제4 셀 게이트 콘택 구조체(286d) 및 상기 제2 셀 비트라인 콘택 구조체(284e) 상의 제3 셀 비트라인 콘택 구조체(286e)를 형성할 수 있다.
상기 제4 주변 비트라인 콘택 구조체(286a), 상기 제4 주변 워드라인 콘택 구조체(286b), 상기 제4 셀 게이트 콘택 구조체(286d) 및 상기 제3 셀 비트라인 콘택 구조체(286e)의 각각은 콘택 플러그(285b) 및 상기 콘택 플러그(285b)의 측면 및 바닥면을 덮는 배리어 층(285a)을 포함할 수 있다.
상기 제7 상부 층간 절연 막(UILD7) 상에 제8 상부 층간 절연 막(UILD8)을 형성할 수 있다. 상기 제8 상부 층간 절연 막(UILD8)을 관통하는 비트라인 연결 구조체(288a) 및 워드라인 연결 구조체(288b)를 형성할 수 있다. 상기 비트라인 연결 구조체(288a)는 상기 제4 주변 비트라인 콘택 구조체(286a) 및 상기 제3 셀 비트라인 콘택 구조체(286e)와 전기적으로 연결될 수 있다. 상기 워드라인 연결 구조체(288b)는 상기 제4 주변 워드라인 콘택 구조체(286b) 및 상기 제4 셀 게이트 콘택 구조체(286d)와 전기적으로 연결될 수 있다.
상기 제8 상부 층간 절연 막(UILD8) 상에 제9 상부 층간 절연 막(UILD9)을 형성할 수 있다.
상기 제9 상부 층간 절연 막(UILD9)을 관통하는 콘택 구조체(290)를 형성할 수 있다. 상기 콘택 구조체(290)는 콘택 플러그(289b) 및 상기 콘택 플러그(289b)의 바닥면 및 측면을 덮는 배리어 층(289a)을 포함할 수 있다.
다시, 도 6a 및 도 6b와 함께 도 7a 및 도 7b를 참조하면, 상기 제9 상부 층간 절연 막(UILD9) 상에 금속 배선(292)을 형성할 수 있다. 상기 금속 배선(292)은 배리어 층(291a) 및 상기 배리어 층(291b) 상의 금속 층(291b)을 포함할 수 있다. 상기 금속 배선(292)의 상부면과 측면 사이의 각도는 둔각일 수 있다.
다음으로, 도 6a 및 도 6b와 함께, 도 21a 내지 도 22b를 참조하여 본 발명의 기술적 사상의 실시예에 따른 반도체 소자의 형성 방법의 예시적인 변형 예를 설명하기로 한다. 도 21a 내지 도 22b는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자의 형성 방법의 예시적인 변형 예를 나타낸 단면도들이다. 도 21a 및 도 22a은 도 6b의 I-I'선을 따라 취해진 영역을 나타낸 단면도들이고, 도 21b 및 도 22b는 도 6b의 II-II'선을 따라 취해진 영역을 나타낸 단면도들이다.
도 6a 및 도 6b와 함께, 도 21a 및 도 21b를 참조하면, 반도체 기판(2) 상에 도 11a 내지 도 12b에서 설명한 것과 동일한 상기 제1 및 제2 주변 트랜지스터들(PTR1', PTR2'), 상기 제1 하부 층간 절연 막(LILD1'), 상기 하부 배선 구조체(218), 및 상기 하부 캐핑 막(219)을 차례로 형성할 수 있다. 도 13a 및 도 13b에서 설명한 것과 동일한 상기 제2 하부 층간 절연 막(LILD2'), 상기 제1 중간 배선 구조체(226), 상기 제1 중간 캐핑 막(227), 상기 제3 하부 층간 절연 막(LILD3'), 상기 제2 중간 배선 구조체(234), 상기 제2 중간 캐핑 막(237)을 차례로 형성할 수 있다.
상기 제2 중간 캐핑 막(237) 상에 제4 하부 층간 절연 막(LILD4')을 형성할 수 있다. 상기 제4 하부 층간 절연 막(LILD4') 및 상기 제2 중간 캐핑 막(237)을 관통하는 상부 콘택 홀(238)을 형성할 수 있다.
상기 상부 콘택 홀(238)을 갖는 기판 상에 배리어 물질 층(339) 및 배선 물질 층(345)을 차례로 형성할 수 있다. 상기 배리어 물질 층(339)은 금속 질화물로 형성할 수 있다. 상기 배선 물질 층(345)은 내화 금속, 예를 들어 PVD 공정을 이용하여 텅스텐 물질로 형성할 수 있다.
도 22a 및 도 22b를 참조하면, 상기 배리어 물질 층(339) 및 상기 배선 물질 층(345)을 패터닝하여 상부 배선 구조체(348)를 형성할 수 있다.
상기 상부 배선 구조체(348)는 상기 상부 콘택 홀(238) 내에 형성되는 상부 콘택 플러그(346C), 상기 제4 하부 층간 절연 막(LILD4') 상에 형성되는 상부 배선(346L) 및 상기 상부 콘택 플러그(346C)의 바닥면 및 측면을 덮으면서 상기 상부 배선(346L)의 바닥면을 덮는 상부 배리어 층(340)을 포함할 수 있다. 상기 상부 콘택 플러그(346C) 및 상기 상부 배선(346L)은 일체로 형성될 수 있다. 상기 상부 배리어 층(340)은 상기 상부 배선(346L)의 측면을 덮지 않을 수 있다.
이어서, 상기 상부 배선 구조체(348) 및 상기 제4 하부 층간 절연 막(LILD4')을 덮는 상부 캐핑 막(249)을 형성할 수 있다. 따라서, 도 10에서 설명한 것과 같은 상기 제1 주변 배선 구조체(350a)를 형성할 수 있다.
이어서, 도 17a 내지 도 20b에서 설명한 것과 동일한 공정을 진행할 수 있다.
도 23은 본 발명의 기술적 사상의 실시예들에 따른 반도체 모듈(400)을 개략적으로 나타낸 도면이다.
도 23을 참조하면, 반도체 모듈(400)은 모듈 기판(410) 상에 형성된 메모리 소자(430)를 포함할 수 있다. 상기 반도체 모듈(400)은 상기 모듈 기판(410) 상에 실장된 반도체 소자(420)을 포함할 수 있다.
상기 메모리 소자(430)는 본 발명의 기술적 사상의 실시예들에 따른 상기 반도체 소자를 포함할 수 있다. 상기 모듈 기판(410)의 적어도 한 변에는 입출력 터미널들(440)이 배치될 수 있다.
도 24는 본 발명의 기술적 사상의 실시예에 따른 전자 시스템(500)을 개념적으로 도시한 블록도이다.
도 24를 참조하면, 본 발명의 기술적 사상의 실시예에 따른 반도체 소자를 포함하는 전자 시스템(500)을 제공할 수 있다.
상기 전자 시스템(500)은 바디(Body; 510)를 포함할 수 있다. 상기 바디(510)는 마이크로 프로세서 유닛(Micro Processor Unit; 560), 파워 서플라이(Power Supply; 530), 기능 유닛(Function Unit; 540), 및/또는 디스플레이 컨트롤러 유닛(Display Controller Unit; 550)을 포함할 수 있다. 상기 바디(510)는 인쇄 회로기판(PCB) 등을 갖는 시스템 보드 또는 마더 보드(Mother Board)일 수 있다.
상기 마이크로 프로세서 유닛(560), 상기 파워 서플라이(530), 상기 기능 유닛(540), 및 상기 디스플레이 컨트롤러 유닛(550)은 상기 바디(510)상에 실장 또는 장착될 수 있다. 상기 바디(510)의 상면 혹은 상기 바디(510)의 외부에 디스플레이 유닛(560)이 배치될 수 있다. 예를 들면, 상기 디스플레이 유닛(560)은 상기 바디(510)의 표면 상에 배치되어 상기 디스플레이 컨트롤러 유닛(550)에 의해 프로세싱된 이미지를 표시할 수 있다. 상기 파워 서플라이(530)은 외부의 전원 등으로부터 일정 전압을 공급받아 이를 다양한 전압 레벨로 분기하여 마이크로 프로세서 유닛(560), 기능 유닛(540), 디스플레이 컨트롤러 유닛(550) 등으로 공급할 수 있다. 상기 마이크로 프로세서 유닛(560)은 상기 파워 서플라이(530)으로부터 전압을 공급받아 상기 기능 유닛(540)과 상기 디스플레이 유닛(560)을 제어할 수 있다.
상기 기능 유닛(540)은 다양한 전자 시스템(500)의 기능을 수행할 수 있다. 예를 들어, 상기 전자 시스템(500)이 휴대폰 같은 모바일 전자 제품인 경우 상기 기능 유닛(540)은 다이얼링, 또는 외부 장치(External Apparatus; 570)와의 교신으로 상기 디스플레이 유닛(560)으로의 영상 출력, 스피커로의 음성 출력 등과 같은 무선 통신 기능을 수행할 수 있는 여러 구성 요소들을 포함할 수 있으며, 카메라를 포함하는 경우, 이미지 프로세서(Image Processor)의 역할을 할 수 있다.
일 실시예에서, 상기 전자 시스템(500)이 용량 확장을 위해 메모리 카드 등과 연결되는 경우, 상기 기능 유닛(540)은 메모리 카드 컨트롤러일 수 있다. 상기 기능 유닛(540)은 유선 혹은 무선의 통신 유닛(Communication Unit; 580)을 통해 외부 장치(570)와 신호를 주고 받을 수 있다.
또한, 상기 전자 시스템(500)이 기능 확장을 위해 유에스비(Universal Serial Bus; USB) 등을 필요로 하는 경우, 상기 기능 유닛(540)은 인터페이스 컨트롤러(Interface Controller)의 역할을 할 수 있다.
도 25는 본 발명의 기술적 사상의 실시예에 따른 전자 시스템(600)을 개략적으로 도시한 블록도이다.
도 25를 참조하면, 전자 시스템(600)은 본 발명의 기술적 사상의 실시예에 따른 반도체 소자를 포함할 수 있다. 상기 전자 시스템(600)은 메모리 시스템(612), 마이크로프로세서(614), 램(616) 및 버스(620)를 사용하여 데이터 통신을 수행하는 유저 인터페이스(618)를 포함할 수 있다. 마이크로프로세서(614)는 전자 시스템(600)을 프로그램 및 컨트롤할 수 있다. 램(616)은 마이크로프로세서(614)의 동작 메모리로 사용될 수 있다. 마이크로프로세서(614), 램(616) 및/또는 다른 구성 요소들은 단일 패키지 내에 조립될 수 있다. 메모리 시스템(612)은 본 발명의 실시예들에 따른 반도체 소자를 포함할 수 있다.
상기 유저 인터페이스(618)는 상기 전자 시스템(600)으로 데이터를 입력하거나 또는 전자 시스템(600)으로부터 출력하는데 사용될 수 있다. 메모리 시스템(612)은 마이크로프로세서(614) 동작용 코드들, 마이크로프로세서(614)에 의해 처리된 데이터, 또는 외부 입력 데이터를 저장할 수 있다. 메모리 시스템(612)은 컨트롤러 및 메모리를 포함할 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시 예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
2 : 반도체 기판
PTR 1, PTR2 : 제1 및 제2 주변 트랜지스터들
LILD : 하부 층간 절연 막 MILD : 중간 층간 절연 막
UILD : 상부 층간 절연 막 10 : 실리사이드
18 : 하부 배선 구조체 26 : 중간 배선 구조체
48 : 상부 배선 구조체
50a, 50b : 제1 및 제2 주변 배선 구조체들
52, 252 : 반도체 패턴 CG : 셀 게이트
CILD : 셀 층간 절연 막
80a, 82a, 84a, 86a, 280a, 282a, 284a, 286a : 주변 비트라인 콘택 구조체
80b, 82b, 84b, 86b, 280b, 282b, 284b, 286b : 주변 워드라인 콘택 구조체
80c, 82c, 84c, 280c, 282c, 284c : 웰 콘택 구조체
80d, 82d, 84d, 86d, 280d, 282d, 284d, 286d : 셀 게이트 콘택 구조체
82e, 84e, 86e, 282e, 284e, 286e : 셀 비트라인 콘택 구조체
88a, 288a : 비트라인 연결 구조체
88b, 288b : 워드라인 연결 구조체
92, 292 : 금속 배선

Claims (20)

  1. 반도체 기판;
    상기 반도체 기판 상의 반도체 패턴;
    상기 반도체 패턴 상의 메모리 셀 어레이; 및
    상기 반도체 패턴과 상기 반도체 기판 사이의 주변 배선 구조체를 포함하되,
    상기 주변 배선 구조체는 상부 배선 구조체, 및 상기 상부 배선 구조체 아래의 하부 배선 구조체를 포함하고,
    상기 상부 배선 구조체는 상부 배선 및 상부 배리어 층을 포함하고,
    상기 하부 배선 구조체는 하부 배선 및 하부 배리어 층을 포함하고,
    상기 상부 배리어 층은 상기 상부 배선의 바닥면 아래에 배치되며 상기 상부 배선의 측면을 덮지 않고,
    상기 하부 배리어 층은 상기 하부 배선의 바닥면 아래에 배치되며 상기 하부 배선의 측면을 덮는 반도체 소자.
  2. 제 1 항에 있어서,
    상기 상부 배선의 상기 측면은 양의 경사(positive slope)이고,
    상기 하부 배선의 상기 측면은 음의 경사(negative slope)인 반도체 소자.
  3. 제 1 항에 있어서,
    상기 하부 배선 구조체는 상기 하부 배선 아래의 하부 콘택 플러그를 더 포함하되,
    상기 하부 콘택 플러그는 상기 하부 배선과 일체로 형성되고,
    상기 하부 배리어 층은 상기 하부 콘택 플러그의 측면 및 바닥면 상으로 연장되는 반도체 소자.
  4. 제 1 항에 있어서,
    상기 상부 배선 구조체는 상기 상부 배선과 상기 하부 배선 사이의 상부 콘택 플러그를 더 포함하고,
    상기 상부 콘택 플러그는 상기 상부 배선과 일체로 형성되고,
    상기 상부 배리어 층은 상기 상부 콘택 플러그의 측면 및 하부면을 덮도록 연장되는 반도체 소자.
  5. 제 1 항에 있어서,
    상기 메모리 셀 어레이는 상기 반도체 패턴의 상면에 수직하게 배열되는 복수의 셀 게이트들을 포함하는 반도체 소자.
  6. 반도체 기판;
    상기 반도체 기판 상의 반도체 패턴;
    상기 반도체 패턴 상의 메모리 셀 어레이;
    상기 메모리 셀 어레이 위의 금속 배선; 및
    상기 반도체 패턴과 상기 반도체 기판 사이의 주변 배선 구조체를 포함하되,
    상기 주변 배선 구조체는 하부 배선 구조체를 포함하고,
    상기 하부 배선 구조체는 하부 배선을 포함하고,
    상기 하부 배선의 측면은 음의 경사(negative slope)이고,
    상기 금속 배선의 측면은 양의 경사(positive slope)인 반도체 소자.
  7. 청구항 6에 있어서,
    상기 하부 배선의 상기 측면과 상기 하부 배선의 상면 사이의 각도는 예각(acute angle)인 반도체 소자.
  8. 제 6 항에 있어서,
    상기 주변 배선 구조체는 상기 하부 배선 구조체 위의 상부 배선 구조체를 포함하고,
    상기 상부 배선 구조체는 상부 배선을 포함하고,
    상기 상부 배선의 측면은 양의 경사(positive slope)인 반도체 소자.
  9. 제 8 항에 있어서,
    상기 상부 배선의 상기 측면과 상기 상부 배선의 상면 사이의 각도는 둔각(obtuse angle)인 반도체 소자.
  10. 제 8 항에 있어서,
    상기 상부 배선의 두께는 상기 하부 배선의 두께보다 큰 반도체 소자.
  11. 제 6 항에 있어서,
    상기 주변 배선 구조체는 상기 하부 배선 구조체와 상기 반도체 패턴 사이의 중간 배선 구조체를 더 포함하고,
    상기 중간 배선 구조체는 중간 배선을 포함하고,
    상기 중간 배선의 측면은 음의 경사(negative slope)인 반도체 소자.
  12. 제 11 항에 있어서,
    상기 하부 배선의 상기 측면과 상기 하부 배선의 상면 사이의 각도는 예각(acute angle)이고,
    상기 중간 배선의 상기 측면과 상기 중간 배선의 상면 사이의 각도는 예각(acute angle)인 반도체 소자.
  13. 제 12 항에 있어서,
    상기 금속 배선의 상기 측면과 상기 금속 배선의 상면 사이의 각도는 둔각(obtuse angle)인 반도체 소자.
  14. 제 11 항에 있어서,
    상기 중간 배선의 두께는 상기 하부 배선의 두께보다 큰 반도체 소자.
  15. 제 6 항에 있어서,
    상기 주변 배선 구조체는 상기 하부 배선 구조체와 상기 반도체 패턴 사이의 중간 배선 구조체를 더 포함하고,
    상기 중간 배선 구조체는 중간 배선을 포함하고,
    상기 중간 배선의 측면은 음의 경사(negative slope)이고,
    상기 중간 배선의 두께는 상기 하부 배선의 두께와 다른 반도체 소자.
  16. 삭제
  17. 반도체 기판;
    상기 반도체 기판 상의 반도체 패턴;
    상기 반도체 패턴 상의 메모리 셀 어레이;
    상기 반도체 기판과 상기 반도체 패턴 사이의 하부 배선 구조체, 상기 하부 배선 구조체는 하부 배선, 및 상기 하부 배선 아래의 하부 콘택 플러그를 포함하는 것;
    상기 하부 배선 구조체와 상기 반도체 패턴 사이의 중간 배선 구조체, 상기 중간 배선 구조체는 중간 배선, 및 상기 중간 배선 아래의 중간 콘택 플러그를 포함하는 것; 및
    상기 메모리 셀 어레이 위의 금속 배선을 포함하되,
    상기 하부 배선의 측면은 음의 경사(negative slope)이고, 상기 중간 배선의 측면은 음의 경사(negative slope)이고, 상기 금속 배선의 측면은 양의 경사(positive slope)이고,
    상기 중간 배선의 두께는 상기 하부 배선의 두께와 다르고,
    상기 중간 콘택 플러그의 수직 길이는 상기 하부 콘택 플러그의 수직 길이와 다르고,
    상기 하부 배선 및 상기 중간 배선의 각각은 인장 응력 특성을 갖는 내화 금속을 포함하고,
    상기 메모리 셀 어레이는 상기 반도체 패턴 상에 수직 방향으로 적층되는 복수의 셀 게이트들, 및 상기 복수의 셀 게이트들을 관통하여 상기 수직 방향으로 연장되는 복수의 셀 수직 구조체들을 포함하는 반도체 소자.
  18. 제 17 항에 있어서,
    상기 하부 배선의 상기 측면과 상기 하부 배선의 상면 사이의 각도는 예각(acute angle)이고,
    상기 중간 배선의 상기 측면과 상기 중간 배선의 상면 사이의 각도는 예각(acute angle)이고,
    상기 금속 배선의 상기 측면과 상기 금속 배선의 상면 사이의 각도는 둔각(obtuse angle)인 반도체 소자.
  19. 제 17 항에 있어서,
    상기 중간 배선의 두께는 상기 하부 배선의 두께보다 큰 반도체 소자.
  20. 제 17 항에 있어서,
    상기 하부 배선 구조체와 상기 중간 배선 구조체 사이의 하부 캐핑층; 및
    상기 중간 배선 구조체와 상기 반도체 패턴 사이의 중간 캐핑층을 더 포함하는 반도체 소자.
KR1020150096024A 2015-07-06 2015-07-06 배선 구조체를 갖는 반도체 소자 KR102392685B1 (ko)

Priority Applications (5)

Application Number Priority Date Filing Date Title
KR1020150096024A KR102392685B1 (ko) 2015-07-06 2015-07-06 배선 구조체를 갖는 반도체 소자
US15/201,922 US9875931B2 (en) 2015-07-06 2016-07-05 Semiconductor device having interconnection structure
US15/857,961 US10418278B2 (en) 2015-07-06 2017-12-29 Semiconductor device having interconnection structure
US16/534,195 US10566233B2 (en) 2015-07-06 2019-08-07 Semiconductor device having interconnection structure
US16/751,744 US10707126B2 (en) 2015-07-06 2020-01-24 Semiconductor device having interconnection structure

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020150096024A KR102392685B1 (ko) 2015-07-06 2015-07-06 배선 구조체를 갖는 반도체 소자

Publications (2)

Publication Number Publication Date
KR20170005660A KR20170005660A (ko) 2017-01-16
KR102392685B1 true KR102392685B1 (ko) 2022-04-29

Family

ID=57731470

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020150096024A KR102392685B1 (ko) 2015-07-06 2015-07-06 배선 구조체를 갖는 반도체 소자

Country Status (2)

Country Link
US (4) US9875931B2 (ko)
KR (1) KR102392685B1 (ko)

Families Citing this family (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102392685B1 (ko) * 2015-07-06 2022-04-29 삼성전자주식회사 배선 구조체를 갖는 반도체 소자
KR102415206B1 (ko) 2016-06-27 2022-07-01 에스케이하이닉스 주식회사 반도체 장치
KR20180014984A (ko) * 2016-08-02 2018-02-12 에스케이하이닉스 주식회사 반도체 장치 및 그 제조방법
US10510657B2 (en) * 2017-09-26 2019-12-17 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device with interconnecting structure and method for manufacturing the same
US11764062B2 (en) * 2017-11-13 2023-09-19 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming semiconductor structure
KR102624625B1 (ko) 2018-04-20 2024-01-12 삼성전자주식회사 수직형 메모리 장치 및 그 제조 방법
KR102680864B1 (ko) * 2018-08-29 2024-07-04 삼성전자주식회사 3차원 반도체 소자
KR102668014B1 (ko) * 2018-10-25 2024-05-22 삼성전자주식회사 비휘발성 메모리 장치, 수직형 낸드 플래시 메모리 장치 및 이를 포함하는 에스에스디 장치
US10566241B1 (en) 2018-11-19 2020-02-18 Micron Technology, Inc. Methods of forming a semiconductor device, and related semiconductor devices and systems
US10923494B2 (en) 2018-11-19 2021-02-16 Micron Technology, Inc. Electronic devices comprising a source below memory cells and related systems
KR102666312B1 (ko) 2019-05-20 2024-05-17 에스케이하이닉스 주식회사 반도체 메모리 장치
KR20210002139A (ko) * 2019-06-21 2021-01-07 삼성전자주식회사 수직형 메모리 장치
KR20210047405A (ko) * 2019-10-21 2021-04-30 삼성전자주식회사 반도체 소자
US11257834B2 (en) 2020-01-15 2022-02-22 Micron Technology, Inc. Microelectronic devices including corrosion containment features, and related electronic systems and methods
KR20210116773A (ko) 2020-03-13 2021-09-28 삼성전자주식회사 반도체 장치
US11201139B2 (en) 2020-03-20 2021-12-14 Sandisk Technologies Llc Semiconductor structure containing reentrant shaped bonding pads and methods of forming the same
WO2021188133A1 (en) * 2020-03-20 2021-09-23 Sandisk Technologies Llc Semiconductor structure containing reentrant shaped bonding pads and methods of forming the same
US11145628B1 (en) 2020-03-20 2021-10-12 Sandisk Technologies Llc Semiconductor structure containing reentrant shaped bonding pads and methods of forming the same
US11527500B2 (en) 2020-03-20 2022-12-13 Sandisk Technologies Llc Semiconductor structure containing multilayer bonding pads and methods of forming the same
KR20220019896A (ko) * 2020-08-10 2022-02-18 삼성전자주식회사 반도체 장치 및 이를 포함하는 데이터 저장 시스템
KR20220060612A (ko) * 2020-11-04 2022-05-12 삼성전자주식회사 반도체 장치 및 이를 포함하는 데이터 저장 시스템
US11621202B2 (en) 2021-03-02 2023-04-04 Western Digital Technologies, Inc. Electrical overlay measurement methods and structures for wafer-to-wafer bonding
US11569139B2 (en) 2021-03-02 2023-01-31 Western Digital Technologies, Inc. Electrical overlay measurement methods and structures for wafer-to-wafer bonding

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050101086A1 (en) 2003-11-10 2005-05-12 Unity Semiconductor Inc. Conductive memory stack with non-uniform width
US20070210361A1 (en) 2006-03-08 2007-09-13 Seiko Epson Corporation Ferroelectric capacitor and ferroelectric memory
JP2011009328A (ja) * 2009-06-24 2011-01-13 Toshiba Corp 半導体記憶装置及びその製造方法
US20140153738A1 (en) 2012-12-03 2014-06-05 Aac Acoustic Technologies (Shenzhen) Co., Ltd. Wireless induction system for producing audio

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100219507B1 (ko) * 1996-12-17 1999-09-01 윤종용 강유전체 커패시터의 하부전극용 물질층으로 된로컬 인터커넥션을 구비한 반도체장치의 금속배선구조체 및 그 제조방법
US7186569B2 (en) * 2002-08-02 2007-03-06 Unity Semiconductor Corporation Conductive memory stack with sidewall
JP4714423B2 (ja) * 2004-01-06 2011-06-29 Ｏｋｉセミコンダクタ株式会社 半導体ウエハとその製造方法
DE102005057255B4 (de) * 2005-12-01 2007-09-20 Infineon Technologies Ag Speicherkondensator und Verfahren zum Herstellen eines solchen Speicherkondensators
KR101226685B1 (ko) 2007-11-08 2013-01-25 삼성전자주식회사 수직형 반도체 소자 및 그 제조 방법.
JP2011003833A (ja) * 2009-06-22 2011-01-06 Toshiba Corp 不揮発性半導体記憶装置及びその製造方法
JP2011187794A (ja) 2010-03-10 2011-09-22 Toshiba Corp 半導体記憶装置及びその製造方法
US8835990B2 (en) * 2011-08-12 2014-09-16 Winbond Electronics Corp. 3D memory array
US9514983B2 (en) * 2012-12-28 2016-12-06 Intel Corporation Cobalt based interconnects and methods of fabrication thereof
KR102033496B1 (ko) * 2013-07-12 2019-10-17 에스케이하이닉스 주식회사 에어갭을 구비한 반도체장치 및 그 제조 방법
KR102128469B1 (ko) * 2013-11-08 2020-06-30 삼성전자주식회사 반도체 장치
KR20150146073A (ko) * 2014-06-20 2015-12-31 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
KR102307633B1 (ko) * 2014-12-10 2021-10-06 삼성전자주식회사 반도체 소자 및 그 제조 방법
JP2016146395A (ja) * 2015-02-06 2016-08-12 株式会社テラプローブ 半導体装置の製造方法及び半導体装置
US9460980B2 (en) * 2015-02-18 2016-10-04 Qualcomm Incorporated Systems, apparatus, and methods for heat dissipation
US9666281B2 (en) * 2015-05-08 2017-05-30 Sandisk Technologies Llc Three-dimensional P-I-N memory device and method reading thereof using hole current detection
US10074661B2 (en) * 2015-05-08 2018-09-11 Sandisk Technologies Llc Three-dimensional junction memory device and method reading thereof using hole current detection
KR102392685B1 (ko) * 2015-07-06 2022-04-29 삼성전자주식회사 배선 구조체를 갖는 반도체 소자
US9633941B2 (en) * 2015-08-21 2017-04-25 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device structure and method for forming the same
US9721963B1 (en) * 2016-04-08 2017-08-01 Sandisk Technologies Llc Three-dimensional memory device having a transition metal dichalcogenide channel
US10319635B2 (en) * 2017-05-25 2019-06-11 Sandisk Technologies Llc Interconnect structure containing a metal slilicide hydrogen diffusion barrier and method of making thereof

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050101086A1 (en) 2003-11-10 2005-05-12 Unity Semiconductor Inc. Conductive memory stack with non-uniform width
US20070210361A1 (en) 2006-03-08 2007-09-13 Seiko Epson Corporation Ferroelectric capacitor and ferroelectric memory
JP2011009328A (ja) * 2009-06-24 2011-01-13 Toshiba Corp 半導体記憶装置及びその製造方法
US20140153738A1 (en) 2012-12-03 2014-06-05 Aac Acoustic Technologies (Shenzhen) Co., Ltd. Wireless induction system for producing audio

Also Published As

Publication number Publication date
US20170011996A1 (en) 2017-01-12
US20190363012A1 (en) 2019-11-28
US10566233B2 (en) 2020-02-18
US9875931B2 (en) 2018-01-23
KR20170005660A (ko) 2017-01-16
US10418278B2 (en) 2019-09-17
US20180122695A1 (en) 2018-05-03
US10707126B2 (en) 2020-07-07
US20200161179A1 (en) 2020-05-21

Similar Documents

Publication Publication Date Title
KR102392685B1 (ko) 배선 구조체를 갖는 반도체 소자
US11817387B2 (en) Semiconductor device including dummy patterns and peripheral interconnection patterns at the same level
US11011543B2 (en) Semiconductor devices
US11063062B2 (en) Semiconductor device and method of manufacturing the same
CN104979351B (zh) 半导体装置及其制造方法
US20150263011A1 (en) Semiconductor device and method for manufacturing the same
KR20130020333A (ko) 수직형 채널 트랜지스터를 포함하는 반도체 소자 및 그 제조 방법
KR20130042779A (ko) 수직형 채널 트랜지스터를 포함하는 반도체 소자 및 그 제조 방법
US8217467B2 (en) Semiconductor memory devices
KR20140130924A (ko) 반도체 장치 및 이의 제조 방법
TW201635345A (zh) 製造半導體裝置的方法
US11996352B2 (en) Semiconductor devices including supporter
US9337151B2 (en) Semiconductor device
KR20150123030A (ko) 반도체 소자 및 그 제조 방법
KR101926362B1 (ko) 반도체 소자 제조 방법
TWI455292B (zh) 快閃記憶體與其製作方法
US9331089B2 (en) Semiconductor memory device and method of fabricating the same
US20230134878A1 (en) Three-dimensional semiconductor memory device and electronic system including the same

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant