KR100976572B1 - Method for manufcturing organic thin film transistor - Google Patents

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Abstract

본 발명은 용액공정(solution process)을 사용하여 저온(250℃ 이하) 및 대기중(in air)에서 유기 박막 트랜지스터(Organic Thin Film Transistor, OTFT)를 형성할 수 있는 유기 박막 트랜지스터의 제조방법에 관한 것으로, 이를 위해 본 발명은 기판상에 게이트전극을 형성하는 단계; 상기 기판 전면에 상기 게이트전극을 덮도록 SOG(Spin On Glass)으로 게이트절연층을 형성하는 단계; 상기 게이트절연층 상에 접착층, 도전층 및 전위장벽조절층이 순차적으로 적층된 적층막으로 이루어진 소스전극 및 드레인전극을 형성하는 단계; 및 상기 게이트절연층 전면에 상기 소스전극 및 드레인전극을 덮도록 팁스-펜타센(TIPS-pentacene)으로 활성층을 형성하는 단계를 포함하고 있으며, 상술한 본 발명에 따르면, 용액공정을 상용하여 유기 박막 트랜지스터를 형성함으로써, 유기 박막 트랜지스터를 제조하는 과정에서 전기적인 특성이 열화되는 것을 방지함과 동시에 제조 수율(yield)을 향상시킬 수 있는 효과가 있다. The present invention relates to a method for manufacturing an organic thin film transistor capable of forming an organic thin film transistor (OTFT) at low temperature (below 250 ° C.) and in air using a solution process. To this end, the present invention comprises the steps of forming a gate electrode on the substrate; Forming a gate insulating layer of SOG (Spin On Glass) to cover the gate electrode on the entire surface of the substrate; Forming a source electrode and a drain electrode on the gate insulating layer, wherein the source electrode and the drain electrode are formed of a laminated film in which an adhesive layer, a conductive layer, and a potential barrier control layer are sequentially stacked; And forming an active layer with TIPS-pentacene on the entire surface of the gate insulating layer to cover the source electrode and the drain electrode. According to the present invention, the organic thin film may be prepared by using a solution process. By forming the transistor, there is an effect that can prevent the deterioration of the electrical characteristics in the process of manufacturing the organic thin film transistor and at the same time improve the manufacturing yield (yield).

펜타센, SOG, 용액공정 Pentacene, SOG, Solution Process

Description

유기 박막 트랜지스터의 제조방법{METHOD FOR MANUFCTURING ORGANIC THIN FILM TRANSISTOR}Manufacturing method of organic thin film transistor {METHOD FOR MANUFCTURING ORGANIC THIN FILM TRANSISTOR}

본 발명은 반도체 소자의 제조기술에 관한 것으로, 더욱 상세하게는 저온(250℃ 이하) 및 대기중(in air)에서 유기 박막 트랜지스터(Organic Thin Film Transistor, OTFT)를 형성할 수 있는 유기 박막 트랜지스터의 제조방법에 관한 것이다.The present invention relates to a manufacturing technology of a semiconductor device, and more particularly, to an organic thin film transistor (OTFT) capable of forming an organic thin film transistor (OTFT) at low temperature (250 ° C. or lower) and in air. It relates to a manufacturing method.

최근, 유연하고 구부릴 수 있으며 깨지지 않는 플렉서블(fiexible) 평판 표시장치에 대한 관심이 고조되면서, 플렉서블 평판 표시장치에 적합한 스위칭 소자의 개발이 더욱 중요해지고 있다.Recently, with increasing interest in flexible, bendable and unbreakable flexible flat panel displays, the development of switching devices suitable for flexible flat panel displays has become more important.

현재 액정 디스플레이(Liquid Crystal Display, LCD)에 주로 사용되는 비정실 실리콘(amorphous-Si) 박막 트랜지스터는 구성요소가 모두 무기물로 이루어져 있다. 특히 채널로 작용하는 활성층이 무기물로 이루어져 있기 때문에 구부리거나 휘어지게 되면, 박막 트랜지스터에 기계적 응력(stress)이 발생한다. 이러한 기계 적 응력으로 인하여 크랙(crack)이 발생하며, 그로 인해 반도체 소자가 정상적으로 동작하지 않는 치명적인 문제점이 있다. Currently, amorphous silicon (amorphous-Si) thin film transistors, which are mainly used in liquid crystal displays (LCDs), are all made of inorganic materials. In particular, since the active layer acting as a channel is made of an inorganic material, when it is bent or curved, mechanical stress is generated in the thin film transistor. Due to such mechanical stress, cracks occur, which causes a fatal problem in that the semiconductor device does not operate normally.

따라서, 종래의 실리콘 기반의 박막 트랜지스터 대신 유기 반도체(organic semiconductor, OSC)를 활용한 유기 박막 트랜지스터(Organic Thin Film Transistor, OTFT)가 근래 들어 많은 관심을 받고 있다.Therefore, organic thin film transistors (OTFTs) using organic semiconductors (OSCs) instead of conventional silicon-based thin film transistors have received much attention in recent years.

유기 박막 트랜지스터는 실리콘 박막 트랜지스터(Si-TFT)와 구조적으로 거의 동일한 형태로서, 채널이 형성되는 영역에 실리콘(Si) 대신 유기물질을 사용한다는 차이점이 있다. 유기 박막 트랜지스터는 제작 공정 면에서 실리콘 박막 트랜지스터에 비하여 간단하고 비용이 저렴하다는 장점이 있다. 또한, 유기 박막 트랜지스터는 대부분의 구성요소가 유기물로 이루어지기 때문에, 구부리거나 휘어져도 크랙이 발생하거나 깨질 가능성이 매우 적은 장점이 있다.The organic thin film transistor has a structure that is almost the same as that of a silicon thin film transistor (Si-TFT), and uses an organic material instead of silicon (Si) in a region where a channel is formed. Organic thin film transistors have advantages in terms of manufacturing process that are simple and inexpensive compared to silicon thin film transistors. In addition, since the organic thin film transistor is made of most of the organic material, there is an advantage that there is very little possibility of cracking or breaking even if bent or bent.

하지만, 종래기술에서는 유기 박막 트랜지스터를 형성하기 위해서 화학기상증착법(Chemical Vapor Deposition, CVD) 또는 물리기상증착법(Physical Vapor Deposition, PVD)과 같은 성막방법을 사용하게 되는데 이로 인하여 유기 박막 트랜지스터의 전기적인 특성 열화, 생산성 저하 및 생산비용이 증가하는 문제점이 있다. However, in the related art, a film formation method such as chemical vapor deposition (CVD) or physical vapor deposition (PVD) is used to form an organic thin film transistor. There is a problem of deterioration, reduced productivity, and increased production cost.

구체적으로, 화학기상증착법 또는 물리기상증착법과 같은 성막방법은 성막과정에서 고진공상태를 필요로 한다. 따라서, 성막과정에서 고진공상태를 유지하기 위해서는 많은 공정시간 및 공정비용이 소모되며, 공정장비의 한계로 인하여 대면적의 박막을 형성하기 어렵다. Specifically, the deposition method such as chemical vapor deposition or physical vapor deposition requires a high vacuum state in the deposition process. Therefore, in order to maintain a high vacuum state during the film formation process, a lot of processing time and process cost are consumed, and due to the limitation of the process equipment, it is difficult to form a large area thin film.

또한, 성막효율을 높이기 위해서 고온 예컨대, 250℃ 이상의 온도에서 성막공정이 진행되는데, 이러한 고온 성막공정은 유기물질의 화학적 및 물리적 구조변화를 유발하여 유기 박막 트랜지스터의 전기적인 특성을 열화시키는 문제점이 있다. In addition, in order to increase the film forming efficiency, the film forming process is performed at a high temperature, for example, 250 ° C. or more, and this high temperature film forming process causes a chemical and physical structure change of the organic material, thereby deteriorating the electrical characteristics of the organic thin film transistor. .

또한, 플렉서블 표시장치에 사용되는 플렉서블 기판은 플라스틱 재질로 구성되어 있기 때문에 열에 약하다. 따라서, 250℃ 이상의 고온을 견딜 수 있는 고가의 플렉서블 기판을 사용해야 하며, 이로 인하여 생산비용이 증가하는 문제점이 있다. In addition, the flexible substrate used in the flexible display device is weak to heat because it is made of a plastic material. Therefore, an expensive flexible substrate that can withstand high temperatures of 250 ° C. or higher must be used, and thus there is a problem in that production cost increases.

본 발명은 상기한 종래기술의 문제점을 해결하기 위하여 제안된 것으로, 유기 박막 트랜지스터를 비진공상태 즉, 대기중(in air)에서 형성할 수 있는 유기 박막 트랜지스터의 제조방법을 제공하는데 그 목적이 있다.The present invention has been proposed to solve the above problems of the prior art, and an object thereof is to provide a method of manufacturing an organic thin film transistor which can form an organic thin film transistor in a non-vacuum state, that is, in air. .

또한, 본 발명의 다른 목적은 유기 박막 트랜지스터를 저온(250℃ 이하, 바람직하게는 1℃ ~ 250℃)에서 형성할 수 있는 유기 박막 트랜지스터의 제조방법을 제공하는데 있다. In addition, another object of the present invention is to provide a method for manufacturing an organic thin film transistor capable of forming the organic thin film transistor at a low temperature (250 ℃ or less, preferably 1 ℃ ~ 250 ℃).

상기 목적을 달성하기 위한 일 측면에 따른 본 발명은 기판상에 게이트전극을 형성하는 단계; 상기 기판 전면에 상기 게이트전극을 덮도록 SOG(Spin On Glass)으로 게이트절연층을 형성하는 단계; 상기 게이트절연층 상에 접착층, 도전층 및 전위장벽조절층이 순차적으로 적층된 적층막으로 이루어진 소스전극 및 드레인전극을 형성하는 단계; 및 상기 게이트절연층 전면에 상기 소스전극 및 드레인전극을 덮도록 팁스-펜타센(TIPS-pentacene)으로 활성층을 형성하는 단계를 포함하는 유기 박막 트랜지스터 제조방법을 제공한다. According to an aspect of the present invention, there is provided a method including: forming a gate electrode on a substrate; Forming a gate insulating layer of SOG (Spin On Glass) to cover the gate electrode on the entire surface of the substrate; Forming a source electrode and a drain electrode on the gate insulating layer, wherein the source electrode and the drain electrode are formed of a laminated film in which an adhesive layer, a conductive layer, and a potential barrier control layer are sequentially stacked; And forming an active layer using tips-pentacene (TIPS-pentacene) to cover the source electrode and the drain electrode on the entire surface of the gate insulating layer.

이때, 상기 활성층 및 상기 게이트절연층은 용액공정을 이용하여 형성할 수 있다. 또한, 상기 활성층, 상기 게이트절연층, 상기 게이트전극, 상기 소스전극 및 상기 드레인전극을 용액공정을 이용하여 형성할 수 있다. In this case, the active layer and the gate insulating layer may be formed using a solution process. In addition, the active layer, the gate insulating layer, the gate electrode, the source electrode and the drain electrode may be formed using a solution process.

상기 용액공정은 저온(250℃ 이하), 바람직하게는 1℃ ~ 250℃ 범위 온도 및 대기중(in air)에서 실시할 수 있으며, 상기 용액공정은 스핀코팅법(spin coating), 슬릿코팅법(slit coating), 드럽캐스팅법(drop casting), 딥케스팅 법(dip casting), 잉크젯법(ink jet), 프린팅법(printing) 및 임프린트법(imprint)으로 이루어진 그룹으로부터 선택된 어느 한 방법을 사용하여 실시할 수 있다. The solution process may be carried out at a low temperature (below 250 ℃), preferably in the temperature range of 1 ℃ to 250 ℃ and in the air (in the air), the solution process is spin coating (spin coating), slit coating method ( by using any one method selected from the group consisting of slit coating, drop casting, dip casting, ink jet, printing and imprint can do.

또한, 본 발명의 유기 박막 트랜지스터의 제조방법은, 상기 활성층을 열처리하는 단계 및 상기 게이트절연층을 열처리하는 단계를 더 포함할 수 있다. 상기 활성층을 열처리하는 단계는, 90℃ ~ 130℃ 범위의 온도에서 실시할 수 있다. 그리고, 상기 게이트절연층을 열처리하는 단계는, 80℃ ~ 230℃ 범위의 온도에서 실시할 수 있다. In addition, the method of manufacturing an organic thin film transistor of the present invention may further include heat treating the active layer and heat treating the gate insulating layer. The heat treatment of the active layer may be performed at a temperature in the range of 90 ° C to 130 ° C. The heat treatment of the gate insulating layer may be performed at a temperature in the range of 80 ° C to 230 ° C.

상술한 과제 해결 수단을 바탕으로 하는 본 발명은 용액공정(solution process)을 사용하여 유기 박막 트랜지스터를 형성함으로써, 대기중(in air)에서 유기 박막 트랜지스터를 형성할 수 있다. 이를 통하여, 생산시간을 단축시킬 수 있으며, 생산비용을 절감할 수 있다. The present invention based on the above-described problem solving means can form an organic thin film transistor in the air by forming an organic thin film transistor using a solution process (solution process). Through this, the production time can be shortened, and the production cost can be reduced.

또한, 본 발명은 용액공정을 사용하여 유기 박막 트랜지스터를 형성함으로써, 저온(250℃ 이하, 바람직하게는 1℃ ~ 250℃)에서 유기 박막 트랜지스터를 형성할 수 있다. 이를 통하여, 고온(250℃ 이상)에서 발생하는 유기물질의 손상을 방지하여 유기 박막 트랜지스터의 전기적인 특성이 열화되는 것을 방지할 수 있다. 또한, 가격이 저렴한 기판을 사용할 수 있기 때문에 생산비용을 절감할 수 있다. 또한, 열적 부담으로 인하여 적용할 수 없었던 다양한 소재를 유기 박막 트랜지스터에 적용할 수 있다. In addition, the present invention may form an organic thin film transistor at a low temperature (250 ° C. or less, preferably 1 ° C. to 250 ° C.) by forming an organic thin film transistor using a solution process. Through this, damage to the organic material generated at a high temperature (above 250 ° C.) may be prevented to prevent deterioration of electrical characteristics of the organic thin film transistor. In addition, the use of inexpensive substrates can reduce production costs. In addition, various materials that could not be applied due to the thermal burden can be applied to the organic thin film transistor.

결과적으로, 본 발명은 용액공정을 사용하여 유기 박막 트랜지스터를 제조함으로써, 저온(250℃ 이하) 및 대기중에서 유기 박막 트랜지스터를 형성할 수 있으며, 이를 통하여 유기 박막 트랜지스터를 제조하는 과정에서 소자의 전기적인 특성이 열화되는 것을 방지함과 동시에 제조 수율(yield)을 향상시킬 수 있는 효과가 있다. As a result, according to the present invention, by manufacturing an organic thin film transistor using a solution process, the organic thin film transistor can be formed at a low temperature (below 250 ° C.) and in the air. There is an effect that can prevent the deterioration of properties and at the same time improve the production yield (yield).

이하 본 발명이 속하는 기술분야에서 통상의 지식을 가진자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부도면을 참조하여 설명하기로 한다.DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENT Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings, in order to facilitate a person skilled in the art to easily carry out the technical idea of the present invention.

본 발명은 반도체 소자의 제조기술에 관한 것으로, 플렉서블 장치(fiexible device)에 용이하게 적용할 수 있도록 저온(250℃ 이하, 바람직하게는 1℃ ~ 250℃) 및 대기중(in air)에서 유기 박막 트랜지스터(Organic Thin Film Transistor, OTFT)를 형성할 수 있는 유기 박막 트랜지스터의 제조방법에 관한 것이다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a manufacturing technology of a semiconductor device, and to an organic thin film at low temperature (250 ° C. or lower, preferably 1 ° C. to 250 ° C.) and in air to be easily applied to a flexible device. The present invention relates to a method of manufacturing an organic thin film transistor capable of forming an organic thin film transistor (OTFT).

저온(250℃ 이하) 및 대기중에서 유기 박막 트랜지스터를 형성하기 위하여 본 발명은 성막방법으로 용액공정(solution process)을 사용하는 것을 기술적 원리로 한다. 여기서, 용액공정은 박막으로 형성하고자 하는 물질을 용매에 용해시켜 액상물질(Liguid material)을 형성한 후, 액상물질을 원하는 위치에 이송(transfer) 한 다음, 용매를 제거하여 박막을 형성하는 방법이다. 이때, 액상물질을 원하는 위치에 이송하기 위한 방법으로 스핀코팅법(spin coating), 슬릿코팅 법(slit coating), 드럽캐스팅법(drop casting), 딥케스팅법(dip casting), 잉크젯법(ink jet), 프린팅법(printing) 및 임프린트법(imprint)으로 이루어진 그룹으로부터 선택된 어느 한 방법을 사용할 수 있다. 그리고, 용매를 제거하는 방법으로는 퍼니스(furnace) 또는 핫 플레이트(hot plate)를 사용한 저온(250℃ 이하) 열처리를 통하여 용매를 휘발시키는 방법을 사용할 수 있다. In order to form an organic thin film transistor at low temperature (below 250 ° C.) and in the air, the present invention is based on a technical principle of using a solution process as a film forming method. Here, the solution process is a method of forming a thin film by dissolving a substance to be formed into a thin film in a solvent to form a liquid material, then transferring the liquid material to a desired position, and then removing the solvent. . In this case, as a method for transferring the liquid material to a desired position, spin coating, slit coating, drop casting, dip casting, ink jet, etc. ), Printing and imprint can be used in any one method selected from the group consisting of. As a method of removing the solvent, a method of volatilizing the solvent through a low temperature (250 ° C. or lower) heat treatment using a furnace or a hot plate may be used.

전술한 바와 같은 용액공정은 고진공상태를 필요로 하는 화학기상증착법(CVD) 또는 물리기상증착법(PVD)에 비하여 비진공상태 즉, 대기중(in air)에서 성막공정을 진행할 수 있기 때문에 공정시간을 단축시킬 수 있으며, 공정비용을 절감할 수 있다. 또한, 용액공정은 성막과정에서 고온(250℃ 이상)을 필요로 하지 않기 때문에 고온에서 발생하는 유기물질의 화학적 및 물리적 구조변화를 방지할 수 있다. 또한, 용액공정은 저온(250℃ 이하)에서 성막공정을 진행하기 때문에 가격이 저렴한 플라스틱 소재의 기판을 사용할 수 있으며, 종래 열적 부담으로 인하여 사용할 수 없었던 다양한 소재를 유기 박막 트랜지스터에 적용할 수 있는 장점이 있다. As described above, the solution process can be performed in a non-vacuum state, i.e., in air, compared to chemical vapor deposition (CVD) or physical vapor deposition (PVD), which requires a high vacuum. It can shorten and reduce the process cost. In addition, the solution process does not require a high temperature (250 ℃ or more) during the film forming process can prevent the chemical and physical structural changes of the organic material generated at a high temperature. In addition, the solution process is a low-cost (below 250 ℃) film forming process can be used to the substrate of a cheap plastic material, the advantage that can be applied to the organic thin film transistors a variety of materials that could not be used due to the conventional thermal burden There is this.

도 1은 본 발명의 실시예에 따른 유기 박막 트랜지스터를 도시한 단면도이다. 여기서, 도 1에 도시된 유기 박막 트랜지스터는 바텀콘택형(bottom contact) 인버티드(inverted) 코플레너(coplanar) 구조이다. 1 is a cross-sectional view illustrating an organic thin film transistor according to an exemplary embodiment of the present invention. Here, the organic thin film transistor illustrated in FIG. 1 has a bottom contact inverted coplanar structure.

도 1에 도시된 바와 같이, 본 발명의 실시예에 따른 유기 박막 트랜지스터는 기판(11)상에 형성된 게이트전극(12), 게이트전극(12)을 포함하는 기판(11) 상에 형성된 게이트절연층(13), 게이트절연층(13) 상에서 게이트전극(12) 양측에 정렬된 소스전극(15A) 및 드레인전극(15B), 게이트절연층(13) 상에서 게이트전극(12)에 대응하고 소스전극(15A) 및 드레인전극(15B)과 양끝단이 접하도록 형성된 활성층(17)을 포함한다. 또한, 소스전극(15A) 및 드레인전극(15B)과 게이트절연층(13) 사이에 개재된 접착층(14), 소스전극(15A) 및 드레인전극(15B)과 활성층(17) 사이에 개재된 전위장벽조절층(16) 및 활성층(17)을 포함하는 결과물 전면에 형성된 보호층(18)을 더 포함할 수 있다. As shown in FIG. 1, an organic thin film transistor according to an exemplary embodiment of the present invention includes a gate insulating layer formed on a substrate 11 including a gate electrode 12 and a gate electrode 12 formed on a substrate 11. (13), the source electrode 15A and the drain electrode 15B arranged on both sides of the gate electrode 12 on the gate insulating layer 13, and the gate electrode 12 on the gate insulating layer 13, and the source electrode ( 15A) and an active layer 17 formed to contact both ends of the drain electrode 15B. In addition, a potential interposed between the source layer 15A, the drain electrode 15B, and the gate insulating layer 13, the adhesive layer 14, the source electrode 15A, and the drain electrode 15B and the active layer 17. The barrier layer 16 may further include a protective layer 18 formed on the entire surface of the resultant including the active layer 17.

기판(11)은 유리, 실리콘(Si), 플라스틱 소재 등과 같이 절연특성을 갖는 물질은 모두 사용할 수 있다. 특히, 본 발명의 유기 박막 트랜지스터를 플렉서블 장치에 적용할 경우, 기판(11)은 유연성을 갖는 플라스틱 소재로 형성하는 것이 바람직하다. 이때, 플라스틱 소재로는 폴리카본에스테르(PolyCarbonate, PC), 폴리메틸메타크릴레이드(PolyMethylMetaAcrlate, PMMA), 폴리디메틸실록산(PolyDiMethylSiloxane, PDMS), 폴리에테르이미드(Polyetherimide, PEI), 폴리에테르에테르케톤(polyetheretherketone, PEEK), 폴리이미드(Polyimide, PI), 폴리에테르설폰(Polyethersulfone, PES), 폴리에테르이미드(Polyetherimide, PEI), 폴리에스테르(Polyester, PET), 폴리에틸렌나프탈레이트(polyethylenenapthalate, PEN) 및 환형올레핀공중합체(Cyclic Olefin Copolymer, COC)로 이루어진 그룹에서 선택된 어느 하나를 사용할 수 있다.The substrate 11 may be made of any material having insulating properties, such as glass, silicon (Si), and plastic material. In particular, when the organic thin film transistor of the present invention is applied to a flexible device, the substrate 11 is preferably formed of a plastic material having flexibility. In this case, as the plastic material, polycarbon ester (PolyCarbonate, PC), polymethyl methacrylate (PolyMethylMetaAcrlate, PMMA), polydimethylsiloxane (PolyDiMethylSiloxane, PDMS), polyetherimide (Polyetherimide, PEI), polyetheretherketone (polyetheretherketone) , PEEK), polyimide (PI), polyethersulfone (PES), polyetherimide (PEI), polyester (Polyester, PET), polyethylenenaphthalate (PEN) and cyclic olefins Any one selected from the group consisting of cyclic Olefin Copolymer (COC) can be used.

게이트전극(12)은 금속물질 또는 금속화합물질을 포함할 수 있으며, 150nm ~ 300nm 범위의 두께를 가질 수 있다. 금속물질로는 금(Au), 은(Ag), 백금(Pt), 크롬(Cr), 티타늄(Ti), 구리(Cu), 알루미늄(Al), 탄탈륨(Ta), 몰리브텐(Mo), 텅스 텐(W), 니켈(Ni) 또는 팔라듐(Pd)을 사용할 수 있다. 그리고, 금속화합물질로는 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide), ITZO(Indium Tin Zinc Oxide), AZO(Al doped Zinc Oxide) 또는 GZO(Gallium Zinc Oxide)를 사용할 수 있다. The gate electrode 12 may include a metal material or a metal compound, and may have a thickness in a range of 150 nm to 300 nm. Metal materials include gold (Au), silver (Ag), platinum (Pt), chromium (Cr), titanium (Ti), copper (Cu), aluminum (Al), tantalum (Ta), molybdenum (Mo) , Tungsten ten (W), nickel (Ni) or palladium (Pd) can be used. The metal compound may be indium tin oxide (ITO), indium zinc oxide (IZO), indium tin zinc oxide (ITZO), al doped zinc oxide (AZO), or gallium zinc oxide (GZO).

활성층(17)은 정공(hole) 또는 전자(electron)와 같은 전하(carrier)들의 이동 통로인 채널로 작용하며, 유기물질을 포함할 수 있다. 활성층(17)으로 사용할 수 있는 유기물질로는 펜타센(pentacene), 팁스-펜타센(6,13-bis(triisopropylsilylethynyl)pentacene, 이하 TIPS-pentacene으로 약칭함), 테트라센(tetracene), 안트라센(anthracene), 나프탈렌(naphthalene), 알파-6-티오펜, 알파-4-티오펜, 페릴렌(perylene) 및 그 유도체, 루브렌(rubrene) 및 그 유도체, 코로넨(coronene) 및 그 유도체, 페릴렌테트라카르복실릭디이미드(perylene tetracarboxylic diimide) 및 그 유도체, 페릴렌테트라카르복실릭디안하이드라이드(perylene tetracarboxylic dianhydride) 및 그 유도체, 폴리티오펜 및 그 유도체, 폴리파라페닐렌비닐렌 및 그 유도체, 폴리파라페닐렌 및 그 유도체, 폴리플로렌 및 그 유도체, 폴리티오펜비닐렌 및 그 유도체, 폴리티오펜-헤테로고리방향족 공중합체 및 그 유도체, 나프탈렌의 올리고아센 및 이들의 유도체, 알파-5-티오펜의 올리고티오펜 및 이들의 유도체, 금속을 함유하거나 함유하지 않은 프탈로시아닌 및 이들의 유도체, 파이로멜리틱 디안하이드라이드 및 그 유도체, 파이로멜리틱 디이미드 및 이들의 유도체 등 다양한 물질을 사용할 수 있으며, 유기 박막 트랜지스터의 사용 목적 및 요구되는 특성에 따라 선택될 수 있다. The active layer 17 acts as a channel, which is a movement path of carriers such as holes or electrons, and may include an organic material. Organic materials that can be used as the active layer 17 are pentacene (pentacene), tips-pentacene (6,13-bis (triisopropylsilylethynyl) pentacene, hereinafter abbreviated as TIPS-pentacene), tetracene (tetracene), anthracene ( anthracene, naphthalene, alpha-6-thiophene, alpha-4-thiophene, perylene and its derivatives, rubrene and its derivatives, coronene and its derivatives, fer Perylene tetracarboxylic diimide and its derivatives, perylene tetracarboxylic dianhydride and its derivatives, polythiophene and its derivatives, polyparaphenylenevinylene and its derivatives , Polyparaphenylene and derivatives thereof, polyfluorene and derivatives thereof, polythiophenvinylene and derivatives thereof, polythiophene-heterocyclic aromatic copolymers and derivatives thereof, oligoacenes of naphthalene and derivatives thereof, alpha-5 Oligos of thiophene A variety of materials can be used, such as opene and derivatives thereof, phthalocyanine and derivatives thereof with or without metal, pyromellitic dianhydrides and derivatives thereof, pyromellitic diimides and derivatives thereof, and organic thin films It may be selected according to the purpose of use of the transistor and required characteristics.

여기서, 활성층(17)은 우수한 전하이동도(carrier mobility)를 갖고 용액공 정을 사용하여 손쉽게 형성할 수 있는 팁스-펜타센을 사용하여 형성하는 것이 바람직하다.(도 3a 내지 도 3c 참조) In this case, the active layer 17 may be formed using tips-pentacene having excellent carrier mobility and easily formed using a solution process (see FIGS. 3A to 3C).

게이트절연층(13)은 무기절연물질 또는 유기절연물질을 포함할 수 있으며, 700nm ~ 900nm 범위의 두께를 가질 수 있다. 여기서, 무기절연물질로는 실리콘산화물(SiO2)을 사용할 수 있으며, 구체적으로 용액공정을 통하여 실리콘산화물을 형성할 수 있는 실록산(siloxane), 실라젠(silozne) 및 실리케이트(silicate)로 이루어진 그룹으로부터 선택된 어느 하나를 포함하는 SOG(Spin On Glass) 또는 폴리실라잔(polysilazane)을 포함하는 SOD(Spin On Dielectric)를 사용할 수 있다. 그리고, 유기절연물질로는 파릴렌(parylene), 에폭시(epoxy), 폴리이미드(polyimide, PI), 폴리아미드(Polyamide, PA), 폴리비닐클로라이드(Polyvinyl chloride, PVC), 벤조사이클로부텐(benzocyclobutene, BCB), 폴리비닐알코올(polyvinyl alcohol, PVA) 폴리비닐페놀(polyvinylphenol, PVP) 또는 사이클로펜텐(cyclopentene, CyPe)을 사용할 수 있다. The gate insulating layer 13 may include an inorganic insulating material or an organic insulating material, and may have a thickness in the range of 700 nm to 900 nm. Here, silicon oxide (SiO 2 ) may be used as the inorganic insulating material, and specifically, from a group consisting of siloxane, silozne, and silicate, which may form silicon oxide through a solution process. Spin On Glass (SOG) including any one selected or SOD (Spin On Dielectric) including polysilazane (polysilazane) may be used. In addition, as the organic insulating material, parylene, epoxy, polyimide (PI), polyamide (PA), polyvinyl chloride (PVC), benzocyclobutene (benzocyclobutene, BCB), polyvinyl alcohol (PVA) polyvinylphenol (PVP) or cyclopentene (cyclopentene, CyPe) can be used.

여기서, 게이트절연층(13)은 유기절연물질에 비하여 기계적 및 화학적 안정성이 보다 우수한 무기절연물질을 사용하여 형성하는 것이 바람직하다. 이때, 게이트절연층(13)은 가격이 저렴하고 용액공정을 사용하여 손쉽게 형성할 수 있으며, 기계적(특히, 거칠기) 및 화학적 안정성이 뛰어난 SOG로 형성하는 것이 가장 바람직하다.(도 4a 내지 도 4c 참조).Here, the gate insulating layer 13 is preferably formed using an inorganic insulating material that is more mechanical and chemical stability than the organic insulating material. At this time, the gate insulating layer 13 is inexpensive and easily formed using a solution process, and is most preferably formed of SOG having excellent mechanical (particularly roughness) and chemical stability. Reference).

소스전극(15A) 및 드레인전극(15B)은 금속물질 또는 금속화합물질을 포함할 수 있으며, 100nm ~ 200nm 범위의 두께를 가질 수 있다. 여기서, 금속물질로는 금(Au), 은(Ag), 백금(Pt), 크롬(Cr), 티타늄(Ti), 구리(Cu), 알루미늄(Al), 탄탈륨(Ta), 몰리브텐(Mo), 텅스텐(W), 니켈(Ni) 또는 팔라듐(Pd)을 사용할 수 있다. 그리고, 금속화합물질로는 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide), ITZO(Indium Tin Zinc Oxide), AZO(Al doped Zinc Oxide) 또는 GZO(Gallium Zinc Oxide)를 사용할 수 있다. The source electrode 15A and the drain electrode 15B may include a metal material or a metal compound, and may have a thickness in a range of 100 nm to 200 nm. Here, the metal material is gold (Au), silver (Ag), platinum (Pt), chromium (Cr), titanium (Ti), copper (Cu), aluminum (Al), tantalum (Ta), molybdenum ( Mo), tungsten (W), nickel (Ni) or palladium (Pd) can be used. The metal compound may be indium tin oxide (ITO), indium zinc oxide (IZO), indium tin zinc oxide (ITZO), al doped zinc oxide (AZO), or gallium zinc oxide (GZO).

바람직하게 소스전극(15A) 및 드레인전극(15B)은 활성층(17) 예컨대, 팁스-펜타센의 HOMO(Highest Occupied Molecular Orbital)인 6.02eV와 유사한 일함수(work function)를 갖고, 용액공정을 사용하여 손쉽게 제작할 수 있는 금(Au, 일함수 5.01eV)으로 형성하는 것이 바람직하다. 여기서, HOMO는 유기 반도체의 가전자대(valence band) 최고 에너지를 의미하는 것으로, 일반적인 반도체 물질의 일함수와 동일한 개념으로 볼 수 있다. 구체적으로, 활성층(17) 예컨대, 팁스-펜타센은 P형 도전특성을 갖는 유기물질이므로 소스전극(15A) 및 드레인전극(15B)에서 활성층(17)의 HOMO 준위(level)로 정공이 이동하여 전류가 흐르게 된다. 이때, 활성층(17)과 소스전극(15A) 및 드레인전극(15B) 사이의 전위장벽(potential barrier)이 낮을수록 정공이 보다 쉽게 이동하게 된다. 따라서, 활성층(17)과 유사한 일함수를 갖는 물질 예컨대, 금(Au)을 사용하여 소스전극(15A) 및 드레인전극(15B)을 형성하는 것이 바람직하다. Preferably, the source electrode 15A and the drain electrode 15B have a work function similar to that of the active layer 17, for example, 6.02 eV, which is a high Occupied Molecular Orbital (HOMO) of Tip's-pentacene, and uses a solution process. It is preferable to form with gold (Au, work function 5.01eV) that can be easily produced. Here, HOMO means the highest energy of the valence band of the organic semiconductor, and can be regarded as the same concept as the work function of a general semiconductor material. Specifically, since the active layer 17, for example, the tip-pentacene is an organic material having a P-type conductivity, holes move from the source electrode 15A and the drain electrode 15B to the HOMO level of the active layer 17. Current will flow. In this case, the lower the potential barrier between the active layer 17 and the source electrode 15A and the drain electrode 15B, the easier the holes move. Therefore, it is preferable to form the source electrode 15A and the drain electrode 15B using a material having a work function similar to that of the active layer 17, for example, gold (Au).

접착층(14)은 게이트절연층(13)과 소스전극(15A) 및 드레인전극(15B) 사이의 접착력을 향상시키기 위한 것으로, 금속물질 예컨대, 티타늄(Ti)을 사용하여 형성 할 수 있다. 그리고, 접착층(14)은 10nm ~ 50nm 범위의 두께를 갖도록 형성할 수 있다.The adhesive layer 14 is used to improve adhesion between the gate insulating layer 13, the source electrode 15A, and the drain electrode 15B. The adhesive layer 14 may be formed using a metal material, for example, titanium (Ti). In addition, the adhesive layer 14 may be formed to have a thickness in the range of 10 nm to 50 nm.

전위장벽조절층(16)은 활성층(17)과 소스전극(15A) 및 드레인전극(15B) 사이의 전하이동효율(carrier transfer efficiency)을 향상시키기 위한 것으로, 활성층(17)의 일함수와 소스전극(15A) 및 드레인전극(15B)의 일함수 사이의 일함수를 갖는 도전성 물질을 사용하여 형성할 수 있다(예컨대, 활성층의 일함수 < 전위장벽조절층의 일함수 < 소스전극 및 드레인전극의 일함수). 구체적으로, 활성층(17)의 일함수와 소스전극(15A) 및 드레인전극(15B) 사이의 일함수 차이가 클 경우, 이들 사이에 높은 전위장벽이 형성되고 그로 인해 활성층(17)과 소스전극(15A) 및 드레인전극(15B) 사이의 전하이동이 어려워진다. 따라서, 활성층(17)의 일함수와 소스전극(15A) 및 드레인전극(15B)의 일함수 사이의 일함수를 갖는 전위장벽조절층(16)을 이들 사이에 개재함으로써, 전하(carrier)가 소스전극(15A) 및 드레인전극(15B)에서 활성층(17)으로 보다 쉽게 이동할 수 있도록 발판을 제공할 수 있다. The potential barrier control layer 16 is to improve carrier transfer efficiency between the active layer 17, the source electrode 15A, and the drain electrode 15B. The work function and the source electrode of the active layer 17 are improved. It can be formed using a conductive material having a work function between 15A and the drain electrode 15B (e.g., work function of active layer <work function of potential barrier control layer <work of source electrode and drain electrode) function). Specifically, when the work function difference between the work function of the active layer 17 and the source electrode 15A and the drain electrode 15B is large, a high potential barrier is formed therebetween, whereby the active layer 17 and the source electrode ( The charge transfer between 15A) and the drain electrode 15B becomes difficult. Therefore, by interposing a potential barrier control layer 16 having a work function between the work function of the active layer 17 and the work function of the source electrode 15A and the drain electrode 15B therebetween, the carrier is a source. A scaffold may be provided to more easily move from the electrode 15A and the drain electrode 15B to the active layer 17.

보호층(18)은 활성층(17) 및 활성층(17) 하부 구조물들을 외부환경으로부터 보호하기 위한 것으로, 유기절연물질 또는 무기절연물질을 포함할 수 있다. 바람직하게는 가격이 저렴하고 용액공정을 사용하여 손쉽게 형성할 수 있는 절연물질을 사용하여 형성하는 좋다. 예컨대, 보호층(18)은 게이트절연층(13)과 동일물질 즉, SOG로 형성할 수 있다. The protective layer 18 is to protect the active layer 17 and the lower structures of the active layer 17 from the external environment, and may include an organic insulating material or an inorganic insulating material. It is preferable to form using an insulating material that is inexpensive and easily formed using a solution process. For example, the protective layer 18 may be formed of the same material as the gate insulating layer 13, that is, SOG.

이하, 도 1에 도시된 본 발명의 유기 박막 트랜지스터를 제조할 수 있는 제조방법에 대한 실시예를 첨부한 도면을 참조하여 상세히 설명한다. 이하의 공정설 명에서 반도체 소자의 제조방법이나 이에 관련된 성막방법에 관련된 기술 내용중 알려진 기술에 대해서는 자세히 설명하지 아니하였고, 이는 이러한 알려진 기술들에 의해 본 발명의 기술적 범위가 제한되지 않음을 의미한다. 그리고, 이하의 공정설명에서는 기판을 제외한 유기 박막 트랜지스터의 모든 구성요소를 용액공정을 사용하여 형성하는 방법에 대하여 설명한다. Hereinafter, an embodiment of a method of manufacturing the organic thin film transistor of the present invention illustrated in FIG. 1 will be described in detail with reference to the accompanying drawings. In the following process description, the known technologies in the technical contents related to the method of manufacturing a semiconductor device or the related film formation method have not been described in detail, which means that the technical scope of the present invention is not limited by these known technologies. . In the following process description, a method of forming all the components of the organic thin film transistor except the substrate using the solution process will be described.

도 2a 내지 도 2d는 본 발명의 실시예에 따른 유기 박막 트랜지스터의 제조방법을 도시한 공정단면도이다.2A through 2D are cross-sectional views illustrating a method of manufacturing an organic thin film transistor according to an exemplary embodiment of the present invention.

도 2a에 도시된 바와 같이, 기판(11)을 마련한다. 기판(11)은 유리, 실리콘(Si), 플라스틱 소재와 같이 절연특성을 갖는 물질은 모두 사용할 수 있다. 여기서, 본 발명의 유기 박막 트랜지스터를 플렉서블 장치에 적용하고자 할 경우, 기판(11)은 유연성을 갖는 플라스틱 소재로 형성하는 것이 바람직하다. 이때, 플라스틱 소재로는 폴리카본에스테르(PolyCarbonate, PC), 폴리메틸메타크릴레이드(PolyMethylMetaAcrlate, PMMA), 폴리에틸렌나프탈레이트(polyethylenenapthalate, PEN), 폴리디메틸실록산(PolyDiMethylSiloxane, PDMS), 폴리에테르이미드(Polyetherimide, PEI), 폴리에테르에테르케톤(polyetheretherketone, PEEK), 폴리이미드(Polyimide, PI), 폴리에테르설폰(Polyethersulfone, PES), 폴리에테르이미드(Polyetherimide, PEI), 폴리에스테르(Polyester, PET) 및 환형올레핀공중합체(Cyclic Olefin Copolymer, COC)로 이루어진 그룹으로부터 선택된 어느 하나를 사용할 수 있다.As shown in FIG. 2A, a substrate 11 is prepared. The substrate 11 may be made of any material having insulating properties such as glass, silicon (Si), and plastic material. Here, when the organic thin film transistor of the present invention is to be applied to the flexible device, the substrate 11 is preferably formed of a plastic material having flexibility. In this case, the plastic material is polycarbon ester (PolyCarbonate, PC), polymethyl methacrylate (PolyMethylMetaAcrlate, PMMA), polyethylene naphthalate (PEN), polydimethylsiloxane (PolyDiMethylSiloxane, PDMS), polyetherimide (Polyetherimide, PEI), polyetheretherketone (PEEK), polyimide (Polyimide, PI), polyethersulfone (Polyethersulfone, PES), polyetherimide (Polyetherimide, PEI), polyester (Polyester, PET) and cyclic olefins Any one selected from the group consisting of cyclic Olefin Copolymer (COC) may be used.

다음으로, 기판(11)상에 게이트전극(12)을 형성한다. 게이트전극(12)은 금속 물질 또는 금속화합물질로 형성할 수 있으며, 150nm ~ 300nm 범위의 두께를 갖도록 형성할 수 있다. 여기서, 금속물질로는 금(Au), 은(Ag), 백금(Pt), 크롬(Cr), 티타늄(Ti), 구리(Cu), 알루미늄(Al), 탄탈륨(Ta), 몰리브텐(Mo), 텅스텐(W), 니켈(Ni) 또는 팔라듐(Pd)을 사용할 수 있다. 그리고, 금속화합물질로는 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide), ITZO(Ondium Tin Zinc Oxide), AZO(Al doped Zinc Oxide) 또는 GZO(Gallium Zinc Oxide)를 사용할 수 있다.Next, the gate electrode 12 is formed on the substrate 11. The gate electrode 12 may be formed of a metal material or a metal compound, and may be formed to have a thickness in a range of 150 nm to 300 nm. Here, the metal material is gold (Au), silver (Ag), platinum (Pt), chromium (Cr), titanium (Ti), copper (Cu), aluminum (Al), tantalum (Ta), molybdenum ( Mo), tungsten (W), nickel (Ni) or palladium (Pd) can be used. The metal compound may be indium tin oxide (ITO), indium zinc oxide (IZO), ondium tin zinc oxide (ITZO), al doped zinc oxide (AZO), or gallium zinc oxide (GZO).

게이트전극(12)은 공지된 다양한 방법을 사용하여 형성할 수 있으며, 바람직하게는 저온(250℃ 이하) 및 대기중(in air)에서 게이트전극을 형성할 수 있는 용액공정을 사용하여 형성하는 것이 좋다. 이때, 용액공정으로는 스핀코팅법(spin coating), 슬릿코팅법(slit coating), 드럽캐스팅법(drop casting), 딥캐스팅법(dip casting), 잉크젯법(ink jet), 프린팅법(printing) 및 임프린트법(imprint)으로 이루어진 그룹으로부터 선택된 어느 한 방법을 사용하여 형성할 수 있다. The gate electrode 12 may be formed using various known methods, and preferably, the gate electrode 12 may be formed using a solution process capable of forming the gate electrode at low temperature (250 ° C. or lower) and in air. good. In this case, the solution process may be spin coating, slit coating, drop casting, dip casting, ink jet, printing, or the like. And imprint. The method may be any one selected from the group consisting of an imprint method.

도 2b에 도시된 바와 같이, 게이트전극(12)을 포함하는 기판(11) 전면에 게이트절연층(13)을 형성한다. 이때, 게이트절연층(13)은 용액공정 예컨대, 스핀코팅법, 슬릿코팅법, 드럽캐스팅법, 딥캐스팅법, 잉크젯법, 프린팅법 및 임프린트법으로 이루어진 그룹으로부터 선택된 어느 한 방법을 사용하여 형성할 수 있으며, 700nm ~ 900nm 범위의 두께를 갖도록 형성할 수 있다.As shown in FIG. 2B, the gate insulating layer 13 is formed on the entire surface of the substrate 11 including the gate electrode 12. At this time, the gate insulating layer 13 may be formed using any one method selected from the group consisting of a solution process, for example, a spin coating method, a slit coating method, a drop casting method, a deep casting method, an ink jet method, a printing method, and an imprint method. And it can be formed to have a thickness in the range of 700nm ~ 900nm.

또한, 게이트절연층(13)은 유기절연물질 또는 무기절연물질을 사용하여 형성할 수 있다. 여기서, 유기절연물질로는 파릴렌(parylene), 에폭시(epoxy), 폴리이미드(polyimide, PI), 폴리아미드(Polyamide, PA), 폴리비닐클로라이드(Polyvinyl chloride, PVC), 벤조사이클로부텐(benzocyclobutene, BCB), 폴리비닐알코올(polyvinylalcohol, PVA), 폴리비닐페놀(polyvinylphenol, PVP) 또는 사이클로펜텐(cyclopentene, CyPe)을 사용할 수 있다. 그리고, 무기절연물질로는 실리콘산화물(SiO2) 구체적으로, 용액공정을 통하여 실리콘산화물을 형성할 수 있는 실록산(siloxane), 실라젠(silozne) 및 실리케이트(silicate)로 이루어진 그룹으로부터 선택된 어느 하나를 포함하는 SOG(Spin On Glass) 또는 폴리실라잔(polysilazane)을 포함하는 SOD(Spin On Dielectric)를 사용할 수 있다. In addition, the gate insulating layer 13 may be formed using an organic insulating material or an inorganic insulating material. The organic insulating material may include parylene, epoxy, polyimide (PI), polyamide (PA), polyvinyl chloride (PVC), benzocyclobutene, BCB), polyvinyl alcohol (polyvinyl alcohol, PVA), polyvinyl phenol (polyvinylphenol, PVP) or cyclopentene (cyclopentene, CyPe) can be used. The inorganic insulating material may be any one selected from the group consisting of silicon oxide (SiO 2 ), specifically, siloxane, silozne, and silicate, which may form silicon oxide through a solution process. Spin On Glass (SOG) or SOD (Spin On Dielectric) including polysilazane may be used.

여기서, 게이트절연층(13)은 유기절연물질에 비하여 기계적 및 화학적 안정성이 우수한 무기절연물질을 사용하여 형성하는 것이 바람직하다. 이때, 게이트절연층(13)은 가격이 저렴하고 용액공정을 사용하여 손쉽게 형성할 수 있으며, 기계적(특히, 거칠기) 및 화학적 안정성이 뛰어난 SOG로 형성하는 것이 가장 바람직하다(도 4a 내지 도 4c 참조).Here, the gate insulating layer 13 is preferably formed using an inorganic insulating material that is superior in mechanical and chemical stability to the organic insulating material. At this time, the gate insulating layer 13 is inexpensive and easily formed using a solution process, and it is most preferable to form the SOG having excellent mechanical (particularly roughness) and chemical stability (see FIGS. 4A to 4C). ).

예를 들어, 게이트절연층(13)을 스핀코팅법을 사용하여 실록산을 포함하는 SOG로 형성하는 방법에 대하여 자세히 설명하면 다음과 같다. For example, a method of forming the gate insulating layer 13 into SOG containing siloxane using spin coating will be described in detail as follows.

먼저, 기판(11) 전면에 스핀코팅법을 사용하여 SOG을 형성한다. 이를 위한 코팅조성물(coating solution)은 실록산이 용매에 용해된 액상물질(Liguid material)을 포함할 수 있다. 이때, 용매는 방향성(aromatic), 지방성(aliphatic) 또는 에테르(Ether type) 용매를 사용할 수 있다. 예컨대, 용매는 톨루엔(Toluene), 벤젠(Benzene), 크실렌(Xylene), 디부틸에테르(Dibutylether), 디에 틸에테르(Diethylether), THF(TetraHydroFuran) 또는 헥산(Hexane) 중에서 선택될 수 있다. First, SOG is formed on the entire surface of the substrate 11 by using a spin coating method. The coating composition for this may include a liquid material in which siloxane is dissolved in a solvent. At this time, the solvent may be an aromatic, aliphatic or ether type solvent. For example, the solvent may be selected from toluene, benzene, xylene, xylene, dibutylether, diethylether, tetrahydrofuran, or hexane.

다음으로, SOG 내부에 포함된 용매를 제거함과 동시에 SOG내 실리콘-산소(Si-O) 네트워크를 형성하기 위하여 열처리를 실시한다. 열처리는 대기중에서 퍼니스(furnace) 또는 핫 플레이드(hot plate)를 사용하여 저온 예컨대, 250℃ 이하, 바람직하게는 80℃ ~ 230℃ 범위의 온도에서 1분 ~ 10분 동안 실시할 수 있다.Next, heat treatment is performed to remove the solvent contained in the SOG and to form a silicon-oxygen (Si-O) network in the SOG. The heat treatment can be carried out in the air for 1 minute to 10 minutes at a low temperature, for example 250 ° C. or lower, preferably 80 ° C. to 230 ° C., using a furnace or hot plate.

이로써, 용액공정을 이용하여 게이트절연층(13)을 형성할 수 있다. Thereby, the gate insulating layer 13 can be formed using a solution process.

도 2c에 도시된 바와 같이, 게이트전극(12) 양측에 정렬되도록 게이트절연층(13) 상에 접착층(14)을 형성한다. 접착층(14)은 소스전극(15A) 및 드레인전극(15B)과 게이트절연층(13) 사이의 접착력을 향상시키기 위한 것으로 금속물질 예컨대, 티타늄(Ti)을 사용하여 형성할 수 있다. 접착층(14)은 티타늄페이스트(Ti paste)를 이용한 프린팅법을 사용하여 10nm ~ 50nm 범위의 두께를 갖도록 형성할 수 있다. As shown in FIG. 2C, an adhesive layer 14 is formed on the gate insulating layer 13 to be aligned with both sides of the gate electrode 12. The adhesive layer 14 is used to improve adhesion between the source electrode 15A, the drain electrode 15B, and the gate insulating layer 13, and may be formed using a metal material such as titanium (Ti). The adhesive layer 14 may be formed to have a thickness in the range of 10 nm to 50 nm using a printing method using a titanium paste.

다음으로, 접착층(14) 상에 소스전극(15A) 및 드레인전극(15B)을 형성한다. 소스전극(15A) 및 드레인전극(15B)은 금속물질 또는 금속화합물로 형성할 수 있다. 여기서, 금속물질로는 금(Au), 은(Ag), 백금(Pt), 크롬(Cr), 티타늄(Ti), 구리(Cu), 알루미늄(Al), 탄탈륨(Ta), 몰리브텐(Mo), 텅스텐(W), 니켈(Ni) 또는 팔라듐(Pd)을 사용할 수 있다. 그리고, 금속화합물질로는 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide), ITZO(Indium Tin Zinc Oxide), AZO(Al doped Zinc Oxide) 또는 GZO(Gallium Zinc Oxide)를 사용할 수 있다.Next, the source electrode 15A and the drain electrode 15B are formed on the adhesive layer 14. The source electrode 15A and the drain electrode 15B may be formed of a metal material or a metal compound. Here, the metal material is gold (Au), silver (Ag), platinum (Pt), chromium (Cr), titanium (Ti), copper (Cu), aluminum (Al), tantalum (Ta), molybdenum ( Mo), tungsten (W), nickel (Ni) or palladium (Pd) can be used. The metal compound may be indium tin oxide (ITO), indium zinc oxide (IZO), indium tin zinc oxide (ITZO), al doped zinc oxide (AZO), or gallium zinc oxide (GZO).

여기서, 소스전극(15A) 및 드레인전극(15B)은 후속공정을 통하여 형성될 활성층의 일함수와 유사한 일함수를 갖고, 용액공정을 사용하여 손쉽게 형성할 수 있는 금(Au, 일함수 5.01eV)으로 형성하는 것이 바람직하다. Here, the source electrode 15A and the drain electrode 15B have a work function similar to the work function of the active layer to be formed through a subsequent process, and can be easily formed using a solution process (Au, work function 5.01 eV). It is preferable to form.

예를 들어, 용액공정을 사용하여 소스전극(15A) 및 드레인전극(15B)을 금으로 형성하는 방법으로는 금 페이스트(Au paste) 사용하여 프린팅법으로 형성하는 방법, 또는 콘택(contact) 임프린트법을 사용하여 레플리카(replica)에 형성된 금 박막을 기판(11)상으로 이송(transfer)시키는 방법을 사용할 수 있다. For example, a method of forming the source electrode 15A and the drain electrode 15B from gold by using a solution process may be performed by printing using a gold paste, or by using a contact imprint method. Using a method for transferring the gold thin film formed on the replica on the substrate 11 can be used.

다음으로, 소스전극(15A) 및 드레인전극(15B) 상에 후속공정을 통하여 형성될 활성층과 소스전극(15A) 및 드레인전극(15B) 사이의 전하이동효율을 향상시키기 위하여 전위장벽조절층(16)을 형성한다. 이때, 전위장벽조절층(16)은 활성층의 일함수와 소스전극(15A) 및 드레인전극(15B)의 일함수 사이의 일함수를 갖는 도전성 물질로 형성할 수 있다(예컨대, 활성층의 일함수 < 전위장벽조절층 < 소스전극 및 드레인전극).Next, in order to improve the charge transfer efficiency between the active layer to be formed on the source electrode 15A and the drain electrode 15B through the subsequent process and the source electrode 15A and the drain electrode 15B, the potential barrier control layer 16 ). In this case, the potential barrier control layer 16 may be formed of a conductive material having a work function between the work function of the active layer and the work function of the source electrode 15A and the drain electrode 15B (for example, the work function of the active layer < Potential barrier control layer (source electrode and drain electrode).

도 2d에 도시된 바와 같이, 게이트절연층(13) 상에 게이트전극(12)과 대응하고, 소스전극(15A) 및 드레인전극(15B)과 양끝단이 접하도록 활성층(17)을 형성한다. 이때, 활성층(17)은 정공(hole) 또는 전자(electron)와 같은 전하(carrier)들이 이동하는 통로인 채널로서 작용하며, 용액공정을 사용하여 유기물질로 형성할 수 있다. 활성층(17)으로 사용가능한 유기물질로는 펜타센(pentacene), 팁스-펜타센(6,13-bis(triisopropylsilylethynyl)pentacene, 이하 TIPS-pentacene으로 약칭함), 테트라센(tetracene), 안트라센(anthracene), 나프탈렌(naphthalene), 알파- 6-티오펜, 알파-4-티오펜, 페릴렌(perylene) 및 그 유도체, 루브렌(rubrene) 및 그 유도체, 코로넨(coronene) 및 그 유도체, 페릴렌테트라카르복실릭디이미드(perylene tetracarboxylic diimide) 및 그 유도체, 페릴렌테트라카르복실릭디안하이드라이드(perylene tetracarboxylic dianhydride) 및 그 유도체, 폴리티오펜 및 그 유도체, 폴리파라페닐렌비닐렌 및 그 유도체, 폴리파라페닐렌 및 그 유도체, 폴리플로렌 및 그 유도체, 폴리티오펜비닐렌 및 그 유도체, 폴리티오펜-헤테로고리방향족 공중합체 및 그 유도체, 나프탈렌의 올리고아센 및 이들의 유도체, 알파-5-티오펜의 올리고티오펜 및 이들의 유도체, 금속을 함유하거나 함유하지 않은 프탈로시아닌 및 이들의 유도체, 파이로멜리틱 디안하이드라이드 및 그 유도체, 파이로멜리틱 디이미드 및 이들의 유도체 등 다양한 물질을 사용할 수 있으며, 유기 박막 트랜지스터의 사용 목적 및 요구되는 특성에 따라서 선택될 수 있다. As shown in FIG. 2D, the active layer 17 is formed on the gate insulating layer 13 so as to correspond to the gate electrode 12 and to contact the source electrode 15A and the drain electrode 15B at both ends. In this case, the active layer 17 acts as a channel, a channel through which carriers such as holes or electrons move, and may be formed of an organic material using a solution process. Organic materials that can be used as the active layer 17 include pentacene, pentacene, tip-pentacene (abbreviated to 6,13-bis (triisopropylsilylethynyl) pentacene, hereinafter referred to as TIPS-pentacene), tetracene (tetracene) and anthracene (anthracene). ), Naphthalene, alpha-6-thiophene, alpha-4-thiophene, perylene and its derivatives, rubrene and its derivatives, coronene and its derivatives, perylene Tetracarboxylic diimide and its derivatives, perylene tetracarboxylic dianhydride and its derivatives, polythiophene and its derivatives, polyparaphenylenevinylene and its derivatives, Polyparaphenylene and derivatives thereof, polyfluorene and derivatives thereof, polythiophenvinylene and derivatives thereof, polythiophene-heterocyclic aromatic copolymers and derivatives thereof, oligoacenes of naphthalene and derivatives thereof, alpha-5- Oligothiothiothiophene Pens and derivatives thereof, phthalocyanine and derivatives thereof with or without metals, pyromellitic dianhydrides and derivatives thereof, pyromellitic diimides and derivatives thereof, and the like, and organic thin films It may be selected according to the purpose of use of the transistor and required characteristics.

바람직하게는 우수한 전하이동도를 갖고 용액공정을 사용하여 손쉽게 형성할 수 있는 팁스-펜타센으로 활성층(17)을 형성하는 것이 좋다. 예를 들어, 활성층(17)을 드럽캐스팅법을 사용하여 팁스-펜타센으로 형성하는 방법에 대하여 자세히 설명하면 다음과 같다.Preferably, the active layer 17 may be formed of tips-pentacene having excellent charge mobility and easily formed using a solution process. For example, a method of forming the active layer 17 by tips-pentacene using a drop casting method will be described in detail as follows.

먼저, 기판(11) 전면에 드럽캐스팅법을 사용하여 팁스-펜타센을 형성한다. 이를 위한 캐스팅조성물(casting solution)은 팁스-펜타센이 용매에 용해된 액상물질(Liguid material)을 포함할 수 있다. 이때, 용매는 방향성(aromatic), 지방성(aliphatic) 또는 에테르(Ether type) 용매를 사용할 수 있다. 참고로, 펜타센은 용매에 거의 녹지 않는 것으로 알려져 있지만, 팁스-펜타센은 용매에 쉽게 용해되 는 특성을 갖는다(도 3a 내지 도 3c 참조). First, tips-pentacene is formed on the entire surface of the substrate 11 by using a drop casting method. Casting composition for this (casting solution) may include a liquid material (Liguid material) in which the tips-pentacene is dissolved in a solvent. At this time, the solvent may be an aromatic, aliphatic or ether type solvent. For reference, pentacene is known to be hardly soluble in a solvent, but tips-pentacene has a property of being easily dissolved in a solvent (see FIGS. 3A to 3C).

다음으로, 팁스-펜타센 내부에 포함된 용매를 제거함과 동시에 팁스-펜타센을 결정화 즉, 분자 밀집도(close-packing)를 향상시키기 위하여 열처리를 실시한다. 열처리는 대기중에서 퍼니스(furnace) 또는 핫 플레이드(hot plate)를 사용하여 저온 예컨대, 250℃ 이하, 바람직하게는 90℃ ~ 130℃ 범위의 온도에서 1분 ~ 10분 동안 실시할 수 있다.Next, heat treatment is performed to remove the solvent contained in the tip-pentacene and to improve crystallization, that is, close-packing, of the tip-pentacene. The heat treatment can be carried out in the air for 1 minute to 10 minutes at a low temperature, for example below 250 ° C., preferably in the range from 90 ° C. to 130 ° C., using a furnace or hot plate.

이로써, 용액공정을 사용하여 활성층(17)을 형성할 수 있다. Thereby, the active layer 17 can be formed using a solution process.

다음으로, 활성층(17)을 포함하는 결과물 전면에 보호층(18)을 형성한다. 보호층(18)은 활성층(17) 및 활성층(17) 하부 구조물을 보호하기 위한 것으로, 유기절연물질 또는 무기절연물질로 형성할 수 있다. 예컨대, 게이트절연층(13)과 동일물질 및 동일방법을 사용하여 보호층(18)을 형성할 수 있다. Next, a protective layer 18 is formed on the entire surface of the resultant including the active layer 17. The protective layer 18 is to protect the active layer 17 and the lower structures of the active layer 17 and may be formed of an organic insulating material or an inorganic insulating material. For example, the protective layer 18 may be formed using the same material and the same method as the gate insulating layer 13.

상술한 공정과정을 통하여 본 발명의 실시예에 따른 유기 박막 트랜지스터를 완성할 수 있다. Through the above-described process, it is possible to complete the organic thin film transistor according to the embodiment of the present invention.

이와 같이, 본 발명은 용액공정(solution process)을 사용하여 유기 박막 트랜지스터를 형성함으로써, 대기중(in air)에서 유기 박막 트랜지스터를 형성할 수 있다. 이를 통하여, 생산시간을 단축시킬 수 있으며, 생산비용을 절감할 수 있는 효과가 있다. As described above, the present invention can form an organic thin film transistor in air by forming an organic thin film transistor using a solution process. Through this, it is possible to shorten the production time, there is an effect that can reduce the production cost.

또한, 본 발명은 용액공정을 사용하여 유기 박막 트랜지스터를 형성함으로써, 저온(250℃ 이하, 바람직하게는 1℃ ~ 250℃)에서 유기 박막 트랜지스터를 형성할 수 있다. 이를 통하여, 고온(250℃ 이상)에서 발생하는 유기물질의 손상을 방 지하여 유기 박막 트랜지스터의 전기적인 특성이 열화되는 것을 방지할 수 있다. 또한, 가격이 저렴한 기판을 사용할 수 있기 때문에 생산비용을 절감할 수 있다. 또한, 열적 부담으로 인하여 적용할 수 없었던 다양한 소재를 유기 박막 트랜지스터에 적용할 수 있다. In addition, the present invention may form an organic thin film transistor at a low temperature (250 ° C. or less, preferably 1 ° C. to 250 ° C.) by forming an organic thin film transistor using a solution process. Through this, it is possible to prevent the deterioration of the electrical properties of the organic thin film transistor by preventing damage to the organic material generated at a high temperature (250 ℃ or more). In addition, the use of inexpensive substrates can reduce production costs. In addition, various materials that could not be applied due to the thermal burden can be applied to the organic thin film transistor.

결과적으로, 본 발명은 용액공정을 사용하여 유기 박막 트랜지스터를 제조함으로써, 저온(250℃ 이하) 및 대기중에서 유기 박막 트랜지스터를 형성할 수 있으며, 이를 통하여 유기 박막 트랜지스터를 제조하는 과정에서 전기적인 특성이 열화되는 것을 방지함과 동시에 제조 수율(yield)을 향상시킬 수 있는 효과가 있다. As a result, according to the present invention, by manufacturing an organic thin film transistor using a solution process, the organic thin film transistor can be formed at a low temperature (below 250 ° C.) and in the air. There is an effect of preventing the degradation and at the same time improving the production yield (yield).

도 3a 내지 도 3c는 본 발명의 실시예에 따라 형성된 활성층을 나타낸 도면이다. 여기서, 도 3a는 펜타센(pentacene)과 팁스-펜타센(TIPS-pentacene)의 결합구조를 도시한 도면이고, 도 3b는 광학현미경(optical microscope)으로 관찰한 활성층의 이미지, 도 3c는 원자힘현미경(atomic force microscopy, AFM)으로 관찰한 활성층의 이미지이다.3A to 3C are views showing an active layer formed according to an embodiment of the present invention. 3A is a view illustrating a coupling structure of pentacene and TIPS-pentacene, FIG. 3B is an image of an active layer observed with an optical microscope, and FIG. 3C is an atomic force. It is an image of the active layer observed under the microscope (atomic force microscopy, AFM).

도 3a에 나타난 바와 같이, 종래 활성층 물질로써 많은 연구가 이루어지고 있는 펜타센(pentacene)은 다섯개의 밴젠고리로 이루어진 방향성 탄화수소물질로써, 우수한 전하이동도를 갖기 때문에 활성층에 적용할 수 있는 가장 대표적인 물질로 알려져 있다. 하지만, 펜타센은 용매에 잘 용해되지 않기 때문에 화학기상증착법(CVD) 또는 물리기상증착법(PVD)과 같은 고진공상태를 필요로 하는 진공증착법을 사용하여 형성해야만 한다. 따라서, 펜타센을 이용하여 활성층을 형성하는데 많이 공정시간 및 공정비용이 소모되는 단점이 있다. As shown in FIG. 3A, pentacene (pentacene), which has been studied as a conventional active layer material, is a aromatic hydrocarbon material composed of five banzen rings, and has the best charge mobility, and thus is the most representative material applicable to the active layer. Known as However, pentacene does not dissolve well in a solvent and must be formed using a vacuum deposition method requiring a high vacuum state such as chemical vapor deposition (CVD) or physical vapor deposition (PVD). Therefore, there is a disadvantage in that process time and process cost are consumed a lot in forming the active layer using pentacene.

이에 비하여 본 발명에서 활성층으로 사용된 팁스-펜타센(TIPS-pentacene)은 기본적으로 다섯개의 밴젠고리와 두 개의 작용기(R)로 이루어진 방향성 탄화수소물질로써, 다섯개의 밴젠고리를 바탕으로 하기 때문에 펜타센과 동일한 특성을 갖는다. 또한, 벤젠고리에 연결된 작용기(R)에 의하여 용매에 쉽게 용해되는 특성을 갖기 때문에 용액공정을 사용하여 손쉽게 형성할 수 있다. 따라서, 펜타센에 비하여 팁스-펜타센을 사용하여 활성층을 형성할 경우, 공정시간을 단축할 수 있으며, 공정비용을 절감할 수 있는 장점이 있다. In contrast, TIPS-pentacene used as the active layer in the present invention is an aromatic hydrocarbon material consisting essentially of five banzen rings and two functional groups (R), and is based on five banzen rings. Have the same characteristics. In addition, since the functional group (R) connected to the benzene ring is easily dissolved in a solvent, it can be easily formed using a solution process. Therefore, in the case of forming an active layer using tips-pentacene compared to pentacene, the process time can be shortened and the process cost can be reduced.

활성층은 정공 또는 전자와 같은 전하들의 이동통로인 채널로써 작용하기 때문에 유기물질을 사용하여 활성층을 형성할 경우 분자 밀집도(close-packing)가 우수해야 한다. 왜냐하면, 유기물질에서 분자내 전하의 이동은 매우 빠르나 분자간의 전하 이동에서는 호핑(hopping)으로 이루어지기 때문에 분자의 밀집도가 전하이동도에 직접적인 영향을 주기 때문이다. 이러한 분자 밀집도는 통상적으로 펜타센 또는 팁스-펜타센의 표면을 관찰하여 오늬무늬 구조(herringbone structure)의 형성여부를 통하여 판단할 수 있는데, 도 3b 및 도 3c에 나타난 바와 같이, 본 발명의 실시예에 따라 팁스-펜타센으로 형성된 활성층은 오늬무늬 구조를 갖고 있으며, 결정립계(grain)의 크기가 큰 것을 확인할 수 있다.Since the active layer acts as a channel, which is a channel of movement of charges such as holes or electrons, when the active layer is formed using an organic material, the close-packing should be excellent. This is because the intramolecular charge transfer in organic materials is very fast, but because of the hopping in the intermolecular charge transfer, the density of molecules directly affects the charge mobility. Such molecular density can be determined by observing the surface of pentacene or tip-pentacene through the formation of a herringbone structure, as shown in FIGS. 3b and 3c. As a result, the active layer formed of tips-pentacene has a structure having a structure of a rib, and it can be seen that the grain size is large.

펜타센의 경우, 고진공상태 및 고온(250℃)에서 펜타센을 형성해야만 오늬무늬 구조를 가질 수 있다. 이에 비하여 본 발명의 팁스-펜타센의 경우, 밴젠고리에 연결된 작용기(R)가 인접한 분자 사이의 결합을 유도하기 때문에 저온(250℃ 이하) 열처리만으로도 분자 밀집도를 향상시킬 수 있는 장점이 있다. In the case of pentacene, pentacene must be formed at a high vacuum and at a high temperature (250 ° C.) to have a structure of a structure. On the other hand, in the case of the tip-pentacene of the present invention, since the functional group (R) connected to the banzen ring induces bonding between adjacent molecules, there is an advantage that the molecular density can be improved only by a low temperature (below 250 ° C.) heat treatment.

도 3c에 나타난 바와 같이, 본 발명의 실시예에 따라 형성된 활성층은 큰 결정립계를 갖고 있으며, 평균 거칠기(roughness of root mean square)가 0.132㎛임을 확인할 수 있다. 참고로, 결정립계(grain)의 크기가 클수록 활성층 내 전하이동도는 증가한다. As shown in Figure 3c, the active layer formed according to the embodiment of the present invention has a large grain boundary, it can be seen that the average roughness (roughness of root mean square) is 0.132㎛. For reference, as the grain size increases, charge mobility in the active layer increases.

도 4a 내지 도 4c는 본 발명의 실시예에 따라 형성된 게이트절연층을 나타낸 도면이다. 여기서, 도 4a는 게이트절연층의 성분을 EDX를 사용하여 분석한 결과를 나타낸 그래프이고, 도 4b는 게이트절연층의 결합구조를 개략적으로 도시한 도면이며, 도 4c는 원자힘현미경(AFM)으로 관찰한 게이트절연층의 이미지이다. 4A to 4C illustrate a gate insulating layer formed in accordance with an embodiment of the present invention. Here, FIG. 4A is a graph showing the results of analyzing the components of the gate insulating layer using EDX, FIG. 4B is a view schematically showing the coupling structure of the gate insulating layer, and FIG. 4C is an atomic force microscope (AFM). This is an image of the gate insulating layer observed.

EDX(Energy Dispersive X-ray Spectrometer)를 사용하여 본 발명의 실시예에 따라 형성된 게이트절연층의 성분을 분석한 결과, 도 4a 및 도 4b에 나타낸 봐와 같이, 열증착법(thermal oxidation)을 사용하여 형성된 실리콘산화물(SiO2)과 거의 유사한 결합구조를 갖는 실리콘산화물이 형성된 것을 확인할 수 있다. 여기서, 파수(wavenumber)값이 2972cm-에 나타난 피크(peak)는 메틸기(-CH3), 1273cm-와 799cm-에서 나타난 피크는 실리콘-탄소(Si-C) 결합, 832cm-에서 나타난 피크는 실리콘-수산화기(Si-OH), 1011cm-와 770cm-에서 나타난 피크는 실리콘-산소(Si-O) 결합을 의미하며, 피크의 크기를 통하여 막내 각 결합들이 차지하는 비율을 확인할 수 있다. 즉, 막내 대부분이 실리콘-산소 결합으로 이루어진 것을 확인할 수 있다. As a result of analyzing the components of the gate insulating layer formed according to an embodiment of the present invention using an EDX (Energy Dispersive X-ray Spectrometer), as shown in Figures 4a and 4b, using a thermal oxidation method (thermal oxidation) It can be seen that a silicon oxide having a bonding structure almost similar to that of the formed silicon oxide (SiO 2 ) is formed. Here, the peak number at the wavenumber value of 2972 cm - is the methyl group (-CH 3 ), the peak at 1273 cm - and 799 cm - is the silicon-carbon (Si-C) bond, the peak at the 832 cm - is silicon - hydroxyl group (Si-OH), 1011cm-and 770cm-peak seen in the silicon-N to determine the ratio of each combination are occupied by the magnitude of the mean oxygen (Si-O) bond, and peak. That is, it can be seen that most of the film consists of silicon-oxygen bonds.

잘 알려진 바와 같이, 열증착법으로 형성된 실리콘산화물의 실리콘 대 산소 의 비율은 1:2(Si:O=1:2)인데, 본 발명의 실시예에 따라 형성된 실리콘산화물의 실리콘 대 산소 비율은 1:2.21(Si:O=1:2.21)인 것을 확인할 수 있다. 이로써, 본 발명의 실시예에 따라 용액공정을 통하여 형성된 게이트절연층은 열증착법을 통하여 형성된 게이트절연층과 구성물질, 결합상태 및 조성비율이 거의 유사함을 확인할 수 있다. As is well known, the silicon to oxygen ratio of silicon oxide formed by thermal evaporation is 1: 2 (Si: O = 1: 2), and the silicon to oxygen ratio of silicon oxide formed according to an embodiment of the present invention is 1: It can be seen that 2.21 (Si: O = 1: 2.21). As a result, it can be seen that the gate insulating layer formed through the solution process according to the embodiment of the present invention has almost the same composition as the gate insulating layer formed through the thermal evaporation method, the bonding state, and the composition ratio.

도 4c에 나타난 바와 같이, 본 발명의 실시예에 따라 형성된 게이트절연층의 평균 거칠기(roughness of root mean square)가 0.179nm임을 확인할 수 있다. 잘 알려진 바와 같이, 실리콘산화물을 열증착법을 통하여 형성하는 경우 평균 거칠기가 1.08nm임을 감안하면, 본 발명의 실시예에 따라 형성된 게이트절연층은 매우 평탄하게 형성된 것을 확인할 수 있다. 게이트절연층은 활성층과 접하기 때문에 게이트절연층을 평탄하게 형성할수록 활성층의 전하이동도를 향상시킬 수 있으며, 이를 통하여 소자의 전기적인 특성을 향상시킬 수 있다. As shown in FIG. 4C, it can be seen that the roughness of root mean square of the gate insulating layer formed according to the embodiment of the present invention is 0.179 nm. As is well known, when the silicon oxide is formed through the thermal evaporation method, considering that the average roughness is 1.08 nm, it can be seen that the gate insulating layer formed according to the embodiment of the present invention is formed very flat. Since the gate insulating layer is in contact with the active layer, as the gate insulating layer is formed flat, the charge mobility of the active layer can be improved, thereby improving the electrical characteristics of the device.

도 5는 본 발명의 실시예에 따라 형성된 유기 박막 트랜지스터를 구부린(bend) 이미지이다. FIG. 5 is a bend image of an organic thin film transistor formed according to an embodiment of the present invention. FIG.

도 5에 나타난 바와 같이, 본 발명의 실시예에 따라 형성된 유기 박막 트래지스터는 플렉서블한 특성을 갖고 있음을 확인할 수 있다. 이로써, 본 발명의 유기 박막 트랜지스터는 전자신문, 전자종이와 같은 플렉서블 표시장치에 적용이 가능함을 알 수 있다.As shown in Figure 5, it can be seen that the organic thin film transistor formed in accordance with an embodiment of the present invention has a flexible characteristic. Accordingly, it can be seen that the organic thin film transistor of the present invention can be applied to a flexible display device such as an electronic newspaper or an electronic paper.

도 6a 내지 도 6b는 본 발명의 실시예에 따라 형성된 유기 박막 트랜지스터의 전기적인 특성을 나타낸 그래프이다. 여기서, 도 6a는 드레인전압(Drain voltage)에 따른 드레인전류(Drain current)의 변화를 나타낸 그래프이고, 도 6b는 게이트전압(Gate voltage)에 따른 드레인전류(Drain current)의 변화를 나타낸 그래프이다. 6A to 6B are graphs showing electrical characteristics of the organic thin film transistor formed according to the embodiment of the present invention. Here, FIG. 6A is a graph showing a change of the drain current according to the drain voltage, and FIG. 6B is a graph showing a change of the drain current according to the gate voltage.

도 6a에 나타난 바와 같이, 본 발명의 실시예에 따라 형성된 유기 박막 트랜지스터가 P형 박막 트랜지스터와 동일한 동작 특성을 갖고 있음을 확인할 수 있으며, 포화영역(saturation region)에서 드레인전류의 포화가 잘 일어나고 있음을 관찰할 수 있다. As shown in FIG. 6A, it can be seen that the organic thin film transistor formed according to the embodiment of the present invention has the same operating characteristics as the P-type thin film transistor, and saturation of the drain current occurs well in the saturation region. Can be observed.

도 6b에 나타난 바와 같이, 본 발명의 실시예에 따라 형성된 유기 박막 트랜지스터를 일정한 드레인전압 아래에서 게이트전압을 정방향스윕(forward sweep, 양전압에서 음전압으로 게이트전압을 인가)한 후 즉시 역방향스윕(backward sweep, 음전압에서 양전압으로 게이트전압으로 인가) 했을 때 히스테리시스(hysteresis)가 거의 없음을 확인할 수 있다. As shown in FIG. 6B, the organic thin film transistor formed according to the exemplary embodiment of the present invention performs a forward sweep under a constant drain voltage (forward sweep, and applies a gate voltage from a positive voltage to a negative voltage) immediately after a reverse sweep ( When the reverse sweep, applied from the negative voltage to the positive voltage to the gate voltage) it can be seen that there is almost no hysteresis.

도 6a 내지 도 6b에 나타난 결과를 바탕으로 본 발명의 실시예에 따른 유기 박막 트랜지스터의 전기적인 특성을 살펴보면, 전하이동도(carrier mobility)는 0.004cm2/V, 문턱전압(threshold voltage, VT)은 -6.2V, Ion/Ioff 전류비는 2.16×102, 서브쓰레쉬홀드 스윙(subthreshold swing)은 1.23V/decade 임을 알 수 있다. Looking at the electrical characteristics of the organic thin film transistor according to the embodiment of the present invention based on the results shown in Figures 6a to 6b, the carrier mobility is 0.004cm 2 / V, threshold voltage (V T) ) Is -6.2V, I on / I off current ratio is 2.16 × 102 and subthreshold swing is 1.23V / decade.

이와 같이, 도 3a 내지 도 3c, 도 4a 내지 도 4c, 도 5, 도 6a 및 6b를 통하여 본 발명의 실시예에 따른 유기 박막 트랜지스터가 구조적으로 안정하고, 우수한 전기적이 특성을 갖고 있음을 확인할 수 있다.As such, it can be seen from FIGS. 3A to 3C, 4A to 4C, 5, 6A, and 6B that the organic thin film transistor according to the embodiment of the present invention is structurally stable and has excellent electrical characteristics. have.

상술한 본 발명의 실시예에서는 바텀콘택형(bottom contact) 인버티드(inverted) 코플레너(coplanar) 구조를 예를 들어서 설명하였지만, 본 발명의 기술적 원리는 다른 구조 예컨대, 탑게이트형(top gate) 코플레너 구조, 탑콘택형(top contact) 인버티드 스테거 구조 및 탑게이트형 스테거 구조에도 모두 동일하게 적용할 수 있다. 이를 탑게이트형 코플레너 구조를 예로 들어서 설명한다. In the above-described embodiment of the present invention, a bottom contact inverted coplanar structure has been described by way of example, but the technical principles of the present invention are based on another structure, for example, a top gate. The same applies to the coplanar structure, the top contact inverted stagger structure, and the top gate type stagger structure. This will be described taking the top gate coplanar structure as an example.

도 7은 탑게이트형 코플레너 구조의 유기 박막 트랜지스터를 도시한 단면도이다. 7 is a cross-sectional view illustrating an organic thin film transistor having a top gate coplanar structure.

도 7에 도시된 바와 같이, 탑게이트형 코플레너 구조는 기판(21)위에 활성층(22)이 형성되고, 활성층(22) 위에 소스전극(23A) 및 드레인전극(23B)이 형성되며, 그 위로 게이트절연층(24)과 게이트전극(25)이 형성되는 구조를 갖는다. 이러한 구조는 활성층(22)이 먼저 형성되기 때문에 후속 게이트전극(25), 게이트절연층(24), 소스전극(23A) 및 드레인전극(23B)을 형성하는 과정에서 활성층(22)이 손상될 수 있다. 구체적으로, 종래에 게이트전극(25), 소스전극(23A) 및 드레인전극(23B)은 진공증착법을 사용하여 주로 형성되는데 이때, 발생하는 열이나 복사선 또는 증착되는 전극물질이 활성층(22) 내부에 확산되는 현상으로 인하여 활성층(22)의 화학적 및 물리적 구조에 열화가 발생할 수 있다. 따라서, 전기적인 특성 측면에서는 가장 우수한 구조이지만 일반적으로 유기 박막 트랜지스터의 구조로는 사용하지 않았었다. 하지만, 본 발명의 기술적 원리에 따르면, 저온(250℃ 이하)에서 모든 구성요소를 형성할 수 있기 때문에 성막과정에서 발생하는 열에 의하여 활성층(22)이 손상되는 것을 방지할 수 있다. 따라서, 탑게이트형 코플레너 구조를 유기 박막 트랜지스터에 적용할 수 있다. As shown in FIG. 7, in the top gate coplanar structure, an active layer 22 is formed on a substrate 21, and a source electrode 23A and a drain electrode 23B are formed on the active layer 22. The gate insulating layer 24 and the gate electrode 25 are formed. In this structure, since the active layer 22 is formed first, the active layer 22 may be damaged during the subsequent formation of the gate electrode 25, the gate insulating layer 24, the source electrode 23A, and the drain electrode 23B. have. Specifically, conventionally, the gate electrode 25, the source electrode 23A and the drain electrode 23B are mainly formed by using a vacuum deposition method, in which heat, radiation, or deposited electrode material is formed inside the active layer 22. Due to the diffusion phenomenon, deterioration may occur in the chemical and physical structure of the active layer 22. Therefore, although it is the best structure in terms of electrical characteristics, it was not generally used as the structure of the organic thin film transistor. However, according to the technical principle of the present invention, since all the components can be formed at a low temperature (250 ° C. or less), it is possible to prevent the active layer 22 from being damaged by the heat generated during the film formation process. Therefore, the top gate coplanar structure can be applied to the organic thin film transistor.

또한, 반도체 소자가 고집적화됨에 따라 게이트전극(25), 게이트절연층(24), 소스전극(23A) 및 드레인전극(23B)을 형성하기 위한 패터닝공정시 공정부담이 점점 증가하고 있다. 하지만, 본 발명은 성막방법으로 임프린트법과 같이 미세패턴을 용이하게 구현할 수 있는 용액공정을 사용하기 때문에 고집적화에 따른 공정 부담을 해소할 수 있다. In addition, as semiconductor devices are highly integrated, process burdens are increasing in the patterning process for forming the gate electrode 25, the gate insulating layer 24, the source electrode 23A, and the drain electrode 23B. However, the present invention uses a solution process that can easily implement a fine pattern, such as an imprint method as a film forming method can eliminate the process burden due to high integration.

한편, 여기서 설명하지 않은 탑콘택형 인버티드 스테거 구조 및 탑게이트형 스테거 구조도 공정과정에서 활성층(22)이 손상되는 문제 및 고집적화에 따른 공정부담으로 인하여 유기 박막 트랜지스터에 적용하기 어려웠으나, 본 발명의 기술적 원리를 이용하면 이를 극복할 수 있다. On the other hand, the top contact inverted stagger structure and the top gate type stagger structure not described here are difficult to apply to the organic thin film transistor due to the problem that the active layer 22 is damaged during the process and the process burden due to high integration, The technical principle of the present invention can be used to overcome this.

본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기 실시예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술분야의 통상의 전문가라면 본 발명의 기술사상의 범위내의 다양한 실시예가 가능함을 이해할 수 있을 것이다.Although the technical spirit of the present invention has been described in detail according to the above preferred embodiment, it should be noted that the above embodiment is for the purpose of description and not of limitation. In addition, those skilled in the art will appreciate that various embodiments within the scope of the technical idea of the present invention are possible.

도 1은 본 발명의 실시예에 따른 유기 박막 트랜지스터를 도시한 단면도.1 is a cross-sectional view showing an organic thin film transistor according to an embodiment of the present invention.

도 2a 내지 도 2d는 본 발명의 실시예에 따른 유기 박막 트랜지스터의 제조방법을 도시한 공정단면도.2A to 2D are cross-sectional views illustrating a method of manufacturing an organic thin film transistor according to an exemplary embodiment of the present invention.

도 3a는 펜타센(pentacene)과 팁스-펜타센(TIPS-pentacene)의 결합구조를 개략적으로 도시한 도면.Figure 3a is a schematic diagram showing the coupling structure of pentacene (pentacene) and tips-pentacene (TIPS-pentacene).

도 3b는 본 발명의 실시예에 따라 형성된 활성층을 광학현미경으로 관찰한 이미지.3B is an image of an active layer formed according to an embodiment of the present invention under an optical microscope.

도 3c는 본 발명의 실시예에 따라 형성된 활성층을 원자힘현미경(AFM)으로 관찰한 이미지.3C is an image of an active layer formed according to an embodiment of the present invention with an atomic force microscope (AFM).

도 4a는 본 발명의 실시예에 따라 형성된 게이트절연층의 성분을 분석한 그래프.Figure 4a is a graph analyzing the components of the gate insulating layer formed in accordance with an embodiment of the present invention.

도 4b는 본 발명의 실시예에 따라 형성된 게이트절연층의 결합구조를 개략적으로 도시한 도면.4B schematically illustrates a coupling structure of a gate insulating layer formed according to an embodiment of the present invention.

도 4c는 본 발명의 실시예에 따라 형성된 게이트절연층을 원자힘현미경(AFM)으로 관찰한 이미지.4C is an image of a gate insulating layer formed according to an embodiment of the present invention with an atomic force microscope (AFM).

도 5는 본 발명의 실시예에 따라 형성된 유기 박막 트랜지스터를 구부린(bend) 이미지.5 is a bend image of an organic thin film transistor formed according to an embodiment of the present invention.

도 6a는 본 발명의 실시예에 따른 유기 박막 트랜지스터의 드레인전압에 따른 드레인전류의 변화를 나타낸 그래프.6A is a graph illustrating a change in drain current according to a drain voltage of an organic thin film transistor according to an exemplary embodiment of the present invention.

도 6b는 본 발명의 실시예에 따른 유기 박막 트랜지스터의 게이트전압에 따른 드레인전류의 변화를 나타낸 그래프.6B is a graph illustrating a change in drain current according to a gate voltage of an organic thin film transistor according to an exemplary embodiment of the present invention.

도 7은 탑게이트형 코플래너 구조의 유기 박막 트랜지스터를 도시한 단면도.7 is a cross-sectional view showing an organic thin film transistor having a top gate coplanar structure.

*도면 주요 부분에 대한 부호 설명** Description of symbols on the main parts of the drawings *

11, 21 : 기판 12, 25 : 게이트전극11, 21 substrate 12, 25 gate electrode

13, 24 : 게이트절연층 14 : 접착층13, 24: gate insulating layer 14: adhesive layer

15A, 23A : 소스전극 15B, 23B : 드레인전극15A, 23A: source electrode 15B, 23B: drain electrode

16 : 전위장벽조절층 17, 22 : 활성층16: potential barrier control layer 17, 22: active layer

18 : 보호층18: protective layer

Claims (8)

기판상에 게이트전극을 형성하는 단계;Forming a gate electrode on the substrate; 상기 기판 전면에 상기 게이트전극을 덮도록 SOG(Spin On Glass)으로 게이트절연층을 형성하는 단계;Forming a gate insulating layer of SOG (Spin On Glass) to cover the gate electrode on the entire surface of the substrate; 상기 게이트절연층 상에 접착층, 도전층 및 전위장벽조절층이 순차적으로 적층된 적층막으로 이루어진 소스전극 및 드레인전극을 형성하는 단계; 및Forming a source electrode and a drain electrode on the gate insulating layer, wherein the source electrode and the drain electrode are formed of a laminated film in which an adhesive layer, a conductive layer, and a potential barrier control layer are sequentially stacked; And 상기 게이트절연층 전면에 상기 소스전극 및 드레인전극을 덮도록 팁스-펜타센(TIPS-pentacene)으로 활성층을 형성하는 단계Forming an active layer with tips-pentacene (TIPS-pentacene) to cover the source electrode and the drain electrode over the gate insulating layer; 를 포함하는 유기 박막 트랜지스터 제조방법.Organic thin film transistor manufacturing method comprising a. 삭제delete 제1항에 있어서,The method of claim 1, 상기 활성층, 상기 게이트절연층, 상기 게이트전극, 상기 소스전극 및 상기 드레인전극을 용액공정을 이용하여 형성하는 유기 박막 트랜지스터 제조방법. And forming the active layer, the gate insulating layer, the gate electrode, the source electrode and the drain electrode using a solution process. 제3항에 있어서,The method of claim 3, 상기 용액공정은 1℃ ~ 250℃ 범위 온도 및 대기중(in air)에서 실시하는 유기 박막 트랜지스터 제조방법. The solution process is a method for manufacturing an organic thin film transistor which is carried out at a temperature in the range of 1 ℃ to 250 ℃ (in air). 제3항에 있어서,The method of claim 3, 상기 용액공정은 스핀코팅법(spin coating), 슬릿코팅법(slit coating), 드럽캐스팅법(drop casting), 딥케스팅법(dip casting), 잉크젯법(ink jet), 프린팅법(printing) 및 임프린트법(imprint)으로 이루어진 그룹으로부터 선택된 어느 한 방법을 사용하여 실시하는 유기 박막 트랜지스터 제조방법.The solution process includes spin coating, slit coating, drop casting, dip casting, ink jet, printing and imprinting. An organic thin film transistor manufacturing method carried out using any one method selected from the group consisting of imprints. 제1항에 있어서,The method of claim 1, 상기 소스전극 및 드레인전극을 형성하기 이전에 상기 게이트절연층을 열처리하는 단계; 및Heat-treating the gate insulating layer before forming the source electrode and the drain electrode; And 상기 활성층을 열처리하는 단계Heat-treating the active layer 를 더 포함하는 유기 박막 트랜지스터 제조방법. Organic thin film transistor manufacturing method further comprising. 제6항에 있어서,The method of claim 6, 상기 활성층을 열처리하는 단계는, The heat treatment of the active layer, 90℃ ~ 130℃ 범위의 온도에서 실시하는 유기 박막 트랜지스터 제조방법. The organic thin film transistor manufacturing method performed at the temperature of 90 degreeC ~ 130 degreeC range. 제6항에 있어서,The method of claim 6, 상기 게이트절연층을 열처리하는 단계는, The heat treatment of the gate insulating layer, 80℃ ~ 230℃ 범위의 온도에서 실시하는 유기 박막 트랜지스터 제조방법. The organic thin film transistor manufacturing method performed at the temperature of 80 degreeC-230 degreeC.
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