JP2010528266A

JP2010528266A - ジッタ較正

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Publication number: JP2010528266A
Application number: JP2010508604A
Authority: JP
Inventors: ロナルドエイ．サーツシェブ、; アーネストピー．ウォルカー、; リファング、
Original assignee: テラダイン、インコーポレイテッド
Priority date: 2007-05-18
Filing date: 2008-05-16
Publication date: 2010-08-19
Anticipated expiration: 2028-05-16
Also published as: US20080285636A1; US7991046B2; CN101682431B; TWI418824B; DE112008001350B4; WO2008144486A1; DE112008001350T5; JP5319665B2; CN101682431A; TW200905227A

Abstract

試験機器と被試験デバイス（ＤＵＴ）のための接続部との間の通信チャンネルにおけるジッタを較正することであって、通信チャンネルにおける試験データを、サンプリングされたデータを生成するべく接続部の接続ポイント付近においてサンプリングすることと、サンプリングされたデータの試験データに対する第１ジッタ量を決定することと、第１ジッタ量に基づいて接続ポイント付近の第２ジッタ量を決定することとを含み、試験データは通信チャンネルと第１レートで移動し、試験データは第１レートよりも小さい第２レートでサンプリングされる。

Description

本願は一般にジッタの較正に関し、詳しくは通信チャンネルにおけるジッタの較正に関する。

自動試験機器（ＡＴＥ）は、例えば半導体、電子回路、及びプリント回路基板アセンブリのようなデバイスの試験に対する、自動化された通常はコンピュータ駆動のアプローチのことをいう。ＡＴＥにより試験されるデバイスは被試験デバイスすなわちＤＵＴという。

一つのタイプの試験中、ＡＴＥは試験信号にジッタを付加し、当該ジッタに対するＤＵＴの反応を観察する。かかる試験により、ＤＵＴのジッタ耐性が示される。しかしながら、ＡＴＥとＤＵＴとの間の通信経路に沿って試験信号に導入されたジッタに起因して問題が生じる。具体的には、通信経路に沿って試験信号に導入されたジッタにより、ＤＵＴへの接続部における試験信号のジッタが、ＡＴＥが試験信号中に存在すると予測するジッタすなわちＡＴＥが試験信号に付加したジッタと異なる結果となる。実際のジッタと予測されたジッタとのかかる不一致は、ＡＴＥにより行われる試験に悪影響を与える。

米国特許出願公開第２００７／０２９９６２１号明細書米国特許出願公開第２００７／０２５０２８１号明細書米国特許出願公開第２００７／０１１８３１５号明細書米国特許出願公開第２００６／０２２９８３５号明細書米国特許第６，６０９，０７７号明細書

本願は、試験機器とＤＵＴとの間の通信チャンネルにおけるジッタの較正について記載する。

一般に、本願は試験機器と被試験デバイス（ＤＵＴ）用接続部との間の通信チャンネルにおけるジッタの較正方法について記載する。本方法は、サンプリングされたデータを生成するための接続ポイント付近において通信チャンネルの試験データをサンプリングすることを含む。試験データは第１レートにて通信チャンネルを移動する。試験データは第１レートよりも小さな第２レートにてサンプリングされる。本方法はまた、サンプリングされたデータの、試験データに対する第１ジッタ量を決定することと、第１ジッタ量に基づき接続ポイント付近の第２ジッタ量を決定することとを含む。本方法はまた、以下の特徴の一つ以上を単独又は組み合わせで含んでよい。

第１ジッタ量は、サンプリング中に導入される第３ジッタ量を含んでよい。第２ジッタ量を決定することは、第３ジッタ量の影響を実質的に除去するべく第１ジッタ量を処理することを含んでよい。

第３ジッタ量（Ｊ_３）は、サンプリングを行うべく使用される装置により導入されたジッタ（Ｊ_４）と、デバイスにクロックを与えるべく使用されるストローブにより導入されたジッタ（Ｊ_５）とを含んでよい。第２ジッタ量（Ｊ_２）は以下で決定してよい。

ここで、Ｊ_１は第１ジッタ量に対応する。

第３ジッタ量（Ｊ_３）は、サンプリングを行うべく使用されるデバイスにより導入されたジッタ（Ｊ_４）を含んでよい。第２ジッタ量（Ｊ_２）は以下で決定してよい。

ここで、Ｊ_１は第１ジッタ量に対応する。

サンプリングを行うべく使用されるデバイスは、ラッチコンパレータ及び／又はＤフリップフロップを含んでよい。本方法は、試験データにジッタを付加することをさらに含んでよい。ジッタは、周期ジッタ及び確定ジッタの少なくとも一つを含んでよい。

一般に、本願はまた、通信チャンネルにおけるジッタを較正するシステムについて記載する。本システムは、サンプリングされたデータを生成するべく通信チャンネルにおいて試験データをサンプリングするサンプリングデバイスを含む。本サンプリングデバイスは、ＤＵＴと通信チャンネルとの接続ポイント付近において試験データをサンプリングするべく構成されてよい。試験データは第１レートにて通信チャンネルを移動する。試験データは第１レートよりも小さな第２レートにてサンプリングされる。本システムはまた、サンプリングされたデータの試験データに対する第１ジッタ量を決定し、及び、当該第１ジッタ量に基づいて接続ポイント付近における第２ジッタ量を決定する処理デバイスを含む。本システムはまた、以下の特徴の一つ以上を単独又は組み合わせで含んでよい。

ここで、Ｊ_１は第１ジッタ量に対応する。

ここで、Ｊ_１は第１ジッタ量に対応する。サンプリングデバイスは、ラッチコンパレータ及び／又はＤフリップフロップを含んでよい。

本システムは、試験データにジッタを付加する試験機器を含んでよい。ジッタは、周期ジッタ及び確定ジッタの少なくとも一つを含んでよい。

サンプリングデバイスは、クロック信号に応じて試験データをサンプリングするべく構成されてよい。本システムは、クロック信号を受け取りサンプリングデバイスに当該クロック信号を与えるクロック分配デバイスを含んでよい。

一般に、本願はまた、ＤＵＴを接続するインターフェイス接続部と、通信チャンネルを介して当該インターフェイス接続部に伝送されるジッタを含む試験データを生成するピンエレクトロニクスと、ＤＵＴの代わりに当該インターフェイス接続部に接続される装置とを備えるデバイスインターフェイス基板を含む自動試験機器（ＡＴＥ）について記載する。本装置は、サンプリングされたデータを生成するためのアンダーサンプリング技術を使用して試験データをサンプリングするべく構成される。処理デバイスは、インターフェイス接続部に対応するポイントにおける試験データのジッタ量を決定するべくサンプリングされたデータを使用するように構成（例えばプログラム）される。ＡＴＥはまた、以下の特徴の一つ以上を単独又は組み合わせで含んでよい。

処理デバイスは、当該装置により生成されたジッタと、試験データをサンプリングするべく当該装置により使用されたクロック信号との少なくとも一つを除去することによってジッタ量を決定するように構成されてよい。アンダーサンプリング技術は、試験データの第２周波数よりも小さな第１周波数にて試験データをサンプリングするウォーキングストローブ技術を含んでよい。ここで、第１周波数は第２周波数の倍数ではない。本装置は、ラッチコンパレータ及びＤフリップフロップ、並びに／又は、クロック信号を受け取り本装置に当該クロック信号を与えるクロック分配デバイスの少なくとも一つを含んでよい。本装置は、クロック信号に応じてサンプリングを行うべく構成されてよい。

一つ以上の例の詳細が添付図面及び以下の記載に説明される。明細書、図面、及び特許請求の範囲から、本発明のさらなる特徴、側面、及び利点が明らかとなる。

試験デバイス用ＡＴＥのブロック図である。ＡＴＥにおいて使用される試験装置のブロック図である。ジッタがどのようにして信号に影響を与えるかを示すグラフである。ＤＵＴとのインターフェイス付近における信号の実際のジッタを測定する処理にて使用される回路のブロック図である。ウォーキングストローブサンプリングを示すグラフである。ウォーキングストローブサンプリングを使用して再構成された信号を示すグラフである。

異なる図面における同じ参照番号は同じ要素を示す。

図１を参照すると、半導体デバイスのような被試験デバイス（ＤＵＴ）１８を試験するＡＴＥシステム１０は、試験装置１２を含む。試験装置１２を制御するべくシステム１０は、配線接続部１６を介して試験装置１２とのインターフェイスとなるコンピュータシステム１４を含む。典型的には、コンピュータシステム１４は、ＤＵＴ１８を試験するルーチン及びファンクションの実行を開始する指令を試験装置１２に送る。かかるルーチンの実行は、ＤＵＴ１８への試験信号の生成及び伝送を開始して当該ＤＵＴからの応答を収集してよい。様々なタイプのＤＵＴがシステム１０によって試験される。例えば、ＤＵＴは、集積回路（ＩＣ）チップ（例えば、メモリチップ、マイクロプロセッサ、アナログ・デジタル変換器、デジタル・アナログ変換器等）のような半導体デバイスであってよい。

試験信号を与えてＤＵＴからの応答を収集するべく、試験装置１２は、ＤＵＴ１８の内部回路にインターフェイスを与える一つ以上のコネクタピンに接続される。いくつかのＤＵＴを試験するべく、例えば６４又は１２８もの数のコネクタピン（又はそれ以上）が試験装置１２とのインターフェイスとなってよい。本実施例では、説明目的のために、半導体デバイス試験装置１２が配線接続部を介してＤＵＴ１８の一つのコネクタピンに接続される。導体２０（例えばケーブル）がピン２２に接続され、ＤＵＴ１８の内部回路へ試験信号（例えば、ＰＭＵＤＣ試験信号、ＰＥＡＣ試験信号）を送るべく使用される。導体２０はまた、半導体デバイス試験装置１２により与えられた試験信号に応答する信号をピン２２にてセンスする。例えば、試験信号に応答する電圧信号又は電流信号がピン２２にてセンスされ、解析を目的として導体２０を介して試験装置１２へ送られてよい。かかるシングルポート試験はまた、ＤＵＴ１８に含まれる他のピンにて行われてよい。例えば、試験装置１２は他のピンに試験信号を与え、反射されて戻る関連信号を（与えられた信号を送る）導体を介して収集してよい。反射信号を収集することにより、当該ピンの入力インピーダンスを他のシングルポート試験量とともに特徴付けることができる。他の試験シナリオでは、ＤＵＴ１８にデジタル値を格納するべくデジタル信号が導体２０を介してピン２２へ送られてよい。ひとたび格納されたら、ＤＵＴ１８がアクセスされて格納デジタル値が取得され、導体２０を介して試験装置１２へ送られてよい。取得されたデジタル値がその後特定されて、所定値がＤＵＴ１８に格納されているか否かが決定されてよい。

１ポート測定を行うとともに、半導体デバイス試験装置１２により２ポート試験も行われてよい。例えば、試験信号が導体２０を介してピン２２へ投入され、ＤＵＴ１８の一つ以上の他のピンから応答信号が収集されてよい。かかる応答信号が半導体デバイス試験装置１２に与えられて、ゲイン応答、位相応答、及び他のスループット測定量のような量が決定される。

図２も参照すると、単数又は複数のＤＵＴの複数のコネクタピンから試験信号を送信及び収集するべく半導体デバイス試験装置１２は、複数のピンと通信可能なインターフェイスカード２４を含む。例えば、インターフェイスカード２４は、例えば３２、６４、又は１２８のピンに試験信号を送信し、対応する応答を収集してよい。ピンへの各通信リンクはチャンネルと称するのが典型的である。試験信号を多数のチャンネルに与えることにより、複数の試験が同時に行えるので試験時間が低減される。インターフェイスカードに多数のチャンネルを有するとともに、試験装置１２に複数のインターフェイスカードを含むことで、チャンネル総数が増加する。これにより、試験時間がさらに低減される。本実施例では、複数のインターフェイスカードが試験装置１２に装着できることを実証するべく、２つの追加インターフェイスカード２６及び２８が示される。

各インターフェイスカードは、特定の試験ファンクションを行う専用集積回路（ＩＣ）チップ（例えば特定用途集積回路（ＡＳＩＣ））を含む。例えば、インターフェイスカード２４は、パラメトリック測定ユニット（ＰＭＵ）試験及びピンエレクトロニクス（ＰＥ）試験を行うＩＣチップ３０を含む。ＩＣチップ３０は、ＰＭＵ試験を行う回路含むＰＭＵステージ３２と、ＰＥ試験を行う回路を含むＰＥステージ３４とを有する。さらに、インターフェイスカード２６及び２８はそれぞれ、ＰＭＵ回路及びＰＥ回路を含むＩＣチップ３６及び３８を含む。典型的には、ＰＭＵ試験は、ＤＵＴにＤＣ電圧又は電流信号を与えることを含む。これにより、入力及び出力インピーダンス、電流リーク、及び他のタイプのＤＣパフォーマンス特性のような量が決定される。ＰＥ試験は、ＤＵＴ（例えばＤＵＴ１８）にＡＣ試験信号又は波形を送ることと、当該ＤＵＴの性能をさらに特徴付ける応答を収集することとを含む。例えば、ＩＣチップ３０は、バイナリ値のベクトルを表すＡＣ試験信号をＤＵＴへ格納するべく（ＤＵＴに）送信してよい。ひとたび当該バイナリ値が格納されたら、ＤＵＴは試験装置１２によりアクセスされて、正しいバイナリ値が格納されたか否かが決定されてよい。デジタル信号は典型的に急激な電圧遷移を含むので、ＩＣチップ３０のＰＥステージ３４における回路は、ＰＭＵステージ３２の回路よりも相対的に高速で動作する。ＰＥ試験はまた、試験信号にジッタを付加して当該ジッタの存在下でのＤＵＴ動作を観察することを含んでよい。

ＤＣ及びＡＣ双方の試験信号をインターフェイスカード２４からＤＵＴ１８へ渡すべく、導電トレース４０によってＩＣチップ３０がインターフェイス基板コネクタ４２に接続される。インターフェイス基板コネクタ４２により、信号のインターフェイス基板２４の通過をオン及びオフすることができる。インターフェイス基板コネクタ４２はまた、インターフェイスコネクタ４６に接続された導体４４に接続される。これにより、信号を試験装置１２へ及び試験装置１２から渡すことができる。本実施例では、試験装置１２とＤＵＴ１８のピン２２との間の双方向信号通過を目的として導体２０がインターフェイスコネクタ４６に接続される。いくつかの構成では、一つ以上の導体を試験装置１２からＤＵＴへ接続するべくインターフェイスデバイスが使用されてよい。例えば、各ＤＵＴピンへのアクセスを与えるデバイスインターフェイス基板（ＤＩＢ）上にＤＵＴ（例えばＤＵＴ１８）が取り付けられてよい。かかる構成では、ＤＵＴの単数又は複数の所定ピン（例えばピン２２）に試験信号を与えるべく導体２０がＤＩＢに接続されてよい。

本実施例では、導電トレース４０及び導体４４それぞれのみが、信号を送信及び収集するべくＩＣチップ３０及びインターフェイス基板２４に接続される。しかしながら、（ＩＣチップ３６及び３８とともに）ＩＣチップ３０は、ＤＵＴから（ＤＩＢ経由で）信号を供給及び収集するべくそれぞれが複数の導電トレース及び対応導体に接続される複数ピン（例えば、８、１６等）を有するのが典型的である。さらに、いくつかの構成においては、試験装置１２は、インターフェイスカード２４、２６、及び２８が与えるチャンネルと単数又は複数の被試験デバイスとのインターフェイスとなる２つ以上のＤＩＢに接続されてよい。

インターフェイスカード２４、２６、及び２８により行われる試験を開始及び制御するべく、試験装置１２は、ＰＭＵ制御回路４８及びＰＥ制御回路５０を含む。ＰＭＵ制御回路４８及びＰＥ制御回路５０は、試験信号を生成してＤＵＴ応答を解析するための試験パラメータ（例えば、試験信号電圧レベル、試験信号電流レベル、デジタル値等）を与える。ＰＭＵ制御回路及びＰＥ制御回路は、一つ以上の処理デバイスを使用して実装されてよい。処理デバイスの例には、マイクロプロセッサ、マイクロコントローラ、プログラマブルロジック（例えばフィールドプログラマブルゲートアレイ）、及び／又はこれらの単数又は複数の組み合わせを含むがそれらに限られない。試験装置１２はまた、コンピュータインターフェイス５２を含む。コンピュータインターフェイス５２により、コンピュータシステム１４が試験装置１２により実行される動作を制御することができる。また、試験装置１２とコンピュータシステム１４との間でデータ（例えば、試験パラメータ、ＤＵＴ応答等）を渡すことができる。

図１及び図２に示されるようなＤＵＴとＡＴＥとの間の通信チャンネルにおけるジッタの較正について以下に説明する。なお、それにもかかわらず較正処理は、図１及び図２に示されるＡＴＥを伴う使用に限られず、任意のデバイスの通信チャンネルにおけるジッタの較正に使用されてよい。

上述のように、一つのタイプの試験中、ＡＴＥは試験信号にジッタを付加し、当該ジッタへのＤＵＴの応答を観察する。かかる試験により、ジッタに対するＤＵＴの耐性が示される。本アプリケーションの目的のために、ジッタは時間に対する理想ポジションからの信号エッジの変動を含んでよく、かつ当該変動により画定されてよい。これは、当該信号のタイムシフト及び／又は伸長を含むことができる。例えば、図３に示されるように、ポジション５４が信号の理想ポジションに対応し、ポジション５５が、ジッタの存在下で当該信号のシフトされたポジションに対応する。

ＡＴＥは、試験信号に異なるタイプのジッタを付加してよい。これに関し、ジッタは一般に、確定ジッタ（ＤＪ）及びランダムジッタ（ＲＪ）の２つのタイプに分割できる。ＤＪは、既知のソースと相関し得るので、周期ジッタ（ＰＪ）及びデータ依存ジッタ（ＤＤＪ）の２つの部分に分割できる。ＰＪが周期的であり、時間にわたり繰り返すことを意味するのに対し、ＤＤＪは実質的に一定であり、異なる信号エッジの両端でオフセットが相対的に一致することを意味する。ＲＪは、任意の数のソース又はファクタにより生成され、その名前のとおり何ら特定のパターンに従うことがない。

図４は、較正デバイス５７を示す。較正デバイス５７は、通信チャンネルにおけるジッタを較正するべく以下の処理にて使用されてよい。較正デバイス５７はＡＴＥに電気的に接続可能である。例えば、較正デバイス５７は、ＤＵＴの代わりにＤＩＢのインターフェイス接続部に取り付けられてよい。較正デバイス５７は、サンプリングデバイス５９及びクロック分配デバイス６０を含む。サンプリングデバイス５９は、ＡＴＥから通信チャンネル６１を介して送られるデジタル波形をサンプリングできる任意のタイプの回路であってよい。例えば、サンプリングデバイス５９は、Ｄフリップフロップ（Ｄ−ＦＦ）及び／又はラッチコンパレータを含んでよい。サンプリングデバイス５９は、ＡＴＥからのクロック信号６２（ストローブ入力）に応じてサンプリングを行う。クロック分配デバイス６０は、ＤＩＢ上のサンプリングデバイス５９を含む様々なサンプリングデバイスにクロック信号を分配する。これに関し、単数の較正デバイスが、複数チャンネルの試験データをサンプリングする複数のサンプリングデバイスを含んでよい。代替的に、単数の較正デバイスが通信チャンネルごとに取り付けられて、その対応する通信チャンネルのみのジッタ量を較正するのに使用されてよい。一つの実装において、６つの較正デバイスが、６つの対応する通信チャンネルを較正するべくＤＩＢ上に取り付けられる。

サンプリングデバイス５９は、サンプリングされたデータを生成するべく通信チャンネルから試験データをサンプリングする。本実装において、サンプリングデバイス５９は、試験データが通信チャンネルを移動するレートよりも小さなレートで試験データをサンプリングする。これは、アンダーサンプリングとして知られている。例えば、試験データが１ギガヘルツ（ＧＨｚ）の周波数すなわち１ナノ秒（ｎｓ）の周期を有する場合、クロック信号は、１００メガヘルツ（ＭＨｚ）の周波数及び１０ｎｓの周期を有するので、１０ビットデータごとに１サンプリングとなる。クロックの立ち上がりエッジ及び立ち下がりエッジの双方にてデータがサンプリングされるダブルデータレートのデータに対しては、クロック信号は一例として、５０ＭＨｚの周波数及び２０ｎｓの周期を有する。

一つの実装において、サンプリング周期は、試験データ周期の正確な倍数とはならない。サンプリング周期が試験データ周期の正確な倍数とはならない一つのアンダーサンプリング技術は、ウォーキングストローブとして知られている。ウォーキングストローブアンダーサンプリングの例は、米国特許第６，６０９，０７７号明細書に記載されている。その内容はすべてが本明細書に記載されているものとして本願に参照として組み込まれる。

図５及び図６は、ウォーキングストローブサンプリングを示す。図５を参照すると、サンプリングデバイス５９は、（ＡＴＥにより生成される）ウォーキングストローブクロックＴＷＳ６４に応じて試験データ６３をサンプリングする。ウォーキングストローブクロックは、試験データ（ジッタ重畳信号）の周波数と異なる（例えば、より小さい）周波数を有する。これにより、図５に示される各連続サンプリングサイクル６５、６６等の間にわずかなオフセットで試験データがサンプリングされる結果となる。すなわち、サンプリングデバイス５９は、測定される信号の周波数とは異なる周波数で「ストローブされ」る。これにより、ウォーキングストローブクロックは、既知のオフセットで信号の両端にわたって進行することになる。例えば、第１サイクルの間、ウォーキングストローブクロックは、試験信号６３をポイント０、１、２、及び３（６５）にてサンプリングする。次サイクルの間は、ウォーキングストローブクロックはわずかにオフセットされて、サンプリングはポイント４、５、６、及び７（６６）等で行われる。その結果得られるサンプルすなわちキャプチャされたデータビットは、図６に示される試験データ（ジッタ重畳信号）を再構成するべく使用される。

本実装において、サンプリングデバイス５９により付加されたジッタ量及びクロック信号は、試験データのジッタ量よりも相対的に小さくなる。これにより、サンプリングデバイス及びクロック信号の試験処理への影響が低減される。例えば、試験データのジッタは、１００±１０％ピコ秒（ｐｓ）のオーダとなり得る。サンプリングデバイスにより付加されたジッタ量は、ｌ／１０ｐｓのオーダとなり得る。サンプリングデバイス５９を実装するのに使用され得る部品は、Ｉｎｐｈｉ（登録商標）製の部品番号第２５７０６ＰＰである。クロック信号により付加されるジッタ量は、１ｐｓよりも小さい（＜１ｐｓ）オーダである。例えば、ジッタ重畳試験データをサンプリングするためのクロック信号を生成するのにＴｅｒａｄｙｎｅ（登録商標）社により製造されるＰｉｃｏＣｌｏｃｋ（登録商標）を使用してよい。

サンプリングデバイス５９からのサンプリングされたデータ出力は、ＡＴＥに関連する処理デバイスに転送される。例えば、サンプリングされたデータは、ＡＴＥに関連するコンピュータシステム１４へ、又は、マイクロプロセッサ、マイクロコントローラ、若しくはプログラマブルロジックへ与えられる。処理デバイスは、サンプリングされたデータからジッタ重畳信号を再構成する（図６参照）。そして、例えば、当該再構築された信号を通信チャンネルにて元々出力されていた試験データと比較することにより、当該再構築された信号におけるジッタ量を決定する。

これに関し、ジッタが通信チャンネルにより導入されるので、ＤＵＴとの接触ポイント付近におけるジッタは、予測されたジッタ（例えば、ＡＴＥにより試験データに導入されたジッタ）とは異なる。したがって、本明細書に記載の較正処理の一つの目的は、ＤＵＴとの接触ポイント付近において受けるジッタ量を決定することにある。しかし、ＤＵＴとの接触ポイントから測定される再構成された信号におけるジッタはまた、クロック及びサンプリングデバイスにより導入されたジッタを含む。クロック信号及びサンプリングデバイスにより導入されたジッタは（上述のように）相対的に小さいが、それにもかかわらず試験機器の較正に影響を及ぼし得る。したがって、再構成された信号におけるジッタをさらに処理して、ＤＵＴとの接触ポイント付近において受けるジッタ量に実質的に対応する値を生成してよい。すなわち、クロック信号及びサンプリングデバイスにより導入されたジッタの少なくともほとんどが、再構成された信号におけるジッタから除去されてよい。

具体的には、Ｊ_２を、ＤＵＴとの接触ポイント付近において受けるジッタ量に実質的に対応するジッタ量とする。Ｊ_１を、再構成された信号におけるジッタ量とする。Ｊ_４を、サンプリングデバイス５９により導入されるジッタ量とする。そして、Ｊ_５をクロック信号（すなわちサンプリングデバイスにクロックを与えるべく使用されるストローブ）により導入されるジッタ量とする。処理デバイスは、ＤＵＴとの接触ポイント付近において受けるジッタ量（Ｊ_２）を以下のように決定する。

代替的な実装において、サンプリングデバイス５９によりサンプリングされたデータ出力は、ＡＴＥに関連する処理デバイスへ転送される。上述のように、処理デバイスは、サンプリングされたデータからジッタ重畳信号を再構成し（例えば図６参照）、当該再構成された信号におけるジッタ量を、例えば当該再構成された信号と付加されたジッタを伴うオリジナルの試験データとを比較することにより決定する。しかし、本実装においては、サンプリングデバイス５９によるサンプリングに使用されたクロック信号はＡＴＥの動作中に使用された実際のクロック信号であって、上述の実装の場合のようなジッタが低減されたクロック信号ではない。したがって、本実装により、ＡＴＥは、実際の試験条件においてＤＵＴとの接触ポイント付近で受けるジッタ量を決定することができる。

この場合、サンプリングデバイス５９により導入されたジッタの少なくともほとんどを、再構成された信号におけるジッタから除去することができる。しかし、クロック信号により生成されたジッタは除去されない。したがって、処理デバイスは、ＤＵＴとの接触ポイント付近において受けるジッタ量を以下のように決定する。

ここで、Ｊ_１、Ｊ_２、及びＪ_４は上述の変数に対応する。この結果、処理デバイスは、ＤＵＴが例えば較正デバイス５７の代わりにＡＴＥと接触するときに受けるであろうジッタ量を決定する。

上述の較正処理（以下「較正処理」という）は多くの利点を有する。例えば、較正処理は、ＡＴＥを較正してシリアライザ／デシリアライザ（ＳＥＲＤＥＳ）デバイス、高性能メモリデバイス、及びＰＣＩＥｘｐｒｅｓｓＩＩのようなデータバスを試験するべく使用できる。しかしながら、較正処理は、かかるデバイスに関連する試験に限られるわけではなく、ＡＴＥを較正して任意のタイプのデバイスにおける任意のタイプの試験を行うことができる。

較正処理は、上述のハードウェア及びソフトウェアとの使用に限られない。較正処理は、任意のハードウェア及び／又はソフトウェアを使用して実装することができる。例えば、較正処理又はその単数若しくは複数の部分は、デジタル電子回路を使用して少なくとも部分的に、又はコンピュータハードウェア、ファームウェア、ソフトウェア、若しくはこれらの組み合わせに実装することができる。

較正処理（例えば処理デバイスにより行われるファンクション）は、コンピュータプログラム製品（すなわちデータ処理装置（例えば、プログラマブルプロセッサ、単数のコンピュータ、又は複数のコンピュータ）が実行するべく又はこれの動作を制御するべく情報キャリアに（例えば一つ以上の機械可読媒体に又は一つの伝播信号に）有体的に具体化されたコンピュータプログラム）を介して少なくとも部分的に実装することができる。コンピュータプログラムは、コンパイル型又はインタプリタ型言語を含む任意のプログラミング言語の形態で書き込むことができる。また、コンピューティング環境での使用に適したスタンドアローンプログラム、又はモジュール、コンポーネント、サブルーチン、若しくは他のユニットを含む任意の形態でディプロイすることができる。コンピュータプログラムは、単数のコンピュータ、又は単数のサイト若しくは複数のサイトにわたり分散されて通信ネットワークにより相互接続された複数のコンピュータにおいて実行するべくディプロイすることができる。

較正処理を実装することに関連するアクションは、較正処理のファンクションを行う一つ以上のコンピュータプログラムを実行する一つ以上のプログラマブルプロセッサにより行うことができる。ＡＴＥのすべて又は一部は、専用ロジック回路（例えばＦＰＧＡ（フィールドプログラマブルゲートアレイ）及び／又はＡＳＩＣ（特定用途集積回路））として実装することができる。

コンピュータプログラムの実行に適したプロセッサは、例えば、汎用及び専用双方のマイクロプロセッサ、及び、任意の種類のデジタルコンピュータの任意の一つ以上のプロセッサを含む。一般に、プロセッサは、リードオンリーメモリ若しくはランダムアクセスメモリ又はその双方から命令及びデータを受け取る。コンピュータ要素は、命令を実行するプロセッサ、命令及びデータを格納する一つ以上のメモリデバイスを含む。

本明細書に記載の異なる実施例の要素を組み合わせて、具体的に上述されていない他実施例を形成してもよい。他実施例は本明細書においては具体的に記載されていないが、これも以下の特許請求の範囲内にある。

Claims

試験機器と被試験デバイス（ＤＵＴ）の接続部との間の通信チャンネルにおけるジッタを較正する方法であって、
前記通信チャンネルにおける試験データを、サンプリングされたデータを生成するべく前記接続部の接続ポイント付近においてサンプリングすることと、
前記サンプリングされたデータの前記試験データに対する第１ジッタ量を決定することと、
前記第１ジッタ量に基づいて前記接続ポイント付近の第２ジッタ量を決定することと
を含み、
前記試験データは前記通信チャンネルと第１レートで移動し、前記試験データは、前記第１レートよりも小さい第２レートでサンプリングされる方法。
前記第１ジッタ量は、サンプリング中に導入される第３ジッタ量を含み、
前記第２ジッタ量を決定することは、前記第３ジッタ量の影響を実質的に除去するべく前記第１ジッタ量を処理することを含む、請求項１に記載の方法。
前記第３ジッタ量（Ｊ_３）は、
前記サンプリングを行うべく使用されるデバイスにより導入されたジッタ（Ｊ_４）と、
前記デバイスにクロックを与えるべく使用されるストローブにより導入されたジッタ（Ｊ_５）と
を含み、
前記第２ジッタ量（Ｊ_２）は、

で決定され、Ｊ_１は第１ジッタ量に対応する、請求項２に記載の方法。
前記第３ジッタ量（Ｊ_３）は、前記サンプリングを行うべく使用されるデバイスにより導入されたジッタ（Ｊ_４）を含み、
前記第２ジッタ量（Ｊ_２）は、

で決定され、Ｊ_１は第１ジッタ量に対応する、請求項２に記載の方法。
前記サンプリングを行うべく使用される前記デバイスは、ラッチコンパレータを含む、請求項１に記載の方法。
前記サンプリングを行うべく使用される前記デバイスは、Ｄフリップフロップを含む、請求項１に記載の方法。
周期ジッタ及び確定ジッタの少なくとも一つを含むジッタを前記試験データに付加することをさらに含む、請求項１に記載の方法。
通信チャンネルにおけるジッタを較正するシステムであって、
サンプリングされたデータを生成するべく前記通信チャンネルにおいて試験データをサンプリングするサンプリングデバイスであって、被試験デバイス（ＤＵＴ）と前記通信チャンネルとの接続ポイント付近において前記試験データをサンプリングするべく構成されたサンプリングデバイスと、
前記サンプリングされたデータの前記試験データに対する第１ジッタ量を決定することと、前記第１ジッタ量に基づいて前記接続ポイント付近における第２ジッタ量を決定することとを行う処理デバイスと
を含み、
前記試験データは前記通信チャンネルを第１レートで移動し、前記試験データは前記第１レートよりも小さな第２レートでサンプリングされるシステム。
前記第１ジッタ量は、サンプリング中に導入される第３ジッタ量を含み、
前記第２ジッタ量を決定することは、前記第３ジッタ量の影響を実質的に除去するべく前記第１ジッタ量を処理することを含む、請求項８に記載のシステム。
前記第３ジッタ量（Ｊ_３）は、
前記サンプリングを行うべく使用されるデバイスにより導入されたジッタ（Ｊ_４）と、
前記デバイスにクロックを与えるべく使用されるストローブにより導入されたジッタ（Ｊ_５）と
を含み、
前記第２ジッタ量（Ｊ_２）は、

で決定され、Ｊ_１は第１ジッタ量に対応する、請求項９に記載のシステム。
前記第３ジッタ量（Ｊ_３）は、前記サンプリングを行うべく使用されるデバイスにより導入されたジッタ（Ｊ_４）を含み、
前記第２ジッタ量（Ｊ_２）は、

で決定され、Ｊ_１は第１ジッタ量に対応する、請求項９に記載のシステム。
前記サンプリングデバイスは、ラッチコンパレータを含む、請求項８に記載のシステム。
前記サンプリングデバイスは、Ｄフリップフロップを含む、請求項８に記載のシステム。
試験機器が周期ジッタ及び確定ジッタの少なくとも一つを含むジッタを前記試験データに付加することをさらに含む、請求項８に記載のシステム。
前記サンプリングデバイスは、クロック信号に応じて前記試験データをサンプリングするべく構成され、前記システムは、前記クロック信号を受け取り前記クロック信号を前記サンプリングデバイスに与えるクロック分配デバイスをさらに含む、請求項８に記載のシステム。
被試験デバイス（ＤＵＴ）に接続されるインターフェイス接続部を含むデバイスインターフェイス基板と、
前記インターフェイス接続部へ通信チャンネルを介して伝送される、ジッタを含む試験データを生成するピンエレクトロニクスと、
前記ＤＵＴの代わりに前記インターフェイス接続部に接続される装置であって、サンプリングされたデータを生成するべくアンダーサンプリング技術を使用して前記試験データをサンプリングするように構成された装置と、
前記サンプリングされたデータを使用して前記インターフェイス接続部に対応するポイントの前記試験データにおけるジッタ量を決定する処理デバイスと
を含む自動試験機器（ＡＴＥ）。
前記処理デバイスは、前記装置により生成されたジッタと試験データをサンプリングするべく前記装置により使用されたクロック信号との少なくとも一つを除去することによってジッタ量を決定するように構成される、請求項１６に記載のＡＴＥ。
前記アンダーサンプリング技術は、試験データの第２周波数よりも小さな第１周波数にて試験データをサンプリングするウォーキングストローブ技術を含み、前記第１周波数は前記第２周波数の倍数ではない、請求項１６に記載のＡＴＥ。
前記装置は、ラッチコンパレータ及びＤフリップフロップの一つを含む、請求項１６に記載のＡＴＥ。
クロック信号を受け取り前記クロック信号を前記装置に与えるクロック分配デバイスをさらに含み、
前記装置は、前記クロック信号に応じてサンプリングを行うべく構成される、請求項１６に記載のＡＴＥ。