JP2004061487A - 高速データ出力素子のジッタ測定装置及びトータルジッタ測定方法 - Google Patents
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Abstract
【解決手段】テスト対象となる高速データ出力素子と、テスト用データ及び比較動作基準クロックを提供するテスト装置と、前記テスト用データを受信する高速データ出力素子と前記テスト装置との間に連結され前記比較動作基準クロックに応じて前記高速データ出力素子の差動出力データを互いに比較する高速比較器と、を備える。
【選択図】 図1
Description
【発明の属する技術の分野】
本発明は、半導体素子のテストに係るもので、特に高速データ出力素子のジッタ測定装置及びトータルジッタ測定方法に関する。
【0002】
【従来の技術】
一般に、集積回路素子の動作時に発生するジッタ(jitter)はノイズの一種で、データの損失及び誤動作の原因として知られており、従って、集積回路素子で発生するジッタを正確に測定することができる測定装置が必要である。
【0003】
データ速度がGHz以上の高速データ出力素子、例えば、並/直列変換器などで出力されるデータに対するトータルジッタを自動テスト装置(ATE)を通じてテストする場合、テストのための前提条件は高精密ジッタ(High Accuracy Jitter)測定オプションを必要とする。前記トータルジッタはDJ(Deterministic Jitter)とRJ(Random Jitter)とに分類され、DJの種類にはPJ(Periodic Jitter)とDDJ(Data Dependent Jitter)とがある。前記DDJの成分はDCD(Duty Cycle Distortion)及びISI(InterSymble Interference)からなる。
【0004】
たいていの混合テスタシステムにおいて行われるジッタ測定は1GBPS以下の低い速度をもつデータのランダムジッタ(RJ)及び周期ジッタ(PJ)のみに対して行われる。従って、トータルジッタ特性に重要な影響を与えるデータ依存ジッタ(DDJ)を正確に測定することができないのが実情である。
【0005】
従来、より正確にトータルジッタを測定するため、図6に示すように、計測器20を混合テスタシステムのATE(Automated Test Equipment)テスト装置30に連結し、前記計測器20にDUT(Device Under Test)10のデータ出力素子を連結してテストを行っていた。前記テスト装置30は前記計測器20にGPIB(General Purpose Interface Bus)を通じてコントロール信号を入力し、測定結果データを受信する。それで、テスト装置30から前記計測器20にGPIBを通じてコントロール信号が提供されると、計測器20により測定されたトータルジッタは前記テスト装置30に伝送される。
【0006】
【発明が解決しようとする課題】
然るに、前記計測器20を用いてDUT10のトータルジッタTJをテストする従来の方法は、比較的正確にジッタを測定できるが、別の計測器20の設置に対する追加経費を必要とし、計測器20でジッタを測定するためテスト装置30の待機時間が多くなってテスト時間が長くなる。
【0007】
このような従来のジッタテスト方法は、2.0Gbps以上の高速データに対するトータルジッタを測定するために計測器を必要としており、計測器の追加的な設置に伴って費用増加問題が発生し、テスト装置を通じて結果を得るまでに掛かる時間が長くなってテストタイムが増加するという問題点があった。
【0008】
そこで、本発明の目的は、上述の問題点を解決することができるジッタ測定装置及び方法を提供するにある。
本発明の他の目的は、高速データ出力素子のジッタ測定装置及びトータルジッタ測定方法を提供するにある。
【0009】
本発明の又他の目的は、高価な計測器を採用することなく2.0Gbps以上の高速データに対するトータルジッタテストを比較的短時間内に測定できる改善されたジッタ測定装置及びそれに従うトータルジッタ測定方法を提供するにある。
本発明の又他の目的は、トータルジッタ特性に重要な影響を与えるデータ依存ジッタ(DDJ)までをも正確に測定できるトータルジッタ測定方法を提供するにある。
【0010】
【課題を解決するための手段】
このような目的を達成するため本発明の一実施例による高速データ出力素子のジッタ測定装置は、テスト対象となる高速データ出力素子と、テスト用データ及び比較動作基準クロックを提供するテスト装置と、前記テスト用データを受信する高速データ出力素子と前記テスト装置との間に連結され前記比較動作基準クロックに応じて前記高速データ出力素子の差動出力データを比較する高速比較器と、を備えることを特徴とする。
【0011】
又、本発明による高速データ出力素子のトータルジッタ測定方法は、前記高速データ出力素子の差動出力端に差動比較器を連結する段階と、前記高速データ出力素子にロー又はハイの交番データを反復的に入力する段階と、前記差動比較器の動作周期を前記差動出力端から出力されるデータの出力周期より遅くなるようにして、前記高速データ出力素子の出力データをアンダサンプリングする段階と、トータルジッタを測定するために前記アンダサンプリングデータをキャプチャのときに全てのビットのデータを重ねてキャプチャする段階と、からなることを特徴とする。
【0012】
上記の装置的/方法的構成によると、高価な計測器を採用せずとも高速データに対するトータルジッタテストを比較的短時間内に測定できる。
【0013】
【発明の実施の形態】
以下、本発明の実施形態について図面を用いて詳しく説明する。そして、図面において同一乃至類似な機能をもつ構成要素は同一乃至類似な符号を付す。
【0014】
図1は本発明の実施例によるジッタ測定装置のブロック図で、図2は図1の比較器の連結関係をより具体的に説明するための図である。図1及び図2に示すように、従来の計測器20を除去し、高速比較器を用いてジッタ測定装置を構成している。即ち、テスト対象となる高速データ出力素子(DUT)11はテスト用データDSO及び比較動作基準クロックCLOCKを提供するテスト装置31に連結され、テストボード上に設置される比較器21は前記高速データ出力素子11と前記テスト装置31との間に連結される。前記比較器21は前記比較動作基準クロックCLOCKに応じて前記高速データ出力素子11の出力ピンTX P,TX Nから出力される差動出力データを比較し、その比較結果OUTを前記テスト装置31のデータ入力端DSIに入力する。ここで、前記高速データ出力素子(DUT)11は並直列変換器、例えば、“SERDES”素子になることができる。上記のように一つの高速差動比較器21を使用すれば、出力ピンTX P,TX Nのミスマッチにより惹起されるジッタ成分の測定までもが可能である。一方、未説明のキャパシタC1,C2は直流成分信号を除去するためのDCカップリング用として連結されたものである。
【0015】
前記図1の装置は、二重の高速比較器21の入力端(+、−)とDUT11の出力ピンTX P,TX Nとが互いに対応連結され、前記出力ピンを通じて出力される直列データの周波数よりも遅い周波数をもつ比較動作基準クロックCLOCKが前記比較器21のクロック端に印加される構造をもつことにより、比較器21の出力OUTはアンダサンプリングされた結果を得る。従って、テスト装置31は前記アンダサンプリングされた比較出力波形をキャプチャ(Capture)することによりトータルジッタを測定することができる。図面において比較器21を二重高速比較器で具現した理由は、一般のSERDESの高速シリアルデータピン構造はノイズに対する耐性を大きくするために差動ピンからなり、二つのピンの間でゼロクロスポイントミスマッチ(Zero Cross Point Mismatch)により発生するジッタを測定するためにはハードウェア的に二重高速比較器を必要とするからである。ここで、前記比較器21は可変可能な比較動作基準クロックCLOCKに従い比較動作を行って、その結果としてデジタルデータを出力するSPT社の“9689”を使用することができる。
【0016】
トータルジッタをより正確に測定しようとすれば、アンダサンプリング方法を又最適に選択する必要がある。即ち、正確でないアンダサンプリング方法を使用すれば、トータルジッタ成分のうちRJは測定が可能であるが、DJ成分に対する測定が実質的に不可能である。
【0017】
従来の典型的なファイバーチャンネル(Fiber Channel)SERDESでのRJ測定は、シリアルデータをクロック形態のデータの“+K28.7(0011111000)”、“−K28.7(1100000111)”パターンデータを使用した。又、DJ測定のためには“+K28.5(0011111010)”、“−K28.5(1100000101)”パターンデータを使用してきた。従って、従来はDJ及びRJを含んだトータルジッタを測定するためには +K28.5,−K28.5 パターンを全て使用しなければならない。n−ビットSERDES に対して K28.5 パターンを用いてトータルジッタをテストする場合、データをキャプチャするためにn*M(M:integer)ビット個の単位にアンダサンプリングされるようにアンダサンプリング周波数(Undersampling Frequency)を調整すべきである。つまり、そのような従来の方法はRJと一部のDJとは測定可能であるが、全てのビットに対するジッタを測定することはできない。一方、オシロスコープ(Oscilloscope)などのような計測器を用いる従来の又他のトータルジッタ測定方法は、互いに異なるビットのデータを重ねてアイ・ダイアグラム(Eye−diagram)を作った後、アイ・ジッタ(Eye−Jitter)をテストするもので、これは前述のように計測器を設置する費用増加問題、及び高速データ出力素子のテストが難しく、そのテスト時間が増加するという問題があった。
【0018】
本発明の実施例では互いに異なるビットのデータを重ねてキャプチャすることができるように、SERDESパターンデータ及びアンダサンプリング周波数を調節する。ここで、前記アンダサンプリング周波数は前記比較動作基準クロックCLOCKをさす。本発明の実施例の場合にn−ビットSERDESテストのときのアンダサンプリング周波数は1/(I*(n−K)*1bit当たりの周期)に設定できる。このように設定すると、互いに異なるビットのデータを重ねてキャプチャできる。つまり、同一ビットのデータをキャプチャーリングすることでなく、互いに異なるビットのデータを重ねてキャプチャすることによりトータルジッタが測定されるのである。
【0019】
又、前記SERDESパターンデータは前記テスト用データをさす。前記SERDESパターンデータとしてはRJ及びDJを含んでトータルジッタを発生させる劣悪なパターンデータが決定される。本実施例で決定された前記SERDESパターンデータは反復的な出力データを発生させる“1010101010”又は“0101010101”である。
【0020】
図3は図1及び図2の構成に従い比較器21の入出力データ波形を示した図である。図3に示すように、TXPピンの2番目ビットのライジングイベントP1が理想的なイベントP2よりも先に発生した場合である。2番目ビットをみると、差動出力データがゼロクロスポイントにおいてクロシングされずに、ゼロクロスポイントよりも上方でクロシングされることがわかる。このような場合には差動出力ピンのミスマッチによるジッタ区間D1が発生する。もしTXNピンだけが比較器に連結された場合であれば、TXPピンにより惹起されるジッタは測定が不可能になる。しかし、図1、図2に示すように差動比較器21を使用する場合、出力データ“0”又は“1”データをキャプチャすることができるので、差動出力データのミスマッチによるジッタを測定することができる。
【0021】
つまり、差動構造の長所を最大に活用するためには差動ピン出力データがクロスするポイントがゼロクロスポイントにならなければならない。出力データクロスポイントがゼロクロスポイントにならないと、2ピンのミスマッチに基因するジッタが発生し、これは前記差動入力をもつ比較器21の出力に内包されるのである。
【0022】
以下、SERDESのトータルジッタをテストする方法を説明する。SERDESトータルジッタを測定するためには全てのビットによるジッタを測定しなければならない。ここでは10ビット2.125GHz BPS SERDESテストに関する場合を例えて説明する。
【0023】
全てのビットによるトータルジッタを測定するためには全てのビットのデータを重ねてキャプチャすべきである。高速差動比較器21を用いて全てのビットのデータを重ねてキャプチャするためには、SERDESの入力データとしてDJ成分及びRJ成分の全てを含んだパターンデータを選択する必要がある。本実施例では“1010101010”,“0101010101”のようなデータを選択してDUT11に入力する。このとき、前記SERDES11の出力データは10ビットのデータが反復して直列にでる。このときにアンダサンプリング周波数を図4のように8bit毎にサンプリングするように調整することができる。
【0024】
図4は本発明の実施例によるトータルジッタを測定するため10ビットデータを8ビットごとにアンダサンプリング及びデータキャプチャする様子を説明する図である。図4に示すように、波形5Aは前記SERDES出力データを示したもので、“1”と“0”とが反復される形態をもつ。波形5Bはデータキャプチャポイントを示したもので、8ビットごとにサンプリングを取っていることを示す。この場合、アンダサンプリングされるデータのレベルは全てローレベルである。波形5Cは前記比較器21の出力データを示し、全てのビットのデータが重ねてキャプチャされることがわかる。ここで、キャプチャされるビットの位置はいつでも変えられるのは勿論のことである。このようにキャプチャされたデータでジッタ成分のあるエッジポイントは特定ビットのエッジでなく全てのビットのエッジ部分が重なったものなので、所望のトータルジッタを示す。このようにいろんなビットのデータを重ねてジッタをテストするのは計測器、例えばオシロスコープで測定するトータルジッタのアイ・ジッタと同一の概念をもつ。つまり、トータルジッタ特性に重要な影響を与えるデータ依存ジッタDDJまでをも正確に測定することができる。
【0025】
図5は本発明による測定データ比較グラフである。ここで、横軸はサンプルデータを示したもので、16個のサンプルデータが測定されていることがわかる。縦軸はタイムを示すもので、単位はピコセコンドである。ジッタ測定対象は10bit 2.125 BPS SERDESで、図1のような高速差動比較器21が設置され、“0101010101”パターンデータがテスト装置31の出力端DSOを通じて入力される場合である。上記の場合、アンダサンプリング周期を図4のように8ビットに設定し、トータルジッタを測定した結果は下段のグラフで示される。一方、DSO(Digital Sampling Oscilloscope)を用いてアイ・ダイアグラムで作ったアイ・ジッタ値は上段のグラフで示される。つまり、グラフで上段に示されるグラフがDSOを用いたアイ・ジッタ値で、下段のグラフは高速差動比較器を用いた本発明でのトータルジッタデータである。グラフを互いに比較すればわかるように、トータルジッタの絶対的な値は同一でないが、互いに似合っていることがわかる。即ち、相互の間には一定の傾向がある。トータルジッタの絶対値はジッタ測定に用いられた計測器の種類に従い実質的に差が発生し、本発明の場合に高価な計測器を具備せずとも短時間内にトータルジッタが比較的正確に測定されることがわかる。
【0026】
上記のように、高速差動比較器を用いてトータルジッタをテストする方法は少ない費用で比較的正確且つ速くトータルジッタを測定することが可能である。
上記の説明では本発明の実施例に基づき説明したが、本発明の技術的思想の範囲内で本発明を多様に変形又は変更できるのは本発明が属する分野の当業者には明白なものである。例えば、思案の異なった場合にデータパターン及び測定方法を多様に変更できるのは勿論のことである。
【0027】
【発明の効果】
以上、説明したように本発明による高速データ出力素子のジッタ測定装置及びトータルジッタ測定方法は、高価な計測器を採用せずとも2.0Gbps以上の高速データに対するトータルジッタテストを比較的短時間内に測定できるという効果があり、又、トータルジッタ特性に重要な影響を与えるデータ依存ジッタ(DDJ)までをも正確に測定することができるという効果がある。
【図面の簡単な説明】
【図1】本発明の実施例によるジッタ測定装置のブロック図である。
【図2】図1の比較器の連結関係をより具体的に説明するための図である。
【図3】図1及び図2の比較器の入出力データ波形を示した図である。
【図4】本発明の実施例によるトータルジッタを測定するために10ビットデータのアンダサンプリング及びデータキャプチャを説明するために提示された図である。
【図5】本発明によるトータルジッタ測定データと計測器測定データとを比較して示したグラフである。
【図6】従来のジッタ測定装置のブロック図である。
【符号の説明】
11 高速データ出力素子
21 比較器(高速比較器)
31 テスト装置
CLOCK 比較動作基準クロック
DSO テスト用データ
Claims (7)
- テスト対象となる高速データ出力素子と、
テスト用データ及び比較動作基準クロックを提供するテスト装置と、
前記テスト用データを受信する高速データ出力素子と前記テスト装置との間に連結され前記比較動作基準クロックに応じて前記高速データ出力素子の差動出力データを互いに比較する高速比較器と、
を備えることを特徴とする高速データ出力素子のジッタ測定装置。 - 前記比較動作基準クロックはアンダサンプリングのために前記差動出力データの出力周波数よりも遅い周波数をもつことを特徴とする請求項1に記載の高速データ出力素子のジッタ測定装置。
- 前記高速データ出力素子は並列データを直列データに変換する変換器であることを特徴とする請求項1に記載の高速データ出力素子のジッタ測定装置。
- 前記テスト装置は前記高速比較器によりアンダサンプリングされた比較出力データをキャプチャしてトータルジッタを測定することを特徴とする請求項1に記載の高速データ出力素子のジッタ測定装置。
- 前記比較動作基準クロックの周波数は互いに異なるビットのデータを重ねてキャプチャするため、n−ビット高速データ出力素子のテストのときに1/[I*(n−K)*1bit当たりの周期]に設定されることを特徴とする請求項1に記載の高速データ出力素子のジッタ測定装置。
- 前記テスト用データとしてのパターンデータは反復的な出力データを発生させるように“1”と“0”とが交互に反復したデータであることを特徴とする請求項1に記載の高速データ出力素子のジッタ測定装置。
- 高速データ出力素子のトータルジッタ測定方法において、
前記高速データ出力素子の差動出力端に差動比較器を連結する段階と、
前記高速データ出力素子にロー又はハイの交番データを反復的に入力する段階と、
前記差動比較器の動作周期を前記差動出力端から出力されるデータの出力周期よりも遅くなるようにして、前記高速データ出力素子の出力データをアンダサンプリングする段階と、
トータルジッタを測定するために前記アンダサンプリングデータをキャプチャのときに全てのビットのデータを重ねてキャプチャする段階と、
からなることを特徴とする方法。
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