JPH0349257A - 半導体装置 - Google Patents
半導体装置Info
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- JPH0349257A JPH0349257A JP1185136A JP18513689A JPH0349257A JP H0349257 A JPH0349257 A JP H0349257A JP 1185136 A JP1185136 A JP 1185136A JP 18513689 A JP18513689 A JP 18513689A JP H0349257 A JPH0349257 A JP H0349257A
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Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
この発明は、電源ツェナーダイオードを備えたＬＳＩ等
の半導体装置に関する。
の半導体装置に関する。
（従来の技術）
従来、ＬＳＩ等の半導体装置としては、第６図に示すよ
うなものがある。この図は、■エレクトロニクスダイジ
ェスト社発行ｒＭＯ３／ＬＳ Ｉ設計と応用Ｊ （１
９７６，１１，２０第１刷発行）Ｐ８６の図３．１８を
引用したものであり、図ａの断面図に示すように、Ｎ形
基板ｌ中にＰ°型型数散層２Ｎ゛゛拡散Ｎ３を順次形成
して人力保護ダイオード４を形成している。この人力保
護ダイオード４のツェナ電圧は、Ｐ゛型型数散層２Ｎ゛
型型数散層３おける不純物の濃度プロファイルによって
決められるため、このプロファイルを調整して所望のツ
ェナ電圧を得ることができる。
うなものがある。この図は、■エレクトロニクスダイジ
ェスト社発行ｒＭＯ３／ＬＳ Ｉ設計と応用Ｊ （１
９７６，１１，２０第１刷発行）Ｐ８６の図３．１８を
引用したものであり、図ａの断面図に示すように、Ｎ形
基板ｌ中にＰ°型型数散層２Ｎ゛゛拡散Ｎ３を順次形成
して人力保護ダイオード４を形成している。この人力保
護ダイオード４のツェナ電圧は、Ｐ゛型型数散層２Ｎ゛
型型数散層３おける不純物の濃度プロファイルによって
決められるため、このプロファイルを調整して所望のツ
ェナ電圧を得ることができる。
この構成を電源ツェナに適用したものが第７図である０
図では、基板上に形成されたＣＭＯ３回路６の電源電圧
Ｖｌ＋６＋ ｖｓｓ間に電源ツェナダイオード５が形成
されている。このツェナダイオード５のツェナ電圧は、
電源電圧Ｖ＠Ｉ＋ ｖｓｓにサージノイズ等の異常変動
が発生した場合にＣＭＯ３回路６を保護できる値に設定
されている。
図では、基板上に形成されたＣＭＯ３回路６の電源電圧
Ｖｌ＋６＋ ｖｓｓ間に電源ツェナダイオード５が形成
されている。このツェナダイオード５のツェナ電圧は、
電源電圧Ｖ＠Ｉ＋ ｖｓｓにサージノイズ等の異常変動
が発生した場合にＣＭＯ３回路６を保護できる値に設定
されている。
（発明が解決しようとする問題点）
しかしながら、半導体装置上にこのような構成で電源ツ
ェナーダイオードを形成したため、大きな電源サージに
耐えようとすると、ダイオードを形成するチップ面積を
増大させなければならず、コストアンプを招いてしまう
問題があった。
ェナーダイオードを形成したため、大きな電源サージに
耐えようとすると、ダイオードを形成するチップ面積を
増大させなければならず、コストアンプを招いてしまう
問題があった。
また、チップ面積を小さくおさえるために電源ツェナを
外付けにすることもあるが、その場合も部品点数が増加
し同様にコストアップになる問題があった。
外付けにすることもあるが、その場合も部品点数が増加
し同様にコストアップになる問題があった。
（発明の目的）
この発明は、このような従来の問題点を解消するために
なされたもので、その目的とするところは、チップ面積
を増大させることのない電源ツェナーダイオードを備え
た半導体装置を提供することにある。
なされたもので、その目的とするところは、チップ面積
を増大させることのない電源ツェナーダイオードを備え
た半導体装置を提供することにある。
（問題点を解決するための手段）
上記目的を達成するために、この発明は、一方の主面に
第１または第２導電性の半導体層が形成された第１導電
性の半導体基板を、ガードリング、ＭＯＳ Ｆ ＥＴ等
を形成するため複数の領域に区分し、それぞれの領域ご
とに、または少なくともガードリング領域に、上記第１
または第２４電性の半導体層が形成された半導体層に、
この半導体層と異なる導電性の不純物拡散領域を形成し
た半導体装置において、 それぞれの領域、またはガードリング領域に形成された
上記不純物拡散領域または上記半導体層の底面に、上記
半導体装置の常用動作電圧より高く、かつ上記半導体装
置を構成する各素子の耐圧よりも低く逆方向降伏電圧が
設定されたＰＮ接合ダイオードを形成したことを特徴と
する。
第１または第２導電性の半導体層が形成された第１導電
性の半導体基板を、ガードリング、ＭＯＳ Ｆ ＥＴ等
を形成するため複数の領域に区分し、それぞれの領域ご
とに、または少なくともガードリング領域に、上記第１
または第２４電性の半導体層が形成された半導体層に、
この半導体層と異なる導電性の不純物拡散領域を形成し
た半導体装置において、 それぞれの領域、またはガードリング領域に形成された
上記不純物拡散領域または上記半導体層の底面に、上記
半導体装置の常用動作電圧より高く、かつ上記半導体装
置を構成する各素子の耐圧よりも低く逆方向降伏電圧が
設定されたＰＮ接合ダイオードを形成したことを特徴と
する。
（作 用）
この発明の半導体装置は、ガードリング、ＭＯＳＦＥＴ
等を形成するため複数の領域に区分された半導体基板の
、それぞれの領域または少なくともガードリング領域に
形成された不純物拡散領域または半導体層の底面に、Ｐ
Ｎ接合ダイオードを形成し、このダイオードを電源ツェ
ナーダイオードとして用いることにより、基板平面上に
電源ツェナーダイオードを形成するための別エリアが不
用になる。
等を形成するため複数の領域に区分された半導体基板の
、それぞれの領域または少なくともガードリング領域に
形成された不純物拡散領域または半導体層の底面に、Ｐ
Ｎ接合ダイオードを形成し、このダイオードを電源ツェ
ナーダイオードとして用いることにより、基板平面上に
電源ツェナーダイオードを形成するための別エリアが不
用になる。
（実施例）
第１図は、この発明にかかる半導体装置の第１実施例を
示し、第１図ａはその平面図である。この実施例は図ａ
に示されるように、半導体チップ１０の外周位置にＩ１
０領域１１、ガードリング領域１２等が配置されている
。
示し、第１図ａはその平面図である。この実施例は図ａ
に示されるように、半導体チップ１０の外周位置にＩ１
０領域１１、ガードリング領域１２等が配置されている
。
第１図すは、図ａのＢ−Ｂ線上の断面を示し、Ｎ′基板
１３の上面に高濃度にリン、砒素、またはアンチモン等
のＮ型不純物がドープされてＮエピタキシャル層１４が
形成されている。
１３の上面に高濃度にリン、砒素、またはアンチモン等
のＮ型不純物がドープされてＮエピタキシャル層１４が
形成されている。
さらにこのＮエピタキシャル層１４が形成されたＮ°°
板１３に、例えばポロン等のイオン注入および熱拡散等
の方法により、Ｐウェル領域１５が形成され、さらにこ
のＰウェル領域１５上には、Ｐ″領域１６とＮ′領域１
７が形成されている。
板１３に、例えばポロン等のイオン注入および熱拡散等
の方法により、Ｐウェル領域１５が形成され、さらにこ
のＰウェル領域１５上には、Ｐ″領域１６とＮ′領域１
７が形成されている。
次いで、これらの上面に、ポリシリコン薄膜等によりゲ
ート電極１８が形成されている。このようにして、ＭＯ
３ＦＥＴ領域１９、およびガードリング領域１２が形成
される。なお、ここでは簡華に説明するためＰウェル領
域内のひとつのＭＯＳＦＥＴで行う。
ート電極１８が形成されている。このようにして、ＭＯ
３ＦＥＴ領域１９、およびガードリング領域１２が形成
される。なお、ここでは簡華に説明するためＰウェル領
域内のひとつのＭＯＳＦＥＴで行う。
また、ここでＰウェル領域１５の不純物プロファイルと
、Ｎ′基板１３からの不純物の上方拡散プロファイルと
が、Ｎエピタキシャル層１４の不鈍物プロファイルが隠
れる程度以上に接触し、その結果、形成されるＰＮ接合
ダイオードの逆方向降伏電圧が常用動作電圧より大きく
、かつ半導体素子の耐圧より小さく設定されている。こ
こで設定されている電圧としては、例えば自動車用バッ
テリー電圧駆動の場合、■６〜１８ボルト程度となる。
、Ｎ′基板１３からの不純物の上方拡散プロファイルと
が、Ｎエピタキシャル層１４の不鈍物プロファイルが隠
れる程度以上に接触し、その結果、形成されるＰＮ接合
ダイオードの逆方向降伏電圧が常用動作電圧より大きく
、かつ半導体素子の耐圧より小さく設定されている。こ
こで設定されている電圧としては、例えば自動車用バッ
テリー電圧駆動の場合、■６〜１８ボルト程度となる。
第１図Ｃは、図すのｃ−ｃｙＩＡ上の濃度のプロファイ
ルを示したものであり、Ｐウェル領域の濃度プロファイ
ルと、Ｎ°基板から上方拡散プロファイルが接触してい
る点が特徴である。
ルを示したものであり、Ｐウェル領域の濃度プロファイ
ルと、Ｎ°基板から上方拡散プロファイルが接触してい
る点が特徴である。
このように構成した第１の実施例は、電源ツェナーダイ
オードをＰウェル領域Ｉ５の下面に形成したため、半導
体チップｌＯの平面上において、電源ツェナーダイオー
ド用に占有されるエリアがなくなり、チップ面積を小型
にすることができる。
オードをＰウェル領域Ｉ５の下面に形成したため、半導
体チップｌＯの平面上において、電源ツェナーダイオー
ド用に占有されるエリアがなくなり、チップ面積を小型
にすることができる。
また、この実施例の場合は、製造の際、比較的簡単な工
程により低コストに製造することができる利点がある。
程により低コストに製造することができる利点がある。
次に、第２図により第２の実施例を説明する。
この実施例は、図ａに示すように、Ｎ″基板Ｉ３と、Ｐ
ウェル領域】５の間に埋込Ｐ＊領領域５を形成し、Ｐウ
ェル領域１５の濃度プロファイルを、内蔵電源ツェナの
逆方向降伏電圧の制御２１と独立して設定できるように
したものである。
ウェル領域】５の間に埋込Ｐ＊領領域５を形成し、Ｐウ
ェル領域１５の濃度プロファイルを、内蔵電源ツェナの
逆方向降伏電圧の制御２１と独立して設定できるように
したものである。
それにより、内ａ電源ツェナの能力を確保したまま図す
に示すようにＰウェル領域１５の不純物濃度を低めに設
定でき、Ｐウェル領域１５内に形成されるＮＭＯ３ＦＥ
Ｔにおける闇値電圧制御の自由度が上がり、また闇値電
圧のばらつきが小さくなってＬＳＩの性能が向上する。
に示すようにＰウェル領域１５の不純物濃度を低めに設
定でき、Ｐウェル領域１５内に形成されるＮＭＯ３ＦＥ
Ｔにおける闇値電圧制御の自由度が上がり、また闇値電
圧のばらつきが小さくなってＬＳＩの性能が向上する。
次に、第３図により第３の実施例を説明する。
この実施例は、図ａに示すようにガードリング領域１２
の底面にのみ埋込Ｐ＊領領域５を形成しタモノテ、ＭＯ
３ＦＥＴＳＪＩ域］ ９ｆ７）Ｂ−８断面とカードリン
グ領域１２のＣ−Ｃ線断面の不純物濃度プロファイルは
、それぞれ第３図す、ｃに示すようになっている。
の底面にのみ埋込Ｐ＊領領域５を形成しタモノテ、ＭＯ
３ＦＥＴＳＪＩ域］ ９ｆ７）Ｂ−８断面とカードリン
グ領域１２のＣ−Ｃ線断面の不純物濃度プロファイルは
、それぞれ第３図す、ｃに示すようになっている。
すなわち、ＭＯＳ Ｆ ＥＴ領域１９では、図すに示す
ように、ＰウェルｊｆｆＭｔ１５のプロファイルとＮ′
基板１３からの上方拡散プロファイルは接触しておらず
、中間にＮエピタキシャル層１４が残っているのに対し
、ガードリング領域１２では、埋込Ｐ１１ｆＩＩ域２５
がＰウェル領域１５下部に形成されているため、図Ｃに
示すように、Ｎエピタキシャル層１４は隠れ、Ｎ°基板
１３の上方拡散プロファイルと埋込Ｐ＊領領域５とで、
ＰＮダイオードを形成している。
ように、ＰウェルｊｆｆＭｔ１５のプロファイルとＮ′
基板１３からの上方拡散プロファイルは接触しておらず
、中間にＮエピタキシャル層１４が残っているのに対し
、ガードリング領域１２では、埋込Ｐ１１ｆＩＩ域２５
がＰウェル領域１５下部に形成されているため、図Ｃに
示すように、Ｎエピタキシャル層１４は隠れ、Ｎ°基板
１３の上方拡散プロファイルと埋込Ｐ＊領領域５とで、
ＰＮダイオードを形成している。
なお、この実施例では、ガードリング領域１２における
Ｐウェル領域１５の下部に埋込Ｐ中領域２５を形成して
いるが、ガードリング領域１２のＰウェル領域１５と、
ＭＯＳ Ｆ ＥＴ領域１９のＰウェル領域１５を別個に
形成して、ガードリング領域１２のみを第１図Ｃに示す
プロファイルにすることもできる。
Ｐウェル領域１５の下部に埋込Ｐ中領域２５を形成して
いるが、ガードリング領域１２のＰウェル領域１５と、
ＭＯＳ Ｆ ＥＴ領域１９のＰウェル領域１５を別個に
形成して、ガードリング領域１２のみを第１図Ｃに示す
プロファイルにすることもできる。
この実施例は、ガードリング領域１２のみに電源ツェナ
ーダイオードが形成されており、ＭＯ３ＦＥＴ領域１９
のＰウェル領域１５にはサージ電流が流れず、ＭＯ３Ｆ
ＥＴ領域１９のＰウェルコンタクトの為のＰ″領域１６
が小さくなり、ＭＯ３Ｆ Ｅ Ｔ領域１９の面積を小さ
くした分、コストダウンが可能になる。同時にラッチア
ップの危険性が小さくなり信転性を向上することができ
る。
ーダイオードが形成されており、ＭＯ３ＦＥＴ領域１９
のＰウェル領域１５にはサージ電流が流れず、ＭＯ３Ｆ
ＥＴ領域１９のＰウェルコンタクトの為のＰ″領域１６
が小さくなり、ＭＯ３Ｆ Ｅ Ｔ領域１９の面積を小さ
くした分、コストダウンが可能になる。同時にラッチア
ップの危険性が小さくなり信転性を向上することができ
る。
次に、第４図により第４の実施例を説明する。
この実施例は、図ａに示すようにＰ形基板３３の上に高
濃度の埋込Ｎ中領域４５、Ｎエピタキシャル層３４を形
成し、Ｎエピタキシャル層３４の中にＰ形拡散ＪｉＪ３
５を、例えばボロンのイオン注入、熱拡散によって形成
した後、Ｎエピタキシャル層３４の中に２３Ｍ域３６、
Ｎ′領域３７、さらにゲート電極３８を形成したもので
ある。これらＰ′領域３６、Ｎ０領域３７、ゲート電極
３８とによりＰＭＯ３ＦＥＴ領域３９が形成され、また
埋込Ｎ中領域４５、Ｐ形波散層３５により、ＰＮ接合ダ
イオードが形成される。
濃度の埋込Ｎ中領域４５、Ｎエピタキシャル層３４を形
成し、Ｎエピタキシャル層３４の中にＰ形拡散ＪｉＪ３
５を、例えばボロンのイオン注入、熱拡散によって形成
した後、Ｎエピタキシャル層３４の中に２３Ｍ域３６、
Ｎ′領域３７、さらにゲート電極３８を形成したもので
ある。これらＰ′領域３６、Ｎ０領域３７、ゲート電極
３８とによりＰＭＯ３ＦＥＴ領域３９が形成され、また
埋込Ｎ中領域４５、Ｐ形波散層３５により、ＰＮ接合ダ
イオードが形成される。
この実施例は、Ｎエピタキシャル層３４の中にＰＭＯ８
ＦＥＴ９Ｗ域３９を形成したが、バイポーラ形のトラン
ジスタを形成することもできる。
ＦＥＴ９Ｗ域３９を形成したが、バイポーラ形のトラン
ジスタを形成することもできる。
図ａにおけるＰＮ接合ダイオード部のＢ−８線上の断面
を示したのが図すである。
を示したのが図すである。
図に示すように、Ｐ形拡散層３５と埋込Ｎ＊領域４５の
濃度プロファイルを制御ｎすることにより、ＰＮ接合ダ
イオード部の逆方向降伏電圧が所定の値に設定すること
ができる。
濃度プロファイルを制御ｎすることにより、ＰＮ接合ダ
イオード部の逆方向降伏電圧が所定の値に設定すること
ができる。
なお、ここで形成するＰＮ接合ダイオードを、埋込Ｎ＊
領域４５とＰ形基板３３の１度プロファイルを制御して
、両者間に形成することも可能である。
領域４５とＰ形基板３３の１度プロファイルを制御して
、両者間に形成することも可能である。
この実施例は、半導体素子、例えばＰＭＯ３ＦＥＴ領域
３９が接地されたＰ形拡散層３５に島状に分離されてい
ることにより、同一チップ上にバイポーラ形素子、ＭＯ
３素子の何れでも容易に形成することができる利点があ
る。
３９が接地されたＰ形拡散層３５に島状に分離されてい
ることにより、同一チップ上にバイポーラ形素子、ＭＯ
３素子の何れでも容易に形成することができる利点があ
る。
次に、第３の実施例についての製造方法を第５図により
説明する。
説明する。
図ａでは、最初に高濃度のＮ′基板１３にボロン拡散等
により埋込Ｐ＊＊領域５を形成する。
により埋込Ｐ＊＊領域５を形成する。
次いで、図すでは、エピタキシャル成長により、例えば
１０Ω・国程度のＮエピタキシャル層１４を形成する。
１０Ω・国程度のＮエピタキシャル層１４を形成する。
なお、埋込Ｐ＄＊領域５の形成方法として、Ｎ。
基＋＆１３上に、Ｎエピタキシャル層１４を形成した後
、ボロンの高エネルギーイオン注入、およびアニールに
より、深部に拡散領域を形成させることもできる。
、ボロンの高エネルギーイオン注入、およびアニールに
より、深部に拡散領域を形成させることもできる。
さらに、図Ｃでは、ボロンのイオン注入、熱拡散等の方
法を用いてＰウェル頭載１５を形成する。
法を用いてＰウェル頭載１５を形成する。
このときのＰウェル領域１５の深さは、埋込Ｐ中領域２
５と接触する程度とする。
５と接触する程度とする。
ここで図ｄに示すように、通常のＩＣ製造工程により、
Ｐ′頭域１６、Ｎ′頭域１７、ゲート電極１８が形成さ
れて、第３の実施例に示したＩｃチップが形成される。
Ｐ′頭域１６、Ｎ′頭域１７、ゲート電極１８が形成さ
れて、第３の実施例に示したＩｃチップが形成される。
（発明の効果）
この発明は上記のように、ＬＳＩチップ等の半導体装置
にモノリシックに形成する電源ツェナーダイオードを、
高濃度導体基板における不純物上方拡散と、ウェル領域
底部の高濃度領域とのプロファイルコントロールにより
、逆方向降伏電圧を制御する構成としたため、チップ面
積を増大させずに、大容量の電源ツェナーダイオードを
１、ＳＩチップに内蔵可能となり、ＬＳＩチップ等の半
導体装置のコストダウンと信顛性の向上が得られる。
にモノリシックに形成する電源ツェナーダイオードを、
高濃度導体基板における不純物上方拡散と、ウェル領域
底部の高濃度領域とのプロファイルコントロールにより
、逆方向降伏電圧を制御する構成としたため、チップ面
積を増大させずに、大容量の電源ツェナーダイオードを
１、ＳＩチップに内蔵可能となり、ＬＳＩチップ等の半
導体装置のコストダウンと信顛性の向上が得られる。
第１図はこの発明にかかる半導体装置の第１実施例を示
し、図ａはその平面図、図すは断面図、図Ｃは４度プロ
ファイルを示す図、第２図は同じく第２実施例を示し、
図ａはその断面図、図すは４度プロファイルを示す図、
第３図は第３実施例を示し、図ａはその断面図、図ｂ、
図Ｃは濃度プロファイルを示す図、第４図は第４実施例
を示し、図ａはその断面図、図すは濃度プロファイルを
示す図、第５図は第３実施例の製造過程を示す断面図、
第６図は従来例を示す断面図、第７図は従来例を示す回
路図である。 ｌＯ・・・・・・半導体チップ ＋１・・・・・・１１０領域 １２・・・・・・ガードリング領域 Ｉ３・・・・・・Ｎ°暴仮 １４・・・・・・Ｎエピタキシャル層 ５・・・・・・Ｐウェル領域 ６・・・・・・Ｐ′領領 域・・・・・・Ｎ″領 域・・・・・・ゲート電極 ９・・・・・・ＭＯ３ＦＥＴ領域 ５・・・・・・埋込Ｐ中領域 ３・・・・・・Ｐ形基板 ４・・・・・・Ｎエピタキシャル層 ５・・−・・・Ｐ膨拡散層 ６・・・・・・Ｐ”ＳＩＩ域 ７・・・・・・Ｎ′領領 域・・・・・・ゲート電極 ９・・・・・・ＰＭＯ５ＦＥＴ領域 ５・・・・・・埋込Ｎ中領域
し、図ａはその平面図、図すは断面図、図Ｃは４度プロ
ファイルを示す図、第２図は同じく第２実施例を示し、
図ａはその断面図、図すは４度プロファイルを示す図、
第３図は第３実施例を示し、図ａはその断面図、図ｂ、
図Ｃは濃度プロファイルを示す図、第４図は第４実施例
を示し、図ａはその断面図、図すは濃度プロファイルを
示す図、第５図は第３実施例の製造過程を示す断面図、
第６図は従来例を示す断面図、第７図は従来例を示す回
路図である。 ｌＯ・・・・・・半導体チップ ＋１・・・・・・１１０領域 １２・・・・・・ガードリング領域 Ｉ３・・・・・・Ｎ°暴仮 １４・・・・・・Ｎエピタキシャル層 ５・・・・・・Ｐウェル領域 ６・・・・・・Ｐ′領領 域・・・・・・Ｎ″領 域・・・・・・ゲート電極 ９・・・・・・ＭＯ３ＦＥＴ領域 ５・・・・・・埋込Ｐ中領域 ３・・・・・・Ｐ形基板 ４・・・・・・Ｎエピタキシャル層 ５・・−・・・Ｐ膨拡散層 ６・・・・・・Ｐ”ＳＩＩ域 ７・・・・・・Ｎ′領領 域・・・・・・ゲート電極 ９・・・・・・ＰＭＯ５ＦＥＴ領域 ５・・・・・・埋込Ｎ中領域
Claims (1)
- 【特許請求の範囲】 １、一方の主面に第１または第２導電性の半導体層が形
成された第１導電性の半導体基板を、ガードリング、Ｍ
ＯＳＦＥＴ等を形成するため複数の領域に区分し、それ
ぞれの領域ごとに、上記第１または第２導電性の半導体
層が形成された半導体層に、この半導体層と異なる導電
性の不純物拡散領域を形成した半導体装置において、 それぞれの領域に形成された上記不純物拡散領域または
上記半導体層の底面に、上記半導体装置の常用動作電圧
より高く、かつ上記半導体装置を構成する各素子の耐圧
よりも低く逆方向降伏電圧が設定されたＰＮ接合ダイオ
ードを形成したことを特徴とする半導体装置。 ２、一方の主面に第１または第２導電性の半導体層が形
成された第１導電性の半導体基板を、ガードリング、Ｍ
ＯＳＦＥＴ等を形成するため複数の領域に区分し、上記
第１または第２導電性の半導体層が形成された半導体層
の少なくともガードリング領域に、この半導体層と異な
る導電性の不純物拡散領域を形成した半導体装置におい
て、 ガードリング領域に形成された上記不純物拡散領域また
は上記半導体層の底面に、上記半導体装置の常用動作電
圧より高く、かつ上記半導体装置を構成する各素子の耐
圧よりも低く逆方向降伏電圧が設定されたＰＮ接合ダイ
オードを形成したことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1185136A JPH0349257A (ja) | 1989-07-18 | 1989-07-18 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1185136A JPH0349257A (ja) | 1989-07-18 | 1989-07-18 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0349257A true JPH0349257A (ja) | 1991-03-04 |
Family
ID=16165503
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1185136A Pending JPH0349257A (ja) | 1989-07-18 | 1989-07-18 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0349257A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6191455B1 (en) | 1997-03-12 | 2001-02-20 | Nec Corporation | Semi-conductor device protected by electrostatic protection device from electrostatic discharge damage |
| US6791161B2 (en) | 2002-04-08 | 2004-09-14 | Fabtech, Inc. | Precision Zener diodes |
| US7405913B2 (en) | 2003-04-11 | 2008-07-29 | Fuji Electric Device Technology Co. | Semiconductor device having transistor with high electro-static discharge capability and high noise capability |
| JP2014132676A (ja) * | 2014-02-24 | 2014-07-17 | Renesas Electronics Corp | 半導体装置 |
| US9865586B2 (en) | 2015-03-18 | 2018-01-09 | Fuji Electric Co., Ltd. | Semiconductor device and method for testing the semiconductor device |
| US10141299B2 (en) | 2015-03-17 | 2018-11-27 | Fuji Electric Co., Ltd. | Semiconductor device with protective element portion |
-
1989
- 1989-07-18 JP JP1185136A patent/JPH0349257A/ja active Pending
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|---|---|---|---|---|
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