JP2010277068A - 液晶表示装置 - Google Patents

Abstract

【課題】高いコントラスト比と広視野角を確保し、応答速度の向上及びコストの節減を目的とする。
【解決手段】液晶表示装置は、第１基板及び第２基板と、液晶層と、第１ゲート線及び第１データ線と接続される第１スイッチング素子と、第１ゲート線及び第２データ線と接続される第２スイッチング素子と、第２ゲート線及び第２データ線と接続される第３スイッチング素子と、第２ゲート線及び第３データ線と接続される第４スイッチング素子と、第１スイッチング素子及び第２スイッチング素子とそれぞれ接続され、互いに分離される第１画素電極及び第２画素電極と、第３スイッチング素子及び第４スイッチング素子とそれぞれ接続され、互いに分離される第３画素電極及び第４画素電極を含み、第１画素電極と第２画素電極は第１液晶キャパシタを形成し、第３画素電極と第４画素電極は第２液晶キャパシタを形成する。
【選択図】図５

Description

本発明は液晶表示装置に関する。

液晶表示装置は、現在、最も幅広く使用されている平板表示装置の一つであって、画素電極と共通電極など電界生成電極が形成されている二枚の表示板と、その間に挿入されている液晶層とからなり、電界生成電極に電圧を印加して液晶層に電界を生成し、これを通じて液晶層の液晶分子の配向を決定し、入射光の偏光を制御することにより、映像を表示する。

液晶表示装置は、また、各画素電極に接続されるスイッチング素子、及びスイッチング素子を制御して画素電極に電圧を印加するためのゲート線とデータ線など多数の信号線を含む。

このような液晶表示装置は、外部のグラフィック制御器から入力映像信号を受信し、入力映像信号は各画素の輝度情報を含んでおり、各輝度は所定の値を有している。各画素は、所望する輝度情報に対応するデータ電圧の印加を受ける。画素に印加されたデータ電圧は共通電圧との差により画素電圧として表われる。この画素電圧により各画素は映像信号の階調が示す輝度を表示する。この時、液晶表示装置が利用できる画素電圧の範囲は駆動部により決められている。

一方、液晶表示装置の駆動部は、多数の集積回路チップの形態で表示板に直接装着するか、またはフレキシブル回路膜などに装着して表示板に付着するが、このような集積回路チップは液晶表示装置の製造費用に高い比率を占める。特に、データ電圧を印加するデータ線の数が多くなるほど、液晶表示装置の駆動部の費用が高まる。

また、液晶表示装置の表示品質を高めるために、高いコントラスト比（ｃｏｎｔｒａｓｔ ｒａｔｉｏ）と優れた広視野角、及び速い応答速度を有する液晶表示装置の実現が要求されている。

本発明の目的は、液晶表示装置の高いコントラスト比と広視野角を確保でき、液晶分子の応答速度を速くするだけでなく、データ線の数を減らすことで液晶表示装置の駆動部のコストを節減することのできる液晶表示装置及びその駆動方法を提供することにある。

本発明の一実施形態による液晶表示装置は、互いに対向する第１基板及び第２基板と、前記第１基板と第２基板との間に介在し、液晶分子を含む液晶層と、前記第１基板上に形成され、ゲート信号を伝達する第１ゲート線及び第２ゲート線と、前記第１基板上に形成される第１データ線、第２データ線、及び第３データ線と、前記第１ゲート線及び前記第１データ線と接続される第１スイッチング素子と、前記第１ゲート線及び前記第２データ線と接続される第２スイッチング素子と、前記第２ゲート線及び前記第２データ線と接続される第３スイッチング素子と、前記第２ゲート線及び前記第３データ線と接続される第４スイッチング素子と、前記第１スイッチング素子及び第２スイッチング素子とそれぞれ接続され、互いに分離されている第１画素電極及び第２画素電極と、前記第３スイッチング素子及び第４スイッチング素子とそれぞれ接続され、互いに分離されている第３画素電極及び第４画素電極とを含み、前記第１画素電極と前記第２画素電極は第１液晶キャパシタを形成し、前記第３画素電極と前記第４画素電極は第２液晶キャパシタを形成する。

前記第１画素電極及び第２画素電極は複数の枝電極を含み、前記第１画素電極の枝電極と前記第２画素電極の枝電極とは交互に配置され、前記第３画素電極及び第４画素電極は複数の枝電極を含み、前記第３画素電極の枝電極と前記第４画素電極の枝電極とは交互に配置することができる。

前記第１ゲート線にゲートオン信号が印加される場合、前記第１画素電極には前記第１データ線（Ｄｊ）を通じて第１データ電圧が印加され、前記第２画素電極には前記第２データ線（Ｄｊ＋１）を通じて第２データ電圧が印加され、前記第１データ電圧と前記第２データ電圧の極性は互いに異なる構成とすることができる。

前記第２ゲート線にゲートオン信号が印加される場合、前記第３画素電極には前記第２データ線（Ｄｊ＋１）を通じて第３データ電圧が印加され、前記第４画素電極には前記第３データ線（Ｄｊ＋２）を通じて第４データ電圧が印加される。ここで、前記第３データ電圧と前記第４データ電圧の極性は互いに異なり、つまり、第２データ線（Ｄｊ＋１）と第３データ線（Ｄｊ＋２）に流れるデータ電圧の極性が異なる。また、前記第２データ電圧と前記第３データ電圧の極性は互いに同一である。つまり、第１ゲート線にゲートオン信号が印加された場合、第２データ線（Ｄｊ＋１）に流れる電圧と、第２ゲート線にゲートオン信号が印加された場合、第２データ線（Ｄｊ＋１）に流れる電圧の極性は同じであ。データ線はコラム反転駆動形態であり、第２画素電極と第３画素電極は互いに異なるゲート線に連結され、同じデータ線を共有しているので、第２画素電極に印加されるデータ電圧と第３画素電極に印加されるデータ電圧の極性が同一になる。

前記第１基板上に形成され、ゲート信号を伝達する第３及び第４ゲート線と、前記第１基板上に形成される第４データ線、第５データ線、及び第６データ線と、前記第３ゲート線及び前記第４データ線と接続される第５スイッチング素子と、前記第３ゲート線及び前記第５データ線と接続される第６スイッチング素子と、前記第４ゲート線及び前記第５データ線と接続される第７スイッチング素子と、前記第４ゲート線及び前記第６データ線と接続される第８スイッチング素子と、前記第５スイッチング素子及び第６スイッチング素子とそれぞれ接続され、互いに分離されている第５画素電極及び第６画素電極と、前記第７スイッチング素子及び第８スイッチング素子とそれぞれ接続され、互いに分離されている第７画素電極及び第８画素電極とをさらに含み、前記第１ゲート線と前記第３ゲート線は互いに接続し、同一のゲート信号を伝達し、前記第２ゲート線と前記第４ゲート線は互いに接続し、同一のゲート信号を伝達し、前記第５画素電極と前記第６画素電極は第３液晶キャパシタを形成し、前記第７画素電極と前記第８画素電極は第４液晶キャパシタを形成することができる。

前記第１データ線と前記第４データ線は互いに隣接して配置され、前記第２データ線と前記第５データ線は互いに隣接して配置され、前記第３データ線と前記第６データ線は互いに隣接して配置される構成とすることができる。

前記第５画素電極及び第６画素電極は複数の枝電極を含み、前記第５画素電極の枝電極と前記第６画素電極の枝電極とは交互に配置され、前記第７画素電極及び第８画素電極は複数の枝電極を含み、前記第７画素電極の枝電極と前記第８画素電極の枝電極とは交互に配置される構成とすることができる。

前記第１スイッチング素子及び第２スイッチング素子とそれぞれ接続され、互いに分離されている第１ストレージキャパシタ及び第２ストレージキャパシタをさらに含むことができる。

前記第１画素電極と電気的に接続し、前記第２画素電極と絶縁膜を介在して重畳する容量電極をさらに含み、前記容量電極と前記第２画素電極は前記絶縁膜を介在して重畳してストレージキャパシタを形成することができる。

本発明の他の一実施形態による液晶表示装置は、互いに対向する第１基板及び第２基板と、前記第１基板と第２基板との間に介在し、液晶分子を含む液晶層と、前記第１基板上に形成され、ゲート信号を伝達する第１ゲート線、第２ゲート線、及び第３ゲート線と、前記第１基板上に形成される第１データ線及び第２データ線と、前記第１ゲート線及び前記第１データ線と接続される第１スイッチング素子と、前記第２ゲート線及び前記第２データ線と接続される第２スイッチング素子と、前記第３ゲート線及び前記第２スイッチング素子の出力端子に接続される第３スイッチング素子と、前記第１スイッチング素子及び第２スイッチング素子とそれぞれ接続され、互いに分離されている第１画素電極及び第２画素電極とを含み、前記第３スイッチング素子の入力端子は前記第２スイッチング素子の出力端子に接続し、前記第３スイッチング素子の出力端子は前記第２画素電極に接続し、前記第１画素電極と前記第２画素電極は第１液晶キャパシタを形成することができる。

前記第１基板上に形成される第３データ線と、前記第１ゲート線及び前記第２データ線と接続される第４スイッチング素子と、前記第２ゲート線及び前記第３データ線と接続される第５スイッチング素子と、前記第４スイッチング素子及び第５スイッチング素子とそれぞれ接続され、互いに分離されている第３画素電極及び第４画素電極とをさらに含み、前記第３画素電極と前記第４画素電極は第２液晶キャパシタを形成することができる。

前記第１ゲート線にゲートオン信号が印加される場合、前記第１画素電極には前記第１データ線を通じて第１データ電圧が印加され、前記第３画素電極には前記第２データ線を通じて第２データ電圧が印加され、前記第２ゲート線にゲートオン信号が印加される場合、前記第２画素電極には前記第２データ線を通じて第３データ電圧が印加され、前記第４画素電極には前記第３データ線を通じて第４データ電圧が印加され、前記第１データ電圧と前記第２データ電圧の極性は互いに異なり、前記第２データ電圧と前記第３データ電圧の極性は互いに異なる構成とすることができる。

前記第３ゲート線にゲートオン信号が印加される場合、前記第２データ電圧は前記第３スイッチング素子を通じて伝達される構成とすることができる。

前記第１基板上に形成され、ゲート信号を伝達する第４ゲート線、第５ゲート線、及び第６ゲート線と、前記第１基板上に形成される第３データ線及び第４データ線と、前記第４ゲート線及び前記第３データ線と接続される第４スイッチング素子と、前記第５ゲート線及び前記第４データ線と接続される第５スイッチング素子と、前記第６ゲート線及び前記第５スイッチング素子の出力端子に接続される第６スイッチング素子と、前記第４スイッチング素子及び第５スイッチング素子とそれぞれ接続され、互いに分離されている第３画素電極及び第４画素電極とをさらに含み、前記第１ゲート線と前記第４ゲート線は互いに接続し、同一のゲート信号を伝達し、前記第２ゲート線と前記第５ゲート線は互いに接続し、同一のゲート信号を伝達し、前記第３ゲート線と前記第６ゲート線は互いに接続し、同一のゲート信号を伝達し、前記第３画素電極と前記第４画素電極は第２液晶キャパシタを形成することができる。

前記第１データ線と前記第３データ線は互いに隣接して配置され、前記第２データ線と前記第４データ線は互いに隣接して配置される構成とすることができる。

本発明の他の一実施形態による液晶表示装置は、互いに対向する第１基板及び第２基板と、前記第１基板と第２基板との間に介在し、液晶分子を含む液晶層と、前記第１基板上に形成され、ゲート信号を伝達する第１ゲート線及び第２ゲート線と、前記第１基板上に形成されるデータ線と、前記第１ゲート線及び前記データ線と接続される第１スイッチング素子と、前記第２ゲート線及び前記データ線と接続される第２スイッチング素子と、前記第１スイッチング素子及び第２スイッチング素子とそれぞれ接続され、互いに分離されている第１画素電極及び第２画素電極と、前記第１スイッチング素子及び第２スイッチング素子とそれぞれ接続される第１容量電極及び第２容量電極が、絶縁膜を介在して重畳して形成される昇圧キャパシタとを含み、前記第１画素電極と前記第２画素電極は第１液晶キャパシタを形成することができる。

前記第１ゲート線にゲートオン信号が印加される場合、前記第１画素電極と前記第１容量電極には前記データ線を通じて第１データ電圧が印加され、前記第２ゲート線にゲートオン信号が印加される場合、前記第２画素電極と前記第２容量電極には前記データ線を通じて第２データ電圧が印加され、前記第１画素電極と前記第１容量電極の電圧が昇圧されることができる。

入力端子は前記第１ゲート線に接続し、出力端子は前記第２画素電極及び前記第２容量電極に接続される第３スイッチング素子をさらに含み、前記第３スイッチング素子の入力端子には共通電圧が印加されることができる。

前記第１ゲート線にゲートオン信号が印加される場合、前記第２画素電極及び前記第２容量電極には前記第３スイッチング素子を通じて共通電圧が印加されることができる。

本発明の一実施形態によれば、液晶表示装置の高いコントラスト比と広視野角を確保でき、液晶分子の応答速度を速くするだけでなく、データ線の数を減らすことで液晶表示装置の駆動部のコストを節減することができる。

本発明の一実施形態による液晶表示装置のブロック図である。 本発明の一実施形態による液晶表示装置の構造と共に一つの画素を示す等価回路図である。 本発明の一実施形態による液晶表示装置の簡略な断面図である。 本発明の一実施形態による液晶表示装置の画素の形態を示す配置図である。 本発明の一実施形態による液晶表示装置の二つの画素に対する等価回路図である。 図５に示した液晶表示装置の一つの画素に印加される信号の波形図である。 図５に示した液晶表示装置の画素構造の一例を示す。 本発明の一実施形態による液晶表示装置の互いに隣接する四つの画素に対する等価回路図である。 本発明の一実施形態による液晶表示装置の互いに隣接する二つの画素に対する等価回路図である。 本発明の一実施形態による液晶表示装置のストレージキャパシタの構造を示す断面図である。 本発明の一実施形態による液晶表示装置の互いに隣接する二つの画素に対する等価回路図である。 本発明の他の一実施形態による画素の等価回路図である。 本発明の他の一実施形態による液晶表示装置の一つの画素の等価回路図である。 図１３に示した液晶表示装置の一つの画素に印加される信号の波形図である。 本発明の他の一実施形態による液晶表示装置の一つの画素に対する等価回路図である。

添付した図面を参照して、本発明の実施形態について本発明が属する技術分野で通常の知識を有する者が容易に実施できるように詳細に説明する。しかし、本発明は種々の相異な形態に実現でき、ここで説明する実施形態に限られない。

図面において、種々の層及び領域を明確に表現するために厚さを拡大して示した。明細書の全体にわたって類似する部分については同一の図面符号を付けた。層、膜、領域、板などの部分が他の部分の“上”にあるとする時、これは他の部分の“すぐ上”にある場合だけでなく、その中間に他の部分がある場合も含む。逆に、ある部分が他の部分の“すぐ上”にあるとする時には、中間に他の部分がないことを意味する。

以下、本発明の一実施形態による液晶表示装置について、図面を参照して詳細に説明する。

図１は、本発明の一実施形態による液晶表示装置のブロック図であり、図２は、本発明の一実施形態による液晶表示装置の構造と共に一つの画素を示す等価回路図である。

図１を参照すると、本発明の一実施形態による液晶表示装置は、液晶表示板組立体（ｌｉｑｕｉｄ ｃｒｙｓｔａｌ ｐａｎｅｌ ａｓｓｅｍｂｌｙ）３００、ゲート駆動部（ｇａｔｅ ｄｒｉｖｅｒ）４００、データ駆動部（ｄａｔａ ｄｒｉｖｅｒ）５００、階調電圧生成部（ｇｒａｙ ｖｏｌｔａｇｅ ｇｅｎｅｒａｔｏｒ）８００、及び信号制御部（ｓｉｇｎａｌ ｃｏｎｔｒｏｌｌｅｒ）６００を含む。

図２を参照すると、液晶表示板組立体３００は、互いに対向する下部表示板１００及び上部表示板２００と、その間に挿入されている液晶層３とを含む。

液晶キャパシタＣｌｃは、下部表示板１００の第１画素電極ＰＥａと第２画素電極ＰＥｂとを二つの端子とし、第１画素電極ＰＥａと第２画素電極ＰＥｂとの間の液晶層３は誘電体として機能する。第１画素電極ＰＥａは第１スイッチング素子（図示せず）と接続され、第２画素電極ＰＥｂは第２スイッチング素子（図示せず）と接続される。第１スイッチング素子と第２スイッチング素子はそれぞれ対応するゲート線（図示せず）及びデータ線（図示せず）に接続される。

液晶層３は誘電率異方性を有し、液晶層３の液晶分子は、電場のない状態で、その長軸が二つの表示板の表面に対して垂直となるように配向されることができる。液晶層３は正の誘電率異方性を有することができる。

第１画素電極ＰＥａと第２画素電極ＰＥｂは、互いに異なる層に形成するか、または同じ層に形成することができ、下部表示板１００または上部表示板２００に形成されている共通電極（図示せず）をさらに含むことができる。液晶キャパシタＣｌｃの補助的な役割を果たす第１ストレージキャパシタ及び第２ストレージキャパシタ（図示せず）は、下部表示板１００に具備された別途の電極（図示せず）が第１画素電極ＰＥａ及び第２画素電極ＰＥｂそれぞれと絶縁体を介在して重畳して形成することができる。

一方、色表示を実現するためには、各画素ＰＸが基本色（ｐｒｉｍａｒｙ ｃｏｌｏｒ）のうちの一つを固有に表わしたり（空間分割）、各画素ＰＸが時間により交互に基本色を表わすように（時間分割）して、これら基本色の空間的、時間的な合計で所望する色が認識されるようにする。基本色の例としては、赤色、緑色、青色など三原色が挙げられる。図２は、空間分割の一例として、各画素ＰＸが第１画素電極ＰＥａ及び第２画素電極ＰＥｂに対応する上部表示板２００の領域に、基本色のうちの一つを示すカラーフィルタＣＦを備えることを図示している。図２とは異なって、カラーフィルタＣＦは下部表示板１００の第１画素電極ＰＥａ及び第２画素電極ＰＥｂの上または下に設けることができる。

液晶表示板組立体３００には、少なくとも一つの偏光子（図示せず）が備えられている。

それでは、図３と共に図１及び図２を参照して、本発明の一実施形態による液晶表示装置の動作について説明する。

図３は、本発明の一実施形態による液晶表示装置の簡略な断面図である。

図２及び図３を参照すると、各画素に接続されるデータ線にデータ電圧が印加されると、ゲート信号によって導通した第１スイッチング素子及び第２スイッチング素子を通じて、当該画素ＰＸに印加される。つまり、第１画素電極ＰＥａには第１スイッチング素子を通じて第１データ電圧が印加され、第２画素電極ＰＥｂには第２スイッチング素子を通じて第２データ電圧が印加される。この時、第１画素電極ＰＥａ及び第２画素電極ＰＥｂに印加されるデータ電圧は、画素ＰＸが表示しようとする輝度に対応するデータ電圧であり、基準電圧Ｖｒｅｆに対してそれぞれ極性が互いに反対であり得る。

このように第１画素電極ＰＥａ及び第２画素電極ＰＥｂに印加された極性が互いに異なる二つのデータ電圧の差は、液晶キャパシタＣｌｃの充電電圧、つまり、画素電圧として表れる。液晶キャパシタＣｌｃの両端に電位差が生じれば、図３に示したように、表示板１００、２００の表面に平行な電場が第１画素電極ＰＥａと第２画素電極ＰＥｂとの間の液晶層３に生成される。液晶分子３１が正の誘電率異方性を有する場合、液晶分子３１は、その長軸が電場の方向に沿う方向に傾斜し、その傾く程度は画素電圧の大きさによって異なる。このような液晶層３をＥＯＣ（ｅｌｅｃｔｒｉｃａｌｌｙ ｉｎｄｕｃｅｄｏｐｔｉｃａｌ ｃｏｍｐｅｎｓａｔｉｏｎ）モードという。また、液晶分子３１の傾く程度により、液晶層３を通過する光の偏光が変化する度合いが変わる。このような偏光の変化は、偏光子によって光の透過率の変化として表われ、これによって画素ＰＸは所望する所定の輝度を表わす。

このように、一つの画素ＰＸに、基準電圧Ｖｒｅｆに対する極性が互いに異なる二つのデータ電圧を印加することにより、駆動電圧を大きくすることができ、液晶分子の応答速度を速くすることができ、液晶表示装置の透過率を高めることができる。また、一つの画素ＰＸに印加される二つのデータ電圧の極性が互いに反対であるため、データ駆動部５００での反転形態が列反転または行反転の場合にも、点反転駆動と同様にフリッカー（ｆｌｉｃｋｅｒ）による画質の劣化を防止することができる。

また、一つの画素ＰＸで第１スイッチング素子及び第２スイッチング素子がターンオフされる時、第１画素電極ＰＥａ及び第２画素電極ＰＥｂに印加される電圧の全てが、それぞれのキックバック電圧（ｋｉｃｋｂａｃｋ ｖｏｌｔａｇｅ）ほど下降するので、画素ＰＸの充電電圧にはほとんど変化がない。したがって、液晶表示装置の表示特性を向上させることができる。つまり、第１画素電極ＰＥａ及び第２画素電極ＰＥｂの電位が両方ともキックバック電圧の影響を受けて同程度で降下した場合、第１画素電極ＰＥａと第２画素電極ＰＥｂとの電圧差にはほとんど変化が無いため、第１画素電極ＰＥａと第２画素電極ＰＥｂとの間に形成される液晶キャパシタＣｌｃの充電電圧はほとんど変化しない。

次に、図４を参照して、本発明の一実施形態による液晶表示板組立体の一つの画素ＰＸの第１画素電極ＰＥａ及び第２画素電極ＰＥｂの形態について説明する。図４は、本発明の一実施形態による液晶表示装置の画素の形態を示す配置図である。

図４を参照すると、一つの画素電極ＰＥの全体的な外郭形状は四角形であり、第１画素電極ＰＥａと第２画素電極ＰＥｂとは間隙９１を間において噛合っている。第１画素電極ＰＥａ及び第２画素電極ＰＥｂは、全体的に、仮想的な横中央線ＣＬを境界として上下対称をなし、上下の二つの副領域に分けられる。

第１画素電極ＰＥａは、上部の突出部ａ１、下端の突出部ａ２、左側の第１縦幹部ａ３、第１縦幹部ａ３の中央の部分から右側に延びた第１横幹部ａ４、及び複数の第１枝部ａ５を含む。横中央線ＣＬを基準に上部に位置する第１枝部ａ５は、第１縦幹部ａ３または第１横幹部ａ４から右側の上方に斜めに延び、下部に位置する第１枝部ａ５は、第１縦幹部ａ３または第１横幹部ａ４から右側の下方に斜めに延びる。第１枝部ａ５が横中央線ＣＬとなす角度はほぼ４５度であり得る。

第２画素電極ＰＥｂは、中央部の突出部ｂ１、右側の第２縦幹部ｂ２、上端及び下端の第２横幹部ｂ３及びｂ４、及び複数の第２枝部ｂ５を含む。上端及び下端の第２横幹部ｂ３及びｂ４は、それぞれ第２縦幹部ｂ２の上端及び下端から左側に横方向に延びている。横中央線ＣＬを基準に上部に位置する第２枝部ｂ５は、第２縦幹部ｂ２または上端の第２横幹部ｂ３から左側の下方に斜めに延び、下部に位置する第２枝部ｂ５は、第２縦幹部ｂ２または下端の第２横幹部ｂ４から左側の上方に斜めに延びる。第２画素電極ＰＥｂの第２枝部ｂ５も横中央線ＣＬとなす角度はほぼ４５度であり得る。横中央線ＣＬを中心に上部及び下部の第２枝部ｂ５は互いに直角をなすことができる。

第１画素電極ＰＥａ及び第２画素電極ＰＥｂの枝部は、一定の間隔をおいて互いに噛合って交互に配置され、櫛目状をしている。

しかし、本発明の実施形態による液晶表示板組立体の一つの画素ＰＸの第１画素電極ＰＥａ及び第２画素電極ＰＥｂの形態はこれに限定されず、画素電極ＰＥは、第１画素電極ＰＥａ及び第２画素電極ＰＥｂの少なくとも一部分が同じ層に形成されて、交互に配置される全ての形態を含むことができる。

以下、図２と共に図５及び図６を参照して、本発明の一実施形態による液晶表示装置の信号線、画素の配置、及びその駆動方法について説明する。図５は、本発明の一実施形態による液晶表示装置の二つの画素に対する等価回路図であり、図６は、図５に示した液晶表示装置の一つの画素に印加される信号の波形図である。

図２及び図５を参照すると、本実施形態による液晶表示装置は、画素の行方向に隣接する複数の第１画素ＰＸ（ｍ、ｎ）及び複数の第２画素ＰＸ（ｍ、ｎ＋１）と、第１画素ＰＸ（ｍ、ｎ）及び第２画素ＰＸ（ｍ、ｎ＋１）と画素の列方向にそれぞれ隣接する複数の第３画素ＰＸ（ｍ＋１、ｎ）及び複数の第４画素ＰＸ（ｍ＋１、ｎ＋１）と、これに接続する複数の信号線Ｇ_ｉ（ａ）、Ｇ_ｉ（ｂ）、Ｇ_ｉ＋１（ａ）、Ｇ_ｉ＋１（ｂ）、Ｄ_ｊ、Ｄ_ｊ＋１、Ｄ_ｊ＋２とを含む。信号線Ｇ_ｉ（ａ）、Ｇ_ｉ（ｂ）、Ｇ_ｉ＋１（ａ）、Ｇ_ｉ＋１（ｂ）、Ｄ_ｊ、Ｄ_ｊ＋１、Ｄ_ｊ＋２は、ゲート信号（“走査信号”ともいう）を伝達する複数対のゲート線Ｇ_ｉ（ａ）、Ｇ_ｉ（ｂ）、Ｇ_ｉ＋１（ａ）、Ｇ_ｉ＋１（ｂ）と、データ電圧を伝達する複数のデータ線Ｄ_ｊ、Ｄ_ｊ＋１、Ｄ_ｊ＋２とを含む。

第１画素ＰＸ（ｍ、ｎ）は、ｉ番目（ｉ＝１、２、．．．、ｎ）対のゲート線Ｇ_ｉ（ａ）、Ｇ_ｉ（ｂ）のうちの前段ゲート線Ｇ_ｉ（ａ）と、ｊ番目及びｊ＋１番目（ｊ＝１、２、．．．、ｍ）データ線Ｄ_ｊ、Ｄ_ｊ＋１に接続されており、第１画素ＰＸ（ｍ、ｎ）は信号線Ｇ_ｉ（ａ）、Ｄ_ｊ、Ｄ_ｊ＋１に接続されている第１スイッチング素子Ｑａ及び第２スイッチング素子Ｑｂと、これに接続された液晶キャパシタＣｌｃ、第１ストレージキャパシタＣｓｔａ、及び第２ストレージキャパシタＣｓｔｂとを含む。第１ストレージキャパシタＣｓｔａ及び第２ストレージキャパシタＣｓｔｂは必要に応じて省略できる。

第１スイッチング素子Ｑａは薄膜トランジスタなどの三端子素子であって、その制御端子はゲート線Ｇ_ｉ（ａ）と接続され、入力端子はデータ線Ｄ_ｊと接続され、出力端子は液晶キャパシタＣｌｃ及び第１ストレージキャパシタＣｓｔａに接続される。第２スイッチング素子Ｑｂは薄膜トランジスタなどの三端子素子であって、その制御端子はゲート線Ｇ_ｉ（ａ）と接続され、入力端子はデータ線Ｄ_ｊ＋１と接続され、出力端子は液晶キャパシタＣｌｃ及び第２ストレージキャパシタＣｓｔｂに接続される。液晶キャパシタＣｌｃは第１画素電極ＰＥａと第２画素電極ＰＥｂとを二つの端子とし、第１画素電極ＰＥａと第２画素電極ＰＥｂとの間の液晶層３は誘電体として機能する。第１画素電極ＰＥａは第１スイッチング素子Ｑａと接続され、第２画素電極ＰＥｂは第２スイッチング素子Ｑｂと接続される。

画素の行方向に第１画素ＰＸ（ｍ、ｎ）に隣接する第２画素ＰＸ（ｍ、ｎ＋１）は、ｉ番目（ｉ＝１、２、．．．、ｎ）対のゲート線Ｇ_ｉ（ａ）、Ｇ_ｉ（ｂ）のうちの後段ゲート線Ｇ_ｉ（ｂ）と、ｊ＋１番目及びｊ＋２番目（ｊ＝１、２、．．．、ｍ）データ線Ｄ_ｊ＋１、Ｄ_ｊ＋２に接続されている。第２画素ＰＸ（ｍ、ｎ＋１）は、信号線Ｇ_ｉ（ｂ）、Ｄ_ｊ＋１、Ｄ_ｊ＋２それぞれに対応して接続される第１スイッチング素子Ｑａ及び第２スイッチング素子Ｑｂと、これに接続された液晶キャパシタＣｌｃ、第１ストレージキャパシタＣｓｔａ、及び第２ストレージキャパシタＣｓｔｂを含む。

これと類似するように、第１画素ＰＸ（ｍ、ｎ）と画素の列方向に隣接する第３画素ＰＸ（ｍ＋１、ｎ）は、ｉ＋１番目（ｉ＝１、２、．．．、ｎ）対のゲート線Ｇ_ｉ＋１（ａ）、Ｇ_ｉ＋１（ｂ）のうちの前段ゲート線Ｇ_ｉ＋１（ａ）と、ｊ番目及びｊ＋１番目（ｊ＝１、２、．．．、ｍ）データ線Ｄ_ｊ、Ｄ_ｊ＋１に接続されており、信号線Ｇ_ｉ＋１（ａ）、Ｄ_ｊ、Ｄ_ｊ＋１それぞれに対応して接続される第１スイッチング素子Ｑａ及び第２スイッチング素子Ｑｂと、これに接続された液晶キャパシタＣｌｃ、第１ストレージキャパシタＣｓｔａ、及び第２ストレージキャパシタＣｓｔｂとを含む。

第２画素ＰＸ（ｍ、ｎ＋１）と画素の列方向に隣接する第４画素ＰＸ（ｍ＋１、ｎ＋１）は、ｉ＋１番目（ｉ＝１、２、．．．、ｎ）対のゲート線Ｇ_ｉ＋１（ａ）、Ｇ_ｉ＋１（ｂ）のうちの後段ゲート線Ｇ_ｉ＋１（ｂ）と、ｊ＋１番目及びｊ＋２番目（ｊ＝１、２、．．．、ｍ）データ線Ｄ_ｊ＋１、Ｄ_ｊ＋２に接続されており、信号線Ｇ_ｉ＋１（ｂ）、Ｄ_ｊ＋１、Ｄ_ｊ＋２それぞれに対応して接続される第１スイッチング素子Ｑａ及び第２スイッチング素子Ｑｂと、これに接続された液晶キャパシタＣｌｃ、第１ストレージキャパシタＣｓｔａ、及び第２ストレージキャパシタＣｓｔｂを含む。

画素の行方向に互いに隣接する第１画素ＰＸ（ｍ、ｎ）及び第２画素ＰＸ（ｍ、ｎ＋１）はｊ＋１番目データ線Ｄ_ｊ＋１を共有し、第３画素ＰＸ（ｍ＋１、ｎ）及び第４画素ＰＸ（ｍ＋１、ｎ＋１）はｊ＋１番目データ線Ｄ_ｊ＋１を共有する。

図２及び図５と共に、図６を参照すると、ｉ番目対のゲート線Ｇ_ｉ（ａ）、Ｇ_ｉ（ｂ）のうちの前段ゲート線Ｇ_ｉ（ａ）にゲートオン電圧が印加されると、導通した第１スイッチング素子Ｑａ及び第２スイッチング素子Ｑｂを通じてデータ電圧が第１画素ＰＸ（ｍ、ｎ）に印加される。つまり、第１画素電極ＰＥａには第１スイッチング素子Ｑａを通じて第１データ線Ｄ_ｊに流れるデータ電圧が印加され、第２画素電極ＰＥｂには第２スイッチング素子Ｑｂを通じて第２データ線Ｄ_ｊ＋１に流れるデータ電圧が印加される。

その後、ｉ番目対のゲート線Ｇ_ｉ（ａ）、Ｇ_ｉ（ｂ）のうちの後段ゲート線Ｇ_ｉ（ｂ）にゲートオン電圧が印加されると、導通した第１スイッチング素子及び第２スイッチング素子を通じて、データ電圧が第２画素ＰＸ（ｍ、ｎ＋１）に印加されるが、第２画素ＰＸ（ｍ、ｎ＋１）の第１画素電極ＰＥａには第１スイッチング素子を通じて第２データ線Ｄ_ｊ＋１に流れるデータ電圧が印加され、第２画素電極ＰＥｂには第２スイッチング素子を通じて第３データ線Ｄ_ｊ＋２に流れるデータ電圧が印加される。したがって、第２データ線Ｄ_ｊ＋１には、ゲート線Ｇ_ｉ（ａ）にゲートオン信号が印加される間に、第１画素ＰＸ（ｍ、ｎ）の第２画素電極ＰＥｂのためのデータ電圧が印加される。また、第２データ線Ｄ_ｊ＋１には、ゲート線Ｇ_ｉ（ｂ）にゲートオン信号が印加される間に、第２画素ＰＸ（ｍ、ｎ＋１）の第１画素電極ＰＥａのためのデータ電圧が印加される。

第１画素電極ＰＥａ及び第２画素電極ＰＥｂに印加されるデータ電圧は、各画素ＰＸ（ｍ、ｎ）、ＰＸ（ｍ、ｎ＋１）が表示しようとする輝度に対応するデータ電圧であり、共通電極（Ｖｃｏｍ）に対してそれぞれ極性が互いに反対である。例えば、第１データ線Ｄ_ｊに印加されるデータ電圧の極性が（＋）の場合、第２データ線Ｄ_ｊ＋１に印加されるデータ電圧の極性は（−）であり、第３データ線Ｄ_ｊ＋２に印加されるデータ電圧の極性は（＋）である。逆に、第１データ線Ｄ_ｊに印加されるデータ電圧の極性が（−）の場合、第２データ線Ｄ_ｊ＋１に印加されるデータ電圧の極性は（＋）であり、第３データ線Ｄ_ｊ＋２に印加されるデータ電圧の極性は（−）である。このように、本発明の実施形態による液晶表示装置のデータ線はコラム反転駆動形態であり得る。

一般に、画素の行方向に互いに隣接する二つの画素は、互いに同じ一つのゲート線と、互いに異なる四つのデータ線とに接続される。つまり、互いに隣接する各画素の第１画素電極及び第２画素電極に接続される第１スイッチング素子及び第２スイッチング素子は同じゲート線に接続しているが、それぞれ互いに異なるデータ線に接続して、互いに異なるデータ線を通じてデータ電圧の印加を受ける。

しかし、本実施形態による液晶表示装置の画素の行方向に互いに隣接する二つの画素は、一対のゲート線のいずれか一つと接続し、隣接して配置される三つのデータ線のうちの中央に配置されたデータ線を互いに共有する。したがって、データ線の数が減って、液晶表示装置の駆動部のコストを節減することができる。本実施形態による液晶表示装置の信号線及び画素の配置によれば、一般的な信号線及び画素の配置に比べ、ゲート線が対をなして配置されることで、ゲート線の数が増えるが、ゲート信号はゲートオン／オフ信号に過ぎないので、データ駆動部に比べてゲート駆動部の動作が比較的に簡単であり、そのため製造コストが低いことと知られている。

以下、図７を参照して、図５に示した液晶表示装置の画素構造の一例について説明する。図７は、図５に示した液晶表示装置の画素構造の一例を示す。

図７を参照すると、本実施形態による液晶表示装置は、複数の第１画素ＰＸ（ｍ、ｎ）及び複数の第２画素ＰＸ（ｍ、ｎ＋１）と、第１画素ＰＸ（ｍ、ｎ）及び第２画素ＰＸ（ｍ、ｎ＋１）に対して画素の列方向にそれぞれ隣接する複数の第３画素ＰＸ（ｍ＋１、ｎ）及び複数の第４画素ＰＸ（ｍ＋１、ｎ＋１）と、これに接続される複数対のゲート線１２１ａ、１２１ｂ及び複数のデータ線１７１ａ、１７１ｂ、１７１ｃとを含む。各画素ＰＸ（ｍ、ｎ）、ＰＸ（ｍ、ｎ＋１）、ＰＸ（ｍ＋１、ｎ）、ＰＸ（ｍ＋１、ｎ＋１）は、第１スイッチング素子及び第２スイッチング素子に接続される第１画素電極１９１ａと第２画素電極１９１ｂとを含む。

第１スイッチング素子及び第２スイッチング素子は薄膜トランジスタなどの三端子素子であって、各制御電極は第１ゲート電極１２４ａ及び第２ゲート電極１２４ｂであり、各入力電極は第１ソース電極１７３ａ及び第２ソース電極１７３ｂであり、各出力電極は第１ドレイン電極１７５ａ及び第２ドレイン電極１７５ｂである。各制御電極は、複数対のゲート線１２１ａ、１２１ｂのいずれか一つに接続され、各入力電極は複数のデータ線１７１ａ、１７１ｂ、１７１ｃのいずれか一つに接続され、各出力電極は第１コンタクトホール１８５ａ及び第２コンタクトホール１８５ｂを通じ、第１画素電極１９１ａと第２画素電極１９１ｂに接続される。第１画素電極１９１ａと第２画素電極１９１ｂは同じ層に形成され、交互に配置されている。

本実施形態による液晶表示装置は、維持電極線１３１及び維持電極１３５ａ、１３５ｂを含み、維持電極１３５ａ、１３５ｂは第１画素電極１９１ａ及び第２画素電極１９１ｂと重畳し、ストレージキャパシタを形成する。

次に、図２と共に図８を参照して、本発明の他の一実施形態による液晶表示装置の信号線、画素の配置、及びその駆動方法について説明する。図８は、本発明の一実施形態による液晶表示装置の互いに隣接する四つの画素に対する等価回路図である。

図８を参照すると、本実施形態による液晶表示装置は、画素の行方向に隣接する複数の第１画素ＰＸ（ｍ、ｎ）及び複数の第２画素ＰＸ（ｍ、ｎ＋１）と、第１画素ＰＸ（ｍ、ｎ）及び第２画素ＰＸ（ｍ、ｎ＋１）に対して画素の列方向にそれぞれ隣接する第３画素ＰＸ（ｍ＋１、ｎ）及び複数の第４画素ＰＸ（ｍ＋１、ｎ＋１）と、これに接続される複数のゲート線Ｇ_ｉ、Ｇ_ｉ＋１及び複数対のデータ線Ｄ_ｊ及びＤ_ｊ’、Ｄ_ｊ＋１及びＤ_ｊ＋１’、Ｄ_ｊ＋２及びＤ_ｊ＋２’とを含む。

ゲート線Ｇ_ｉ、Ｇ_ｉ＋１は、それぞれ画素の列方向に上下に配置される第１支線Ｇ_ｉＴ、Ｇ_ｉ＋１Ｔ及び第２支線Ｇ_ｉＢ、Ｇ_ｉ＋１Ｂに分岐する。複数対のデータ線Ｄ_ｊ及びＤ_ｊ’、Ｄ_ｊ＋１及びＤ_ｊ＋１’、Ｄ_ｊ＋２及びＤ_ｊ＋２’は、画素行に沿ってそれぞれ対をなして配置されている。

第１画素ＰＸ（ｍ、ｎ）の第１画素電極ＰＥａに接続される第１スイッチング素子Ｑａの制御端子は、ｉ番目ゲート線Ｇ_ｉの第１支線Ｇ_ｉＴに接続されており、入力端子は、ｊ番目対のデータ線Ｄ_ｊ、Ｄ_ｊ’のうちの一つＤ_ｊ’とと接続されている。第１画素ＰＸ（ｍ、ｎ）の第２画素電極ＰＥｂに接続される第２スイッチング素子Ｑｂの制御端子は、ｉ番目ゲート線Ｇ_ｉの第１支線Ｇ_ｉＴに接続されており、入力端子は、ｊ＋１番目対のデータ線Ｄ_ｊ＋１、Ｄ_ｊ＋１’のうちの一つＤ_ｊ＋１’と接続されている。

画素の行方向に第１画素ＰＸ（ｍ、ｎ）と隣接する第２画素ＰＸ（ｍ、ｎ＋１）の第１画素電極ＰＥａ及び第２画素電極ＰＥｂにそれぞれ接続される第１スイッチング素子Ｑａ及び第２スイッチング素子Ｑｂの制御端子は、ｉ＋１番目ゲート線の第１支線Ｇ_ｉ＋１Ｔに接続されており、入力端子は、ｊ＋１番目対のデータ線Ｄ_ｊ＋１、Ｄ_ｊ＋１’のうちの一つＤ_ｊ＋１’と、ｊ＋２番目対のデータ線Ｄ_ｊ＋２、Ｄ_ｊ＋２’のうちの一つＤ_ｊ＋２’とそれぞれ接続されている。

第１画素ＰＸ（ｍ、ｎ）と画素の列方向に隣接する第３画素ＰＸ（ｍ＋１、ｎ）の第１画素電極ＰＥａ及び第２画素電極ＰＥｂにそれぞれ接続される第１スイッチング素子Ｑａ及び第２スイッチング素子Ｑｂの制御端子は、ｉ番目ゲート線Ｇ_ｉの第２支線Ｇ_ｉＢに接続されており、入力端子は、ｊ番目対のデータ線Ｄ_ｊ、Ｄ_ｊ’のうちの他の一つＤ_ｊと、ｊ＋１番目対のデータ線Ｄ_ｊ＋１、Ｄ_ｊ＋１’のうちの他の一つＤ_ｊ＋１とそれぞれ接続される。

また、画素の列方向に第２画素ＰＸ（ｍ、ｎ＋１）と隣接し、画素の行方向に第３画素ＰＸ（ｍ＋１、ｎ）と隣接する第４画素ＰＸ（ｍ＋１、ｎ＋１）の第１画素電極ＰＥａ及び第２画素電極ＰＥｂにそれぞれ接続される第１スイッチング素子Ｑａ及び第２スイッチング素子Ｑｂの制御端子は、ｉ＋１番目ゲート線Ｇ_ｉ＋１の第２支線Ｇ_ｉ＋１Ｂに接続されており、入力端子は、ｊ＋１番目対のデータ線Ｄ_ｊ＋１、Ｄ_ｊ＋１’のうちの他の一つＤ_ｊ＋１と、ｊ＋２番目対のデータ線Ｄ_ｊ＋２、Ｄ_ｊ＋２’のうちの他の一つＤ_ｊ＋２とそれぞれ接続される。

このように、本実施形態による液晶表示装置の画素の行方向に互いに隣接する第１画素ＰＸ（ｍ、ｎ）及び第２画素ＰＸ（ｍ、ｎ＋１）はデータ線Ｄ_ｊ＋１’を共有し、画素の行方向に互いに隣接する第３画素ＰＸ（ｍ＋１、ｎ）及び第４画素ＰＸ（ｍ＋１、ｎ＋１）はデータ線Ｄ_ｊ＋１を共有する。

また、本実施形態による液晶表示装置の画素の列方向に隣接した第１画素ＰＸ（ｍ、ｎ）及び第３画素ＰＸ（ｍ＋１、ｎ）は、同一のゲート線Ｇ_ｉの上下の第１及び第２支線Ｇ_ｉＴ、Ｇ_ｉＢにそれぞれ接続して、ゲートオン／オフ電圧を一つのゲート線Ｇ_ｉを通じて印加を受け、画素の列方向に互いに隣接する第２画素ＰＸ（ｍ、ｎ＋１）と第４画素ＰＸ（ｍ＋１、ｎ＋１）は、同一のゲート線Ｇ_ｉ＋１の上下の第１及び第２支線Ｇ_ｉ＋１Ｔ、Ｇ_ｉ＋１Ｂにそれぞれ接続して、一つのゲート線Ｇ_ｉ＋１を通じてゲートオン／オフ電圧の印加を受ける。したがって、データ線とゲート線の数が減って、液晶表示装置の駆動部のコストを節減することができ、駆動速度が速くなる。

以下、図９を参照して、本発明の他の一実施形態による液晶表示装置の信号線及び画素の配置について説明する。図９は、本発明の一実施形態による液晶表示装置の互いに隣接する二つの画素に対する等価回路図である。

図９に示した液晶表示装置の信号線及び画素の配置は、図５に示した信号線及び画素の配置と類似している。第１画素ＰＸ（ｍ、ｎ）は、ｉ番目対のゲート線Ｇ_ｉ（ａ）、Ｇ_ｉ（ｂ）のうちの前段ゲート線Ｇ_ｉ（ａ）と、ｊ番目及びｊ＋１番目データ線Ｄ_ｊ、Ｄ_ｊ＋１に接続されている。また、画素の行方向に第１画素ＰＸ（ｍ、ｎ）に隣接する第２画素ＰＸ（ｍ、ｎ＋１）は、ｉ番目対のゲート線Ｇ_ｉ（ａ）、Ｇ_ｉ（ｂ）のうちの後段ゲート線Ｇ_ｉ（ｂ）と、ｊ＋１番目及びｊ＋２番目データ線Ｄ_ｊ＋１、Ｄ_ｊ＋２に接続される。また、画素の行方向に互いに隣接する第１画素ＰＸ（ｍ、ｎ）及び第２画素ＰＸ（ｍ、ｎ＋１）はｊ＋１番目データ線Ｄ_ｊ＋１を共有する。

しかし、図５に示した液晶表示装置とは異なって、ストレージキャパシタＣｓｔの二端子が第１スイッチング素子Ｑａ及び第２スイッチング素子Ｑｂの出力端子と接続される。

図１０は、ストレージキャパシタＣｓｔの二端子が第１スイッチング素子Ｑａ及び第２スイッチング素子Ｑｂの出力端子と接続する構造の一例を示す。

図１０を参照すると、各画素ＰＸの第１画素電極ＰＥａは、コンタクトホール１８６を通じて保持容量電極１７８と接続し、第１画素電極ＰＥａと同一の電圧が印加される。保持容量電極１７８は絶縁膜１８０を介在して第２画素電極ＰＥｂと重畳し、ストレージキャパシタＣｓｔを形成する。

次に、図２及び図１１を参照して、本発明の他の一実施形態による液晶表示装置の信号線、画素の配置、及びその駆動方法について説明する。図１１は、本発明の一実施形態による液晶表示装置の互いに隣接する二つの画素に対する等価回路図である。

図２及び図１１を参照すると、本実施形態による液晶表示装置は、画素の行方向に隣接する複数の第１画素ＰＸ（ｍ、ｎ）及び複数の第２画素ＰＸ（ｍ、ｎ＋１）と、これに接続される複数のゲート線Ｇ_ｉ、Ｇ_ｉ＋１、Ｇ_ｉ＋２と複数のデータ線Ｄ_ｊ、Ｄ_ｊ＋１、Ｄ_ｊ＋２とを含む。

第１画素ＰＸ（ｍ、ｎ）は、ｉ番目（ｉ＝１、２、．．．、ｎ）ゲート線Ｇ_ｉとｊ番目データ線Ｄ_ｊに接続される第１スイッチング素子Ｑａと、ｉ＋１番目ゲート線Ｇ_ｉ＋１とｊ＋１番目データ線Ｄ_ｊ＋１に接続される第２スイッチング素子Ｑｂと、第１スイッチング素子Ｑａに接続された第１ストレージキャパシタＣｓｔａ及び第２スイッチング素子Ｑｂに接続された第２ストレージキャパシタＣｓｔｂとを含む。また、第１画素ＰＸ（ｍ、ｎ）は、ｉ＋２番目ゲート線Ｇ_ｉ＋２と第２スイッチング素子Ｑｂの出力端子に接続される第３スイッチング素子Ｑｃを含む。

第１画素電極ＰＥａは第１スイッチング素子Ｑａと接続され、第２画素電極ＰＥｂは第３スイッチング素子Ｑｃを通じて第２スイッチング素子Ｑｂと接続される。

画素の行方向に第１画素ＰＸ（ｍ、ｎ）に隣接する第２画素ＰＸ（ｍ、ｎ＋１）は、ｉ番目（ｉ＝１、２、．．．、ｎ）ゲート線Ｇ_ｉとｊ＋１番目データ線Ｄ_ｊ＋１に接続される第１スイッチング素子Ｑａと、ｉ＋１番目ゲート線Ｇ_ｉ＋１とｊ＋２番目データ線Ｄ_ｊ＋２に接続される第２スイッチング素子Ｑｂと、第１スイッチング素子Ｑａに接続された第１ストレージキャパシタＣｓｔａ及び第２スイッチング素子Ｑｂに接続された第２ストレージキャパシタＣｓｔｂとを含む。また、第２画素ＰＸ（ｍ、ｎ＋１）は、ｉ＋２番目ゲート線Ｇ_ｉ＋２と第２スイッチング素子Ｑｂの出力端子に接続される第３スイッチング素子Ｑｃを含む。

画素の行方向に互いに隣接する第１画素ＰＸ（ｍ、ｎ）及び第２画素ＰＸ（ｍ、ｎ＋１）は、ｊ＋１番目データ線Ｄ_ｊ＋１を共有する。

ｉ番目ゲート線Ｇ_ｉにゲートオン電圧が印加されると、導通した第１スイッチング素子Ｑａを通じ、データ電圧が第１画素ＰＸ（ｍ、ｎ）及び第２画素ＰＸ（ｍ、ｎ＋１）に印加される。つまり、第１画素ＰＸ（ｍ、ｎ）及び第２画素ＰＸ（ｍ、ｎ＋１）の第１画素電極ＰＥａには、第１スイッチング素子Ｑａを通じ、第１データ線Ｄ_ｊに流れるデータ電圧と、第２データ線Ｄ_ｊ＋１に流れるデータ電圧とがそれぞれ印加されて、Ａ地点にはデータ電圧が充電される。

その後、ｉ番目ゲート線Ｇ_ｉにゲートオフ電圧が印加され、ｉ＋１番目ゲート線Ｇ_ｉ＋１にゲートオン電圧が印加されると、Ａ地点はフローティングとなり、導通した第２スイッチング素子を通じてデータ電圧が第１画素ＰＸ（ｍ、ｎ）及び第２画素ＰＸ（ｍ、ｎ＋１）に印加される。つまり、第１画素ＰＸ（ｍ、ｎ）及び第２画素ＰＸ（ｍ、ｎ＋１）の第２画素電極ＰＥｂには、第２スイッチング素子Ｑｂを通じ、第２データ線Ｄ_ｊ＋１に流れるデータ電圧と、第３データ線Ｄ_ｊ＋２に流れるデータ電圧とがそれぞれ印加される。

その後、ｉ＋１番目ゲート線Ｇ_ｉ＋１にはゲートオフ電圧が印加され、ｉ＋２番目ゲート線Ｇ_ｉ＋２にゲートオン電圧が印加されると、第２スイッチング素子Ｑｂの出力端子はフローティングとなり、第３スイッチング素子Ｑｃが導通して、第２画素電極ＰＥｂに印加されて充電されていたデータ電圧が第３スイッチング素子Ｑｃを通じてＢ地点に伝達され、液晶キャパシタＣｌｃの二端子をなすＡ地点とＢ地点との間に所望する大きさのデータ電圧が充電される。

この時、液晶キャパシタＣｌｃの二端子に印加されるデータ電圧は、各画素ＰＸ（ｍ、ｎ）、ＰＸ（ｍ、ｎ＋１）が表示しようとする輝度に対応するデータ電圧であり、共通電極Ｖｃｏｍに対してそれぞれ極性が互いに反対である。前述した実施形態による液晶表示装置のように、第１画素電極ＰＥａ及び第２画素電極ＰＥｂに印加されるデータ電圧は、各画素ＰＸ（ｍ、ｎ）、ＰＸ（ｍ、ｎ＋１）が表示しようとする輝度に対応するデータ電圧であり、共通電極Ｖｃｏｍに対してそれぞれ極性が互いに反対である。

例えば、第１データ線Ｄ_ｊに印加されるデータ電圧の極性が（＋）の場合、第２データ線Ｄ_ｊ＋１に印加されるデータ電圧の極性は（−）であり、第３データ線Ｄ_ｊ＋２に印加されるデータ電圧の極性は（＋）である。逆に、第１データ線Ｄ_ｊに印加されるデータ電圧の極性が（−）の場合、第２データ線Ｄ_ｊ＋１に印加されるデータ電圧の極性は（＋）であり、第３データ線Ｄ_ｊ＋２に印加されるデータ電圧の極性は（−）である。このように、本発明の実施形態による液晶表示装置のデータ線はコラム反転駆動形態であり得る。

一般に、液晶キャパシタＣｌｃの一端子が充電後にフローティングの状態であり、他の一端子が充電中の場合、互いに異なる極性を有する電圧を所望する大きさに充電することが困難である。しかし、本実施形態による液晶表示装置によれば、互いに異なるゲートオン時間の間に第１スイッチング素子Ｑａ及び第２スイッチング素子Ｑｂを通じて第１画素電極ＰＥａ及び第２画素電極ＰＥｂそれぞれに印加されるデータ電圧が、各ゲートがオフされた時間に、フローティングされた第１スイッチング素子Ｑａ及び第２スイッチング素子Ｑｂの出力端子を通じて液晶キャパシタＣｌｃに充電される。したがって、液晶キャパシタＣｌｃの両端子がフローティングされた状態で充電されるので、互いに異なる極性を有する電圧を所望する大きさに充電することができる。

次に、図２及び図１２を参照して、本発明の他の一実施形態による液晶表示装置の信号線、画素の配置、及び駆動方法について説明する。図１２は、本発明の他の一実施形態による画素の等価回路図である。

図１２を参照すると、本実施形態による液晶表示装置は、画素の列方向に隣接する複数の第１画素ＰＸ（ｍ）及び複数の第２画素ＰＸ（ｍ＋１）と、これに接続される複数のゲート線Ｇ_ｉ、Ｇ_ｉ＋１、Ｇ_ｉ＋２及び複数対のデータ線Ｄ_ｊ及びＤ_ｊ’、Ｄ_ｊ＋１及びＤ_ｊ＋１’とを含む。

ゲート線Ｇ_ｉ、Ｇ_ｉ＋１、Ｇ_ｉ＋２は、それぞれ画素の列方向に上下に配置される第１支線Ｇ_ｉＴ、Ｇ_ｉ＋１Ｔ、Ｇ_ｉ＋２Ｔ及び第２支線Ｇ_ｉＢ、Ｇ_ｉ＋１Ｂ、Ｇ_ｉ＋２Ｂに分岐する。複数対のデータ線Ｄ_ｊ及びＤ_ｊ’、Ｄ_ｊ＋１及びＤ_ｊ＋１’は画素行に沿ってそれぞれ対をなして配置されている。

第１画素ＰＸ（ｍ）の第１画素電極ＰＥａに接続される第１スイッチング素子Ｑａの制御端子はｉ番目ゲート線Ｇ_ｉの第１支線Ｇ_ｉＴに接続されており、入力端子はｊ番目対のデータ線Ｄ_ｊ、Ｄ_ｊ’のうちの一つＤ_ｊ’と接続される。第１画素ＰＸ（ｍ）の第２画素電極ＰＥｂに接続される第２スイッチング素子Ｑｂの制御端子はｉ＋１番目ゲート線Ｇ_ｉ＋１の第１支線Ｇ_ｉ＋１Ｔに接続されており、入力端子はｊ＋１番目対のデータ線Ｄ_ｊ＋１、Ｄ_ｊ＋１’のうちの一つＤ_ｊ＋１’に接続される。また、第１画素ＰＸ（ｍ）の第２スイッチング素子Ｑｂの出力端子に接続される第３スイッチング素子Ｑｃの入力端子はｉ＋２番目ゲート線Ｇ_ｉ＋２の第１支線Ｇ_ｉ＋２Ｔに接続される。

第２画素ＰＸ（ｍ＋１）の第１画素電極ＰＥａに接続される第１スイッチング素子Ｑａの制御端子はｉ番目ゲート線Ｇｉの第２支線Ｇ_ｉＢに接続されており、入力端子はｊ番目対のデータ線Ｄ_ｊ、Ｄ_ｊ’のうちの他の一つＤ_ｊと接続される。第１画素ＰＸ（ｍ）の第２画素電極ＰＥｂに接続される第２スイッチング素子Ｑｂの制御端子はｉ＋１番目ゲート線Ｇ_ｉ＋１の第２支線Ｇ_ｉ＋１Ｂに接続されており、入力端子はｊ＋１番目対のデータ線Ｄ_ｊ＋１、Ｄ_ｊ＋１’のうちの他の一つＤ_ｊ＋１に接続される。また、第２画素ＰＸ（ｍ＋１）の第２スイッチング素子Ｑｂの出力端子に接続される第３スイッチング素子_Ｑｃの入力端子はｉ＋２番目ゲート線Ｇ_ｉ＋２の第２支線Ｇ_ｉ＋２Ｂに接続される。

このように、本実施形態による液晶表示装置の画素の列方向に互いに隣接する第１画素ＰＸ（ｍ）及び第２画素ＰＸ（ｍ＋１）の第１画素電極ＰＥａ及び第２画素電極ＰＥｂに接続される第１スイッチング素子Ｑａの制御端子は、それぞれ同一のゲート線Ｇ_ｉの支線Ｇ_ｉＴ、Ｇ_ｉＢに接続し、第２スイッチング素子Ｑｂの制御端子は、それぞれ同一のゲート線Ｇ_ｉ＋１の支線に接続して、一つのゲート線Ｇ_ｉ、Ｇ_ｉ＋１を通じてゲートオン／オフ電圧の印加を受ける。

また、第１画素ＰＸ（ｍ）及び第２画素ＰＸ（ｍ＋１）の第２スイッチング素子Ｑｂの出力端子に接続される第３スイッチング素子Ｑｃの入力端子は、ｉ＋２番目ゲート線Ｇ_ｉ＋２の支線Ｇ_ｉ＋２Ｔ、Ｇ_ｉ＋２Ｂにそれぞれ接続して、一つのゲート線Ｇ_ｉ＋２を通じてゲートオン／オフ電圧の印加を受ける。これにより、同一のゲート線によりゲート信号を印加して複数のスイッチング素子を駆動するため駆動速度が速くなる。

次に、図２と共に図１３及び図１４を参照して、本発明の他の一実施形態による液晶表示装置の配置及び駆動方法について説明する。

図１３は、本発明の他の一実施形態による液晶表示装置の一つの画素の等価回路図であり、図１４は、図１３に示した液晶表示装置の一つの画素に印加される信号の波形図である。

図２及び図１３を参照すると、本実施形態による液晶表示装置は、画素ＰＸの第１画素電極ＰＥａに接続される第１スイッチング素子Ｑａと、画素ＰＸの第２画素電極ＰＥｂに接続される第２スイッチング素子Ｑｂと、これに接続される複数のゲート線Ｇｉ、Ｇ_ｉ＋１及びデータ線Ｄ_ｊとを含む。また、第１スイッチング素子Ｑａ及び第２スイッチング素子Ｑｂに接続される液晶キャパシタＣｌｃ及び昇圧キャパシタＣｂを含む。第１スイッチング素子Ｑａの制御端子は第１ゲート線Ｇ_ｉに接続されており、入力端子はデータ線Ｄ_ｊに接続される。第２スイッチング素子Ｑｂの制御端子は第２ゲート線Ｇ_ｉ＋１に接続されており、入力端子は第１スイッチング素子Ｑａと同様にデータ線Ｄ_ｊに接続される。第１スイッチング素子Ｑａ及び第２スイッチング素子Ｑｂの出力端子は液晶キャパシタＣｌｃ及び昇圧キャパシタＣｂに接続される。昇圧キャパシタＱｂの両端子は第１スイッチング素子Ｑａ及び第２スイッチング素子Ｑｂに接続される。

以下、図１４を参照して、図１３に示した液晶表示装置の駆動方法について説明する。

図１３及び図１４を参照すると、第１ゲート線Ｇ_ｉにゲートオン信号が印加されて第１スイッチング素子Ｑａが導通すると、第１画素電極ＰＥａにデータ線Ｄ_ｊを通じて第１データ電圧が印加され、Ａ地点には第１データ電圧が充電される。

第１ゲート線Ｇｉにゲートオフ信号が印加され、第２ゲート線Ｇ_ｉ＋１にゲートオン信号が印加されて、第２スイッチング素子Ｑｂが導通すると、第２画素電極ＰＥｂにデータ線Ｄ_ｊを通じて第２データ電圧が印加され、Ｂ地点には第２データ電圧が充電される。このとき、Ｂ地点の電圧Ｖｂが高まることにより、Ａ地点の電圧Ｖａも昇圧される。したがって、Ａ地点及びＢ地点と接続される液晶キャパシタの両端子の充電電圧が変化するようになる。この時、昇圧される電圧の大きさは、昇圧キャパシタＣｂの容量の大きさによって変化可能である。したがって、昇圧キャパシタＣｂの大きさを調節することで、互いに異なるゲートオン信号の印加時、液晶キャパシタＣｌｃに充電されるデータ電圧を所望する大きさに調節することができる。

本実施形態による液晶表示装置においては、二つのゲート線、一つのデータ線、及び昇圧キャパシタを利用して液晶キャパシタに充電される電圧の大きさを調節することができる。したがって、一つのゲート線と二つのデータ線を利用して駆動する方式に比べ、データ線の数が減って、液晶表示装置の駆動部のコストを節減することができる。

以下、図１５を参照して、本発明の他の一実施形態による液晶表示装置の信号線及び画素の配置について説明する。図１５は、本発明の他の一実施形態による液晶表示装置の一つの画素に対する等価回路図である。

図１５を参照すると、本実施形態による液晶表示装置の信号線及び画素の配置は、図１３に示した液晶表示装置と類似している。しかし、図１３に示した液晶表示装置とは異なって、第１ゲート線Ｇ_ｉと昇圧キャパシタＣｂの一端子Ｂに接続される第４スイッチング素子Ｑｄをさらに含む。第４スイッチング素子Ｑｄの制御端子は第１ゲート線Ｇ_ｉに接続し、入力端子は基準電圧Ｖｒｅｆの印加部に接続される。したがって、第１ゲート線Ｇ_ｉにゲートオン信号が入力されて、画素ＰＸの第１画素電極ＰＥａに第１データ電圧が印加される時、昇圧キャパシタＣｂの一端子Ｂと液晶キャパシタＣｌｃの一端子の電圧を基準電圧Ｖｒｅｆに変化させる。これは、全フレームにわたって昇圧キャパシタＣｂの一端子Ｂと液晶キャパシタＣｌｃの一端子に入力されている電圧の影響を最少化するために、昇圧キャパシタＣｂの一端子Ｂと液晶キャパシタＣｌｃの一端子に基準電圧である基準電圧Ｖｒｅｆを入力して、リフレッシュ（ｒｅｆｒｅｓｈ）するためである。

前述した実施形態による液晶表示装置の信号線、画素の配置、及び駆動方法は、少なくとも一部分が同じ層に形成されて交互に配置される第１画素電極と第２画素電極を含む全ての形態の画素構造に適用できる。

以上、本発明の好ましい実施形態について詳細に説明したが、本発明の権利範囲はこれらに限定されず、次の請求範囲で定義している本発明の基本概念を利用した当業者の種々の変形及び改良形態も本発明の権利範囲に属するものである。

３ 液晶層
３１ 液晶分子
１００、２００ 表示板
３００ 液晶表示板組立体
４００ 駆動部
５００ データ駆動部
６００ 信号制御部
８００ 階調電圧生成部
Ｃｌｃ 液晶キャパシタ
Ｃｓｔａ 第１ストレージキャパシタ
Ｃｓｔｂ 第２ストレージキャパシタ
Ｃｂ 昇圧キャパシタ
Ｑａ 第１スイッチング素子
Ｑｂ 第２スイッチング素子
ＣＬ 横中央線
ＣＦ カラーフィルタ
Ｇ_ｉ（ａ）、Ｇ_ｉ（ｂ）、Ｇ_ｉ＋１（ａ）、Ｇ_ｉ＋１（ｂ）、Ｇ_ｉ、Ｇ_ｉ＋１、Ｇ_ｉ＋２ ゲート線
Ｄ_ｊ、Ｄ_ｊ’、Ｄ_ｊ＋１、Ｄ_ｊ＋１’、Ｄ_ｊ＋２、Ｄ_ｊ＋２’ データ線
ＰＸ 画素
ＰＸ（ｍ、ｎ） 第１画素
ＰＸ（ｍ、ｎ＋１） 第２画素
ＰＥａ 第１画素電極
ＰＥｂ 第２画素電極

Claims (20)

1. 互いに対向する第１基板及び第２基板と、
   前記第１基板と第２基板との間に介在しており、液晶分子を含む液晶層と、
   前記第１基板上に形成され、ゲート信号を伝達する第１ゲート線及び第２ゲート線と、
   前記第１基板上に形成される第１データ線、第２データ線及び第３データ線と、
   前記第１ゲート線及び前記第１データ線と接続される第１スイッチング素子と、
   前記第１ゲート線及び前記第２データ線と接続される第２スイッチング素子と、
   前記第２ゲート線及び前記第２データ線と接続される第３スイッチング素子と、
   前記第２ゲート線及び前記第３データ線と接続される第４スイッチング素子と、
   前記第１スイッチング素子及び第２スイッチング素子とそれぞれ接続され、互いに分離される第１画素電極及び第２画素電極と、
   前記第３スイッチング素子及び第４スイッチング素子とそれぞれ接続され、互いに分離される第３画素電極及び第４画素電極とを含み、
   前記第１画素電極と前記第２画素電極は第１液晶キャパシタを形成し、前記第３画素電極と前記第４画素電極は第２液晶キャパシタを形成する液晶表示装置。
2. 前記第１画素電極及び第２画素電極は複数の枝電極を含み、前記第１画素電極の枝電極と前記第２画素電極の枝電極とは交互に配置されており、
   前記第３画素電極及び第４画素電極は複数の枝電極を含み、前記第３画素電極の枝電極と前記第４画素電極の枝電極とは交互に配置される、請求項１に記載の液晶表示装置。
3. 前記第１ゲート線にゲートオン信号が印加される場合、
   前記第１画素電極には前記第１データ線を通じて第１データ電圧が印加され、前記第２画素電極には前記第２データ線を通じて第２データ電圧が印加され、
   前記第１データ電圧と前記第２データ電圧の極性は互いに異なる、請求項２に記載の液晶表示装置。
4. 前記第２ゲート線にゲートオン信号が印加される場合、
   前記第３画素電極には前記第２データ線を通じて第３データ電圧が印加され、前記第４画素電極には前記第３データ線を通じて第４データ電圧が印加され、
   前記第３データ電圧と前記第４データ電圧の極性は互いに異なり、
   前記第２データ電圧と前記第３データ電圧の極性は互いに同じである、請求項３に記載の液晶表示装置。
5. 前記第１基板上に形成され、ゲート信号を伝達する第３及び第４ゲート線と、
   前記第１基板上に形成される第４データ線、第５データ線、及び第６データ線と、
   前記第３ゲート線及び前記第４データ線と接続される第５スイッチング素子と、
   前記第３ゲート線及び前記第５データ線と接続される第６スイッチング素子と、
   前記第４ゲート線及び前記第５データ線と接続される第７スイッチング素子と、
   前記第４ゲート線及び前記第６データ線と接続される第８スイッチング素子と、
   前記第５スイッチング素子及び第６スイッチング素子とそれぞれ接続され、互いに分離される第５画素電極及び第６画素電極、
   前記第７スイッチング素子及び第８スイッチング素子とそれぞれ接続され、互いに分離される第７画素電極及び第８画素電極とをさらに含み、
   前記第１ゲート線と前記第３ゲート線は互いに接続し、同一のゲート信号を伝達し、
   前記第２ゲート線と前記第４ゲート線は互いに接続し、同一のゲート信号を伝達し、
   前記第５画素電極と前記第６画素電極は第３液晶キャパシタを形成し、前記第７画素電極と前記第８画素電極は第４液晶キャパシタを形成する、請求項１に記載の液晶表示装置。
6. 前記第１データ線と前記第４データ線は互いに隣接して配置され、
   前記第２データ線と前記第５データ線は互いに隣接して配置され、
   前記第３データ線と前記第６データ線は互いに隣接して配置される、請求項５に記載の液晶表示装置。
7. 前記第５画素電極及び第６画素電極は複数の枝電極を含み、前記第５画素電極の枝電極と前記第６画素電極の枝電極とは交互に配置されており、
   前記第７画素電極及び第８画素電極は複数の枝電極を含み、前記第７画素電極の枝電極と前記第８画素電極の枝電極とは交互に配置される、請求項６に記載の液晶表示装置。
8. 前記第１スイッチング素子及び第２スイッチング素子とそれぞれ接続され、互いに分離される第１ストレージキャパシタ及び第２ストレージキャパシタをさらに含む、請求項１に記載の液晶表示装置。
9. 前記第１画素電極と電気的に接続し、前記第２画素電極と絶縁膜を介在して重畳する容量電極をさらに含み、
   前記容量電極と前記第２画素電極は、前記絶縁膜を介在して重畳してストレージキャパシタを形成する、請求項１に記載の液晶表示装置。
10. 互いに対向する第１基板及び第２基板と、
    前記第１基板と第２基板との間に介在しており、液晶分子を含む液晶層と、
    前記第１基板上に形成され、ゲート信号を伝達する第１ゲート線、第２ゲート線、及び第３ゲート線と、
    前記第１基板上に形成される第１データ線及び第２データ線と、
    前記第１ゲート線及び前記第１データ線と接続される第１スイッチング素子と、
    前記第２ゲート線及び前記第２データ線と接続される第２スイッチング素子と、
    前記第３ゲート線及び前記第２スイッチング素子の出力端子に接続される第３スイッチング素子と、
    前記第１スイッチング素子及び第２スイッチング素子とそれぞれ接続され、互いに分離される第１画素電極及び第２画素電極とを含み、
    前記第３スイッチング素子の入力端子は前記第２スイッチング素子の出力端子に接続し、前記第３スイッチング素子の出力端子は前記第２画素電極に接続し、
    前記第１画素電極と前記第２画素電極は第１液晶キャパシタを形成する液晶表示装置。
11. 前記第１画素電極及び第２画素電極は複数の枝電極を含み、前記第１画素電極の枝電極と前記第２画素電極の枝電極とは交互に配置される、請求項１０に記載の液晶表示装置。
12. 前記第１ゲート線にゲートオン信号が印加される場合、前記第１画素電極には前記第１データ線を通じて第１データ電圧が印加され、前記第３画素電極には前記第２データ線を通じて第２データ電圧が印加され、
    前記第２ゲート線にゲートオン信号が印加される場合、前記第２画素電極には前記第２データ線を通じて第３データ電圧が印加され、前記第４画素電極には前記第３データ線を通じて第４データ電圧が印加され、
    前記第１データ電圧と前記第２データ電圧の極性は互いに異なり、
    前記第２データ電圧と前記第３データ電圧の極性は互いに異なり、
    前記第３ゲート線にゲートオン信号が印加される場合、
    前記第２データ電圧は前記第３スイッチング素子を通じて伝達される、請求項１１に記載の液晶表示装置。
13. 前記第１基板上に形成され、ゲート信号を伝達する第４ゲート線、第５ゲート線、及び第６ゲート線と、
    前記第１基板上に形成される第３データ線及び第４データ線と、
    前記第４ゲート線及び前記第３データ線と接続される第４スイッチング素子と、
    前記第５ゲート線及び前記第４データ線と接続される第５スイッチング素子と、
    前記第６ゲート線及び前記第５スイッチング素子の出力端子に接続される第６スイッチング素子と、
    前記第４スイッチング素子及び第５スイッチング素子とそれぞれ接続され、互いに分離される第３画素電極及び第４画素電極とをさらに含み、
    前記第１ゲート線と前記第４ゲート線は互いに接続し、同一のゲート信号を伝達し、
    前記第２ゲート線と前記第５ゲート線は互いに接続し、同一のゲート信号を伝達し、
    前記第３ゲート線と前記第６ゲート線は互いに接続し、同一のゲート信号を伝達し、
    前記第３画素電極と前記第４画素電極は第２液晶キャパシタを形成する、請求項１０に記載の液晶表示装置。
14. 前記第１データ線と前記第３データ線は互いに隣接して配置され、
    前記第２データ線と前記第４データ線は互いに隣接して配置される、請求項１３に記載の液晶表示装置。
15. 前記第３画素電極及び第４画素電極は複数の枝電極を含み、前記第３画素電極の枝電極と前記第４画素電極の枝電極とは交互に配置される、請求項１４に記載の液晶表示装置。
16. 互いに対向する第１基板及び第２基板と、
    前記第１基板と第２基板との間に介在しており、液晶分子を含む液晶層、
    前記第１基板上に形成され、ゲート信号を伝達する第１ゲート線及び第２ゲート線と、
    前記第１基板上に形成されるデータ線と、
    前記第１ゲート線及び前記データ線と接続される第１スイッチング素子と、
    前記第２ゲート線及び前記データ線と接続される第２スイッチング素子と、
    前記第１スイッチング素子及び第２スイッチング素子とそれぞれ接続され、互いに分離される第１画素電極及び第２画素電極と、
    前記第１スイッチング素子及び第２スイッチング素子とそれぞれ接続される第１容量電極及び第２容量電極が、絶縁膜を介在して重畳して形成される昇圧キャパシタとを含み、
    前記第１画素電極と前記第２画素電極は第１液晶キャパシタを形成する液晶表示装置。
17. 前記第１画素電極及び第２画素電極は複数の枝電極を含み、前記第１画素電極の枝電極と前記第２画素電極の枝電極とは交互に配置される、請求項１６に記載の液晶表示装置。
18. 前記第１ゲート線にゲートオン信号が印加される場合、
    前記第１画素電極と前記第１容量電極には前記データ線を通じて第１データ電圧が印加され、
    前記第２ゲート線にゲートオン信号が印加される場合、
    前記第２画素電極と前記第２容量電極には前記データ線を通じて第２データ電圧が印加され、前記第１画素電極と前記第１容量電極の電圧が昇圧される、請求項１７に記載の液晶表示装置。
19. 入力端子は前記第１ゲート線に接続し、出力端子は前記第２画素電極及び前記第２容量電極に接続される第３スイッチング素子をさらに含み、
    前記第３スイッチング素子の入力端子には共通電圧が印加される、請求項１６に記載の液晶表示装置。
20. 前記第１ゲート線にゲートオン信号が印加される場合、
    前記第２画素電極及び前記第２容量電極には前記第３スイッチング素子を通じて共通電圧が印加される、請求項１９に記載の液晶表示装置。
    

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