JP2010267361A - 相変化メモリ装置 - Google Patents

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Abstract

【課題】本発明は、ＰＶＴ変動にかかわらず、充分なデータセンシングウインドウを確保できる相変化メモリ装置を提供する。
【解決手段】本発明は、メモリセルを備え、ライト検証動作を行う相変化メモリ装置であって、前記メモリセルに第１のレベル又は第２のレベルのデータを書き込み、前記第１のレベルのデータが書き込まれた場合、第１の電圧により検証リード動作を行い、前記第２のレベルのデータが書き込まれた場合、第２の電圧により検証リード動作を行うように構成される。
【選択図】図２

Description

本発明は、メモリ装置に関し、特に、相変化メモリ装置に関する。
一般に、相変化メモリ装置は、メモリセルにデータが正しく格納されたか否かを検証するライト検証動作(Write Verify Function)を行う。ライト検証動作は、次のように行われる。まず、メモリセルに論理ハイ又は論理ローのデータを書き込み、検証リード動作によりメモリセルに格納されたデータを読み出す。このとき、書き込まれたデータと読み出されたデータとが不一致する場合、さらにメモリセルに同じ論理レベルを有するが、より高かったり低い電圧レベルを有するデータを書き込み、メモリセルに格納されたデータを読み出す検証リード動作が繰返して行われる。書き込まれたデータと読み出されたデータとが一致するようになれば、ライト検証動作は終了される。
ライト検証動作は、メモリセルに正確なデータを格納するために行われる。これは、ノーマルリード動作時、正確なデータを出力させるためである。メモリセルに格納されたデータは、メモリセルを貫通する電流及び基準電圧を差動増幅するセンスアンプの増幅動作により出力され得る。
図１は、従来技術による相変化メモリ装置のメモリセルに格納されるデータ分布を示す図である。図１によれば、基準電圧(Ｖｒｅｆ０)を基準として、上側には論理ハイのデータが分布し、下側には論理ローのデータが分布することが分かる。論理ハイのデータ及び論理ローのデータを区別する領域は、センシングウインドウ(Sensing Window)である。メモリセルに格納されたデータは、センシングウインドウをセンシングマージンとして、論理ハイであるか論理ローであるかが区別される。
従来は、ライト検証動作時、メモリセルを貫通する電流の量、すなわちセンスアンプの入力信号(ＳＡＩ)のレベルを適切に調節することで、センシングウインドウを確保した。しかしながら、センスアンプの入力信号(ＳＡＩ)は、工程、電圧及び温度、いわゆるＰＶＴ(Process/Voltage/Temperature)変動により変化するため、センシングウインドウも減少するという問題点がある。センシングウインドウの減少は、相変化メモリ装置の誤動作を招くことになる。
米国特許第７５２２４４９号
本発明の目的は、充分なセンシングウインドウを確保できる相変化メモリ装置を提供することにある。
本発明の実施例による相変化メモリ装置は、メモリセルを備え、ライト検証動作を行う相変化メモリ装置であって、前記メモリセルに第１のレベル又は第２のレベルのデータを書き込み、前記第１のレベルのデータが書き込まれた場合、第１の電圧により検証リード動作を行い、前記第２のレベルのデータが書き込まれた場合、第２の電圧により検証リード動作を行うように構成される。
また、本発明の実施例による相変化メモリ装置は、メモリセル、前記メモリセルを貫通する電流及び比較電圧を差動増幅して出力するセンスアンプ及び、ノーマルリード動作時、基準電圧を前記比較電圧として提供し、検証リード動作時、データにより第１の電圧又は第２の電圧を選択的に前記比較電圧として提供するように構成される電圧選択部を含む。
本発明は、ＰＶＴ変動もかかわらず、充分なデータセンシングウインドウを確保できる。
よって、安定的且つ正確なデータの入出力が可能であるため、相変化メモリ装置の動作信頼性を向上できる。
従来技術による相変化メモリ装置のメモリセルに格納されるデータの分布を示すグラフである。 本発明の実施例による相変化メモリ装置の構成を概略的に示す図である。 図２の電圧選択部の実施例の構成を示す図である。 本発明の実施例による相変化メモリ装置のメモリセルに格納されるデータの分布を示すグラフである。 マルチレベルセルを採用する相変化メモリ装置のメモリセルに格納されるデータの分布を示すグラフである。
以下、添付図面に基づき、本発明の好適な実施例を詳細に説明する。
図２は、本発明の実施例による相変化メモリ装置の構成を概略的に示す図である。図２によれば、本発明の実施例による相変化メモリ装置１は、メモリセル(Memory Cell)、コラムスイッチ１０、バイアストランジスタ２０、クランプ用トランジスタ３０、センスアンプ１００及び電圧選択部２００を含む。
メモリセル(Memory Cell)は、データを格納し、ワードラインと連結して動作する。コラムスイッチ１０は、コラムアドレスによってコラム選択を行うためにイネーブルされるコラム選択信号(ｙｉ)に応じてターンオンされる。
バイアストランジスタ２０は、メモリセル(Memory Cell)のデータをセンシングするために、バイアシング信号(ＳＡＩＬ)に応じて電源電圧(ＶＳＡ)を共通ノード(Ａ)に印加する。
クランプ用ランジスタ３０は、クランプ信号(ｃｌａｍｐ)に応じて、メモリセルのデータを読み出すのに適切な電圧範囲内にクランプする役割を果す。具体的には、メモリセルを構成する相変化物質のしきい電圧以下の所定電圧レベルにクランプする役割を果す。電圧レベルがしきい電圧以上のレベルになれば、メモリセルを構成する相変化物質が変化し得るためである。
メモリセルのデータをセンシングするために、コラム選択信号(ｙｉ)、バイアシング信号(ＳＡＩＬ)及びクランプ信号(ｃｌａｍｐ)がイネーブルされると、メモリセルに電源電圧(ＶＳＡ)が印加され、メモリセルの抵抗値によってメモリセルを貫通する電流が共通ノード(Ａ)でセンスアンプ入力信号(ＳＡＩ)として出力される。コラムスイッチ１０、バイアストランジスタ２０及びクランプ用トランジスタ３０は、従来技術と同様に構成される。
センスアンプ１００は、センスアンプ入力信号(ＳＡＩ)及び比較電圧(Ｖｒｅｆ)のレベルを差動増幅して、出力信号(ＳＡＯ)を生成する。具体的には、センスアンプ１００は、センスアンプ入力信号（ＳＡＩ）の信号電圧と、比較電圧（Ｖｒｅｆ）との差分を一定係数（差動利得）で増幅する。
電圧選択部２００は、センスアンプ１００に比較電圧(Ｖｒｅｆ)を提供する。電圧選択部２００は、データ(Ｄａｔａ)、検証リード信号(ＶＲＤ)及びノーマルリード信号(ＲＤ)に応じて、第１の電圧(Ｖｒｅｆ１)、基準電圧(Ｖｒｅｆ０)及び第２の電圧(Ｖｒｅｆ２)の何れか一つを比較電圧(Ｖｒｅｆ)として提供できる。
一般に、相変化メモリ装置は、ライト検証動作により、メモリセルに正しいデータが格納されたか否かを確認する。すなわち、ライト検証時、第１のレベル又は第２のレベルのデータをメモリセルに書き込み、検証リード動作によりメモリセルのデータを読出し、書き込まされたデータと読み出されたデータとが一致するか否かを確認するものである。このとき、書き込まれたデータと読み出されたデータとが一致する場合、ライト検証動作は完了し、書き込まれたデータと読み出されたデータとが不一致する場合には、同じ論理レベルを有するが、より高かったり低い電圧レベルを有するデータを書き込み、これを検証リードする動作が繰返して行われる。検証リード信号(ＶＲＤ)は、検証リード動作を行うために外部から入力され得る信号である。
電圧選択部２００は、検証リード時、第１の電圧及び第２の電圧(Ｖｒｅｆ１、Ｖｒｅｆ２)の一つを比較電圧(Ｖｒｅｆ)として提供し、ノーマルリード時、基準電圧(Ｖｒｅｆ０)を比較電圧(Ｖｒｅｆ)として提供する。具体的には、電圧選択部２００は、検証リード信号(ＶＲＤ)がイネーブルされると、第１の電圧及び第２の電圧(Ｖｒｅｆ１、Ｖｒｅｆ２)の一つを比較電圧(Ｖｒｅｆ)として提供し、検証リード信号(ＶＲＤ)がディセーブルされ、ノーマルリード信号(ＲＤ)がイネーブルされると、基準電圧(Ｖｒｅｆ０)を比較電圧(Ｖｒｅｆ)として提供する。また、電圧選択部２００は、検証リード信号(ＶＲＤ)がイネーブルされたとき、データ(Ｄａｔａ)が第１のレベルであれば、第１の電圧(Ｖｒｅｆ１)を比較電圧(Ｖｒｅｆ)として提供し、データ(Ｄａｔａ)が第２のレベルであれば、第２の電圧(Ｖｒｅｆ２)を比較電圧(Ｖｒｅｆ)として提供する。
本発明の実施例において、第１のレベルは論理ハイを意味し、第２のレベルは論理ローを意味する。また、本発明の実施例において、第１の電圧(Ｖｒｅｆ１)は、基準電圧(Ｖｒｅｆ０)より高いレベルの電圧であるのが好ましく、第２の電圧(Ｖｒｅｆ２)は、基準電圧(Ｖｒｅｆ０)より低いレベルの電圧であるのが好ましい。基準電圧(Ｖｒｅｆ０)は、電源電圧(ＶＳＡ)のハーフレベルに該当する電圧である。
したがって、センスアンプ１００は、検証リード動作、ノーマルリード動作及びデータにより、第１の電圧(Ｖｒｅｆ１)、基準電圧(Ｖｒｅｆ０)及び第２の電圧(Ｖｒｅｆ２)の一つを比較電圧(Ｖｒｅｆ)として印加され、センスアンプ入力信号(ＳＡＩ)と比較し、差動増幅する動作を行うことになる。
図３は、図２の電圧選択部の実施例の構成を概略的に示す図である。
図３によれば、電圧選択部２００は、検証リード制御部２１０、ノーマルリード制御部２２０及び出力部２３０を含む。検証リード制御部２１０は、検証リード信号(ＶＲＤ)及びデータ(Ｄａｔａ)に応じて、第１の制御信号(ｃｔｒｌ１)を生成する。検証リード制御部２１０は、検証リード信号(ＶＲＤ)がイネーブルされたとき、データ(Ｄａｔａ)が第１のレベルであれば、第１の制御信号(ｃｔｒｌ１)をローにディセーブルさせ、データ(Ｄａｔａ)が第２のレベルであれば、第１の制御信号(ｃｔｒｌ１)をハイにイネーブルさせる。図３によれば、検証リード制御部２１０は、第１のナンドゲート(ＮＤ１)を含む。第１のナンドゲート(ＮＤ１)は、検証リード信号(ＶＲＤ)及びデータ(Ｄａｔａ)を受信して、第１の制御信号(ｃｔｒｌ１)を生成する。
ノーマルリード制御部２２０は、検証リード信号(ＶＲＤ)及びノーマルリード信号(ＲＤ)に応じて、第２の制御信号(ｃｒｔｌ２)を生成する。ノーマルリード制御部２２０は、検証リード信号(ＶＲＤ)がディセーブルされ、ノーマルリード信号(ＲＤ)がイネーブルされたとき、第２の制御信号(ｃｔｒｌ２)をローにイネーブルさせる。ノーマルリード制御部２２０は、ノーマルリード信号(ＲＤ)がディセーブルされたとき、第２の制御信号(ｃｔｒｌ２)をハイにディセーブルさせる。図３によれば、ノーマルリード制御部２２０は、第１のインバータ(ＩＶ１)及び第２のナンドゲート(ＮＤ２)を含む。第１のインバータ(ＩＶ１)は、検証リード信号(ＶＲＤ)を反転させる。第２のナンドゲート(ＮＤ２)は、第１のインバータ(ＩＶ１)の出力及びノーマルリード信号(ＲＤ)を受信して、第２の制御信号(ｃｔｒｌ２)を生成する。
出力部２３０は、第１及び第２の制御信号(ｃｔｒｌ１、ｃｔｒｌ２)に応じて、第１の電圧(Ｖｒｅｆ１)、基準電圧(Ｖｒｅｆ０)及び第２の電圧(Ｖｒｅｆ２)の一つを比較電圧(Ｖｒｅｆ)として提供する。出力部２３０は、第１の制御信号(ｃｔｒｌ１)がハイにイネーブルされ、第２の制御信号(ｃｔｒｌ２)がハイにディセーブルされると、第２の電圧(Ｖｒｅｆ２)を比較電圧(Ｖｒｅｆ)として提供する。出力部２３０は、第１の制御信号(ｃｔｒｌ１)がローにディセーブルされ、第２の制御信号(ｃｔｒｌ２)がハイにディセーブルされると、第１の電圧(Ｖｒｅｆ１)を比較電圧(Ｖｒｅｆ)として提供する。出力部２３０は、第１の制御信号(ｃｔｒｌ１)がローにディセーブルされ、第２の制御信号(ｃｔｒｌ２)がローにイネーブルされると、基準電圧(Ｖｒｅｆ０)を比較電圧(Ｖｒｅｆ)として提供する。
図３によれば、出力部２３０は、第２及び第３のインバータ(ＩＶ２、ＩＶ３)と、第１〜第３のパスゲート(ＰＧ１〜ＰＧ３)とからなる。第２のインバータ(ＩＶ２)は第１の制御信号(ｃｔｒｌ１)を反転させ、第３のインバータ(ＩＶ３)は第２の制御信号(ｃｔｒｌ２)を反転させる。第１のパスゲート(ＰＧ１)は、第１の制御信号(ｃｔｒｌ１)及び第２のインバータ(ＩＶ２)の出力に応じてターンオンの可否が決定され、第２の電圧(Ｖｒｅｆ２)を出力ノード(Ｂ)に伝送する。第２のパスゲート(ＰＧ２)は、第２の制御信号(ｃｔｒｌ２)及び第３のインバータ(ＩＶ３)の出力に応じてターンオンの可否が決定され、基準電圧(Ｖｒｅｆ０)を出力ノード(Ｂ)に伝送する。第３のパスゲート(ＰＧ３)は、第１の制御信号(ｃｔｒｌ１)及び第２のインバータ(ＩＶ２)の出力に応じて、第１の電圧(Ｖｒｅｆ１)を出力ノード(Ｂ)に伝送する。
したがって、電圧選択部２００は、検証リード動作時、データ(Ｄａｔａ)の論理レベルにより、第１及び第２の電圧(Ｖｒｅｆ１、Ｖｒｅｆ２)を比較電圧(Ｖｒｅｆ)として提供し、ノーマルリード動作時、基準電圧(Ｖｒｅｆ０)を比較電圧(Ｖｒｅｆ)として提供できる。
図２及び図３を参照して、本発明の実施例による相変化メモリ装置１の動作を、詳細に説明する。
まず、メモリセル(Memory Cell)に、第１のレベルの１番目のデータ(Ｄａｔａ)を書き込む。以後、検証リード信号(ＶＲＤ)がイネーブルされると、電圧選択部２００は、第１の電圧(Ｖｒｅｆ１)を比較電圧(Ｖｒｅｆ)として提供する。センスアンプ１００は、メモリセル(Memory Cell)を貫通する電流であるセンスアンプ入力信号(ＳＡＩ)と、第１の電圧(Ｖｒｅｆ１)レベルの比較電圧(Ｖｒｅｆ)とを差動増幅して出力する。センスアンプ１００の出力(ＳＡＯ)が第１のレベルでない場合、さらに第１のレベルと同じ論理レベルを有し、１番目のデータ(Ｄａｔａ)より高い電圧レベルを有する２番目のデータ(Ｄａｔａ)をメモリセル(Memory Cell)に書き込む。以後、検証リード信号(ＶＲＤ)がイネーブルされると、電圧選択部２００は、第１の電圧(Ｖｒｅｆ１)を比較電圧(Ｖｒｅｆ)として提供し、センスアンプ１００は、センスアンプ入力信号(ＳＡＩ)と、第１の電圧(Ｖｒｅｆ１)レベルの比較電圧(Ｖｒｅｆ)とを差動増幅して出力する。センスアンプ１００の出力(ＳＡＯ)が第１のレベルである場合、ライト検証動作は終了され、第１のレベルでない場合、前記段階がさらに繰返される。
或いは、メモリセル(Memory Cell)に、第２のレベルの１番目のデータ(Ｄａｔａ)を書き込む。以後、検証リード信号(ＶＲＤ)がイネーブルされると、電圧選択部２００は、第２の電圧(Ｖｒｅｆ２)を比較電圧(Ｖｒｅｆ)として提供する。センスアンプ１００は、センスアンプ入力信号(ＳＡＩ)と、第２の電圧(Ｖｒｅｆ２)レベルの比較電圧(Ｖｒｅｆ)とを差動増幅して出力する。センスアンプの出力(ＳＡＯ)が第２のレベルでない場合、さらに第２のレベルと同じ論理レベルを有し、１番目のデータ(Ｄａｔａ)より低い電圧レベルを有する２番目のデータ(Ｄａｔａ)をメモリセル(Memory Cell)に書き込む。以後、検証リード信号(ＶＲＤ)がイネーブルされると、電圧選択部２００は、第２の電圧(Ｖｒｅｆ２)を比較電圧(Ｖｒｅｆ)として提供し、センスアンプ１００は、センスアンプ入力信号(ＳＡＩ)と、第２の電圧(Ｖｒｅｆ２)レベルの比較電圧(Ｖｒｅｆ)とを差動増幅して出力する。センスアンプ１００の出力(ＳＡＯ)が第２のレベルである場合、ライト検証動作は終了され、第２のレベルでない場合、前記段階がさらに繰返される。
以後、ノーマルリード信号(ＲＤ)がイネーブルされると、電圧選択部２００は、基準電圧(Ｖｒｅｆ０)を比較電圧(Ｖｒｅｆ)として出力する。よって、センスアンプ１００は、センスアンプ入力信号(ＳＡＩ)と、基準電圧(Ｖｒｅｆ０)レベルの比較電圧(Ｖｒｅｆ)とを差動増幅して出力する。ライト検証動作により、第１のレベルのデータ(Ｄａｔａ)は、基準電圧(Ｖｒｅｆ０)より高い第１の電圧(Ｖｒｅｆ１)以上のレベルでメモリセル(Memory Cell)に格納され、第２のレベルのデータ(Ｄａｔａ)は、基準電圧(Ｖｒｅｆ０)より低い第２の電圧(Ｖｒｅｆ２)以下のレベルでメモリセル(Memory Cell)に格納されるため、本発明の実施例による相変化メモリ装置１は、ノーマルリード動作時、安定的且つ正確なデータを出力できる。
図４は、本発明の実施例による相変化メモリ装置のメモリセルに格納されるデータの分布を示すグラフである。図４によれば、第１のレベルのデータは、第１の電圧(Ｖｒｅｆ１)を基準として上側に分布し、第２のレベルのデータは、第２の電圧(Ｖｒｅｆ２)を基準として下側に分布することが分かる。よって、本発明の実施例による相変化メモリ装置は、データスキュー(Data Skew)、スイッチングスキュー(Switching Skew)及びＰＶＴ変動が発生しても、充分なセンシングウインドウを確保できる。
本発明の実施例では、データがメモリセルに“１”又は“０”として格納されるシングルレベルセル(Single Level cell;SLC)について代表的に説明したが、本発明の技術的史上は、マルチレベルセル(Multi Level Cell;MLC)にも適用できる。マルチレベルセル(ＭＬＣ)は、メモリセルに格納されるデータが２ビット以上からなる場合を意味する。例えば、マルチレベルセル(ＭＬＣ)を採用する相変化メモリ装置は、電圧レベル差を用いて、メモリセルに“０,０”、“０,１”、“１,０”、“１,１”のデータを格納できる。その例は図５に示されている。マルチレベルセル(ＭＬＣ)を採用する相変化メモリ装置の場合、メモリセル毎に３つのセンスアンプを必要とし、本発明の技術的史上が適用されるように、複数個の電圧(Ｖｒｅｆ＿００、Ｖｒｅｆ＿０１、Ｖｒｅｆ＿１０、Ｖｒｅｆｎ１、Ｖｒｅｆｎ２、Ｖｒｅｆｎ３)を用いて、ライト検証動作が行われる場合、２ビットのデータ間のセンシングウインドウが十分に確保され、安定的且つ正確なデータが出力できる。
なお、本発明の詳細な説明では具体的な実施例について説明したが、本発明の要旨から逸脱しない範囲内で多様に変形・実施が可能である。よって、本発明の範囲は、前述の実施例に限定されるものではなく、特許請求の範囲の記載及びこれと均等なものに基づいて定められるべきである。
１０…コラムスイッチ
２０…バイアストランジスタ
３０…クランプ用トランジスタ
１００…センスアンプ
２００…電圧選択部
２１０…検証リード制御部
２２０…ノーマルリード制御部
２３０…出力部

Claims (10)

  1. メモリセルを備え、ライト検証動作を行う相変化メモリ装置であって、
    前記メモリセルに第１のレベル又は第２のレベルのデータを書き込み、前記第１のレベルのデータが書き込まれた場合、第１の電圧により検証リード動作を行い、前記第２のレベルのデータが書き込まれた場合、第２の電圧により検証リード動作を行うように構成されることを特徴とする相変化メモリ装置。
  2. 前記第１の電圧は、基準電圧より高いレベルの電圧であり、前記第２の電圧は、前記基準電圧より低いレベルの電圧であることを特徴とする請求項１に記載の相変化メモリ装置。
  3. 前記相変化メモリ装置は、前記基準電圧によりノーマルリード動作を行うように構成されることを特徴とする請求項２に記載の相変化メモリ装置。
  4. メモリセル；
    前記メモリセルを貫通する電流及び比較電圧を差動増幅して出力するセンスアンプ；及び、
    ノーマルリード動作時、基準電圧を前記比較電圧として提供し、検証リード動作時、データにより第１の電圧又は第２の電圧を選択的に前記比較電圧として提供するように構成される電圧選択部を含むことを特徴とする相変化メモリ装置。
  5. 前記第１の電圧は、前記基準電圧より高いレベルの電圧であり、前記第２の電圧は、前記基準電圧より低いレベルの電圧であることを特徴とする請求項４に記載の相変化メモリ装置。
  6. 前記電圧選択部は、
    検証リード信号及びデータに応じて、第１の制御信号を生成するように構成された検証リード制御部；
    前記検証リード信号及びノーマルリード信号に応じて、第２の制御信号を生成するように構成されたノーマルリード制御部；及び、
    前記第１及び第２の制御信号に応じて、第１の電圧、第２の電圧及び前記基準電圧の一つを前記比較電圧として出力するように構成された出力部を含むことを特徴とする請求項５に記載の相変化メモリ装置。
  7. 前記検証リード制御部は、前記検証リード信号がイネーブルされたとき、前記データが第１のレベルであれば、前記第１の制御信号をディセーブルさせ、前記データが第２のレベルであれば、前記第１の制御信号をイネーブルさせることを特徴とする請求項６に記載の相変化メモリ装置。
  8. 前記出力部は、前記第１の制御信号がイネーブルされると、第２の電圧を前記比較電圧として提供し、前記第１の制御信号がディセーブルされると、前記第１の電圧を前記比較電圧として提供するように構成されることを特徴とする請求項７に記載の相変化メモリ装置。
  9. 前記ノーマルリード制御部は、前記検証リード信号がイネーブルされると、第２の制御信号をディセーブルさせ、前記検証リード信号がディセーブルされ、前記ノーマルリード信号がイネーブルされると、前記第２の制御信号をイネーブルさせることを特徴とする請求項６に記載の相変化メモリ装置。
  10. 前記出力部は、前記第２の制御信号がイネーブルされたとき、前記基準電圧を前記比較電圧として提供することを特徴とする請求項９に記載の相変化メモリ装置。
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