JP2009003979A - 不揮発性半導体記憶装置及び不揮発性半導体記憶装置の制御方法 - Google Patents
不揮発性半導体記憶装置及び不揮発性半導体記憶装置の制御方法 Download PDFInfo
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Abstract
【課題】メモリチップ全体の動作を遅延させることなくROM−FUSE領域に対するカップリングノイズの影響を低減して、メモリチップの信頼性を向上する不揮発性半導体記憶装置を提供する。
【解決手段】本発明の一実施の形態に係る不揮発性半導体記憶装置は、複数のメモリセルを接続したメモリストリングを複数含むメモリセルアレイと、前記メモリセル毎に接続されるワード線を各々駆動する複数のゲートトランジスタを有するワード線駆動部と、前記ゲートトランジスタ毎に接続される複数の制御ゲート線の各々に駆動信号を供給する制御ゲート線駆動部と、前記複数のメモリストリングのうち前記メモリセルアレイの動作に係る制御情報を記憶するメモリストリングに接続された前記複数のワード線を駆動する前記複数のゲートトランジスタの動作を制御して、当該複数のワード線の電位を制御する制御情報メモリ制御部と、を備える。
【選択図】図4
【解決手段】本発明の一実施の形態に係る不揮発性半導体記憶装置は、複数のメモリセルを接続したメモリストリングを複数含むメモリセルアレイと、前記メモリセル毎に接続されるワード線を各々駆動する複数のゲートトランジスタを有するワード線駆動部と、前記ゲートトランジスタ毎に接続される複数の制御ゲート線の各々に駆動信号を供給する制御ゲート線駆動部と、前記複数のメモリストリングのうち前記メモリセルアレイの動作に係る制御情報を記憶するメモリストリングに接続された前記複数のワード線を駆動する前記複数のゲートトランジスタの動作を制御して、当該複数のワード線の電位を制御する制御情報メモリ制御部と、を備える。
【選択図】図4
Description
本発明は、不揮発性半導体記憶装置に関し、特にROM−FUSEを備えた不揮発性半導体記憶装置及び不揮発性半導体記憶装置の制御方法に関する。
不揮発性半導体記憶装置には、複数のメモリセルを接続したメモリストリングを複数含むメモリセルアレイを備えたNAND型フラッシュメモリがある。このNAND型フラッシュメモリでは、出荷前のメモリセルアレイの動作テスト(データ書き込み、データ読み出し、消去等)において、その動作特性が設計上の許容範囲内に有るか否かが確認され、動作を制御するパラメータ(データ書き込み、データ読み出し、消去等の動作に伴う電圧レベル等)が取得される。この動作テストにおいて取得されたパラメータは、メモリセルアレイ内に予め設定されたROM−FUSE領域に記憶されて出荷される。
また、NAND型フラッシュメモリでは、記憶容量の増大、実装面積の縮小及び製造コストの低減といった市場の要求に対応するため、メモリセル面積を縮小する微細加工技術やメモリセルに記憶するデータを多値化する技術等の開発が進められている。このため、実際のNAND型フラッシュメモリチップでは、メモリセルアレイを形成する素子間や配線間の距離が縮小し、その動作に際してカップリングノイズという現象が発生することが知られている。すなわち、素子間や配線間の距離が縮小するに伴い、動作対象のメモリセルに接続された配線に駆動電圧が印加された際に非動作対象のメモリセルに接続された配線との間に容量結合が発生し、非動作対象のメモリセルが誤動作するという現象である。このカップリングノイズの現象が顕著に現れる動作モードとしては、例えば、メモリセルアレイ全体を一括して消去するチップ消去モードがある。
上記チップ消去モードに際しては、上記ROM−FUSE領域を除くメモリセル全体を一括消去する消去電圧が印加される。この消去電圧をディスチャージする際の速度が速いと、消去電圧が印加されたメモリセルに接続された配線とROM−FUSE領域に接続された配線との間にカップリングノイズが発生し、ROM−FUSE領域に記憶された上記パラメータが誤消去される可能性がある。このROM−FUSE領域における誤消去を防止するため、例えば、特許文献1では、ブロック消去時に選択ブロックの選択ゲート用トランスファーゲート及び非選択ブロックの全トランスファーゲートの導通を防止するように、選択ゲート用トランスファーゲート及び非選択ブロックの全トランスファーゲートに印加する電圧を制御して、メモリセルの誤消去と選択ゲートの酸化膜の破壊を防止している。但し、メモリセルの微細化に伴って、消去電圧を印加する速度に比べてディスチャージする速度が長くなるため、NAND型フラッシュメモリ全体の動作を遅延させることになる。
特許第3544743号
本発明は、メモリチップ全体の動作を遅延させることなくROM−FUSE領域に対するカップリングノイズの影響を低減して、メモリチップの信頼性を向上する不揮発性半導体記憶装置を提供する。
本発明の一実施の形態に係る不揮発性半導体記憶装置は、複数のメモリセルを接続したメモリストリングを複数含むメモリセルアレイと、前記メモリセル毎に接続されるワード線を各々駆動する複数のゲートトランジスタを有するワード線駆動部と、前記ゲートトランジスタ毎に接続される複数の制御ゲート線の各々に駆動信号を供給する制御ゲート線駆動部と、前記複数のメモリストリングのうち前記メモリセルアレイの動作に係る制御情報を記憶するメモリストリングに接続された前記複数のワード線を駆動する前記複数のゲートトランジスタの動作を制御して、当該複数のワード線の電位を制御する制御情報メモリ制御部と、を備える。
本発明の一実施の形態に係る不揮発性半導体記憶装置の制御方法は、複数のメモリセルを接続したメモリストリングを複数含むメモリセルアレイと、前記メモリセル毎に接続されるワード線を各々駆動する複数のゲートトランジスタを有するワード線駆動部と、前記ゲートトランジスタ毎に接続される複数の制御ゲート線の各々に駆動信号を供給する制御ゲート線駆動部と、を備える不揮発性半導体記憶装置の動作を制御する制御方法であって、前記メモリセルアレイ全体の消去動作に際して、前記複数のメモリストリングのうち前記メモリセルアレイの動作に係る制御情報を記憶するメモリストリングに接続された前記複数のワード線を駆動する前記複数のゲートトランジスタの動作を制御して、当該複数のワード線の電位を制御する。
本発明よれば、チップ消去動作においてメモリチップ全体の動作遅延させることなくカップリングノイズによるROM−FUSEの誤消去を防止する不揮発性半導体記憶装置を提供することができる。
以下、本発明の実施の形態を、図面を参照しつつ、説明する。実施の形態に係る半導体装置はここではNAND型フラッシュメモリを例に取って説明する。なお、実施の形態において、同一構成要素には同一符号を付け、実施の形態の間において重複する説明は省略する。
(第1の実施の形態)
図1に示すように、本発明の第1の実施の形態に係るNAND型フラッシュメモリ1は、メモリセルアレイ2、WLドライバ3、CGドライバ4及びレベルシフタ5を有する。
図1に示すように、本発明の第1の実施の形態に係るNAND型フラッシュメモリ1は、メモリセルアレイ2、WLドライバ3、CGドライバ4及びレベルシフタ5を有する。
メモリセルアレイ2は、複数のメモリセル(図示せず)を直列に接続した複数のメモリセルストリングを有し、その複数のメモリストリングの各一端部にドレイン側選択ゲートトランジスタ(図示せず)を介してビット線BL1〜BLmが接続され、その他端部にソース側選択ゲートトランジスタ(図示せず)を介してソース線SLが接続されている。各メモリセルは、浮遊ゲート及び制御ゲートの二層ゲート構造を有するセルトランジスタが用いられている。各セルトランジスタの制御ゲートには、ワード線WL1〜WLnが接続されている。また、ソース側選択ゲートトランジスタのゲート端子には、ソース側選択ゲート線SGSが接続され、ドレイン側選択ゲートトランジスタのゲート端子には、ドレイン側選択ゲート線SGDが接続されている。
また、メモリセルアレイ2内の一部のメモリストリングは、ROM−FUSE2aとして用いられる。ROM−FUSE2aは、メモリセルアレイ2の動作を制御するパラメータ(データ書き込み、データ読み出し、消去等の動作に伴う電圧レベル等)を記憶する。
図2には、メモリセルアレイ2を構成する一つのメモリストリングのビット線(BL)88に沿った断面を示している。メモリセルMCは、n型シリコン基板或いはn型ウェル76に形成された、p型ウェル78に形成される。メモリセルMCは、隣接するもの同士でソース、ドレイン拡散層80を共有して、浮遊ゲート82と制御ゲート84の積層構造をもって構成される。制御ゲート84は、図の面の法線方向の複数のメモリセルMCに共通するワード線36にパターニングされる。メモリセルアレイ2は、層間絶縁膜86で覆われる。層間絶縁膜86内部に埋め込まれる、メモリセルブロック34内のソース側選択ゲート線82は、一方の選択ゲートトランジスタS1(ソース側セレクトゲートトランジスタ)のソース拡散層80bにコンタクトする。層間絶縁膜86上に形成されるビット線(BL)88は、他方の選択ゲートトランジスタS2(ドレイン側セレクトゲートトランジスタ)のドレイン拡散層80aにコンタクトする。これらのソース線82及びビット線88のコンタクトは、隣接するNANDセルユニット35で共有される。
この様に、メモリセルアレイ2のメモリストリングでは、NANDセルユニット35内で隣接するメモリセルMCが拡散層を共有し、また隣接するNANDセルユニット35が配線コンタクトを共有する。詳細説明は省くが、図2の面の法線方向には、ストライプパターンの素子領域と素子分離領域が交互に配列され、その各素子領域とこれに直交するストライプパターンのワード線(WL1〜WL16)36の各交点にメモリセルMCが構成される。
WLドライバ3は、入力段に複数の制御ゲート線CG1〜CGnが接続され、出力段に複数のワード線WL1〜WLnが接続され、その制御ゲート線CG1〜CGnとワード線WL1〜WLnの間には、転送トランジスタT1〜Tnが接続されている。また、転送トランジスタT1〜Tnの各ゲート端子には、レベルシフタ5が接続されている。WLドライバ3は、レベルシフタ5から入力されるVRDEC信号及びRDECA信号により転送トランジスタT1〜Tnを選択的にONして、書き込み、読み出し、又は消去対象のセルトランジスタに接続されたワード線WLを選択する。
また、WLドライバ3は、メモリセルアレイ2内のROM−FUSE2a以外の全メモリセルを一括して消去するチップ消去動作の際に、消去対象のセルトランジスタに接続されたワード線WL1〜WL4,WLn−3〜WLnを選択し、CGドライバ4から制御ゲート線CGを介して供給される0V(もしくは0Vに近い電位)を選択ワード線WLに転送する。この時、選択ワード線WL1〜WL4,WLn−3〜WLn(図4参照)に接続された転送トランジスタT1〜T4,Tn−3〜Tnのゲート端子には、レベルシフタ5から転送トランジスタT1〜T4,Tn−3〜Tnを導通状態とする電圧Vddが印加される。選択ワード線WL1〜WL4,WLn−3〜WLnには0V(もしくは0Vに近い電位)が印加され、選択ワード線WL1〜WL4,WLn−3〜WLnに接続されたセルトランジスタのウェル(Well、図2のp型ウェル78)には消去電圧VERAが印加される。その結果、消去対象のセルトランジスタの浮遊ゲートに蓄積された電子が引き抜かれてデータが消去される。また、WLドライバ3は、チップ消去動作の際に、ROM−FUSE2aに接続された後述するワード線WLi−3〜WLi(図3、図4参照)を非選択とする。この時、非選択ワード線WLi−3〜WLiに接続された転送トランジスタTi−3〜Tiのゲート端子には、レベルシフタ5から転送トランジスタTi−3〜Tiを非導通状態とする0Vが印加される。その結果、非選択ワード線WLi−3〜WLiはフローティング状態となり、ROM−FUSE2aを構成するセルトランジスタのウェル電位が消去電圧VREAに近い電位に上昇する。このため、ROM−FUSE2aに記憶されている情報は消去されない。さらに、チップ消去動作の終了時に消去電圧VREAをディスチャージする必要がある。このディスチャージの際に、非選択ワード線WLi−3〜WLiの電位はウェルとのカップリングにより0Vから負電位に下げられる可能性があるが、後述する制御情報保持用トランジスタ40(図3、図4参照)の動作により転送トランジスタTi−3〜Tiの非導通状態が維持されるため、ROM−FUSE2aに記憶されている情報は誤消去されない。
CGドライバ4は、ワード線WL1〜WLnと同数の制御ゲート線CG1〜CGnの端部に接続される。CGドライバ4は、外部のコントローラ(図示せず)から入力される各種入力信号及び各種電源により動作する。CGドライバ4は、上記メモリセルアレイ2の動作(データ書き込み、データ読み出し、消去等)に際してWLドライバ3に対して動作電圧を動作対象の選択ワード線WLに対応する制御ゲート線CGを介してWLドライバ3に供給する。
レベルシフタ5は、図3に示す回路により構成される。図3において、レベルシフタ5は、デプレッション型NMOSトランジスタ51を備えている。デプレッション型NMOSトランジスタ51は、ソース端子が外部のアドレスデコーダ(図示せず)に接続され、ドレイン端子が高耐圧デプレッション型NMOSトランジスタ52のソース端子に接続されている。この高耐圧デプレッション型NMOSトランジスタ52のゲート端子は、デプレッション型NMOSトランジスタ51のゲート端子と共にBSTON端子に接続されている。高耐圧デプレッション型NMOSトランジスタ52は、デプレッション型NMOSトランジスタ51と共にBSTON端子からBSTON信号(“Hi”レベルの信号)を受けると、アドレスデコーダから出力されたRDECAD信号を通過させて、このRDECAD信号を高耐圧デプレッション型NMOSトランジスタ52のドレイン端子へ伝達可能とする。
また、アドレスデコーダとデプレッション型NMOSトランジスタ51とを結ぶ信号線は、インバータ53の入力端子にも接続されている。インバータ53は、アドレスデコーダから出力されたRDECAD信号が入力されると、このRDECAD信号を反転したRDECADn信号を出力する。
インバータ53の出力端子には、高耐圧PMOSトランジスタ54のゲート端子が接続されている。この高耐圧PMOSトランジスタ54のドレイン端子は、前述の高耐圧デプレッション型NMOSトランジスタ52のドレイン端子に接続されており、高耐圧PMOSトランジスタ54のソース端子は、高耐圧デプレッション型NMOSトランジスタ55のソース端子に接続されている。高耐圧デプレッション型NMOSトランジスタ55のゲート端子は、高耐圧デプレッション型NMOSトランジスタ52のドレイン端子に接続されており、高耐圧デプレッション型NMOSトランジスタ52を通過した前述のRDECAD信号に応じて高耐圧デプレッション型NMOSトランジスタ55のソース端子に入力されたVRDEC信号を高耐圧PMOSトランジスタ54のソース端子へ通過させる。
また、高耐圧デプレッション型NMOSトランジスタ52のドレイン端子は、WLドライバ3内の転送トランジスタT1〜Tnのゲート端子に接続されている。なお、この図3では、WLドライバ3内の転送トランジスタT1〜Tnのうち、ROM−FUSE2aに接続されたワード線WLi−3〜WLiを選択する転送トランジスタTi−3〜Ti−1のゲート端子に接続される部分のみを示している。転送トランジスタT1〜Tnは、複数(本第1の実施の形態では、例えば、16個)の高耐圧NMOSトランジスタで構成されている。転送トランジスタT1〜Tnの各ゲート端子は、高耐圧デプレッション型NMOSトランジスタ52のドレイン端子に共通接続されている。さらに、各転送トランジスタT1〜Tnのソース端子には、前述のワード線WL1〜WLnが各々接続されている。転送トランジスタT1〜Tnの各ドレイン端子には、制御ゲート線CG1〜CGnが接続されている。制御ゲート線CG1〜CGnは、選択メモリストリングの各ワード線に電圧を供給する信号線である。
図3のレベルシフタ5が選択ブロックの場合(REDCAD信号が“Hi”の場合)、転送トランジスタTi−3〜Ti−1の各ゲート端子に“Hi”レベルが転送され、高耐圧PMOSトランジスタ54及び高耐圧デプレッション型NMOSトランジスタ55がそれぞれ導通し、正帰還増幅によって転送トランジスタTi−3〜Ti−1の各ゲート端子には上記VRDEC信号に基づくTransferG信号が転送される。図3のレベルシフタ5が非選択ブロックの場合(REDCAD信号が“L”の場合)、転送トランジスタTi−3〜Ti−1の各ゲート端子に“Low”レベルが転送され、高耐圧PMOSトランジスタ54及び高耐圧デプレッション型NMOSトランジスタ55が非導通(カットオフ)状態になり、転送トランジスタTi−3〜Ti−1の各ゲート端子は“Low”レベルになる。このように、RDECAD信号に応じて各転送トランジスタTi−3〜Ti−1をオン/オフ制御することで、各ワード線WLを活性化(信号供給状態)させたり、不活性化(信号非供給状態)させたりすることができる。
また、図3において、転送トランジスタTi−3のドレイン端子には、制御情報保持用トランジスタ40のドレイン端子が接続され、転送トランジスタTi−3のゲート端子には、制御情報保持用トランジスタ40のソース端子が接続されている。制御情報保持用トランジスタ(制御情報メモリ制御部)40は、高耐圧NMOSトランジスタで構成されている。制御情報保持用トランジスタ40のゲート端子には、外部のコントローラ(図示せず)からFE_G信号が印加される。制御情報保持用トランジスタ40は、FE_G信号が“Hi”レベルの場合に導通し、転送トランジスタTi−3を非導通状態(カットオフ)とし、レベルシフタ5から転送されるTransferG信号の転送トランジスタTi−3のゲート端子への転送を遮断する。また、制御情報保持用トランジスタ40は、FE_G信号が“Low”レベルの場合に非導通(カットオフ)し、レベルシフタ5から転送されるTransferG信号を転送トランジスタTi−3のゲート端子に転送させる。このように、FE_G信号に応じて制御情報保持用トランジスタ40がオン/オフ動作することで、ROM−FUSE2aに接続されたワード線WLi−3〜WLi−1を、他のメモリストリングに接続されたワード線WL1〜4,WLn−3〜WLn(図4参照)とは異なるタイミングで活性化(信号供給状態)させたり、不活性化(信号非供給状態)させたりすることができる。
次に、本第1の実施の形態に係るNAND型フラッシュメモリ1において上述のチップ消去動作を行う場合について、図4〜図6を参照して説明する。図4は、NAND型フラッシュメモリ1のチップ消去動作を説明するためのWLドライバ3及び周辺回路の概略構成を示す図である。図5は、チップ消去動作時にWLドライバ3及び周辺回路に印加される電圧の一例を示す図である。図6は、NAND型フラッシュメモリ1のチップ消去動作を説明するためタイミングチャートである。
図6において、(a)はBSTON信号の変化、(b)はVRDEC信号の変化、(c)はFE_G信号の変化、(d)はTransferG信号の変化、(e)は制御ゲート線CGに印加される電圧の変化、(f)は消去対象のワード線WLに印加される消去電圧Vssの変化、(g)はROM−FUSE2aのワード線WLに印加される電圧の変化、(h)はウェルに印加される電圧の変化をそれぞれ示す。
図6(a)において、BSTON信号が“Hi”レベル(VDDX)になると、上述のレベルシフタ5内のデプレッション型NMOSトランジスタ51及び高耐圧デプレッション型NMOSトランジスタ52は導通し、アドレスデコーダから入力されるRDECAD信号を通過させて、このRDECAD信号を高耐圧デプレッション型NMOSトランジスタ52のドレイン端子へ伝達可能とする。また、インバータ53は、アドレスデコーダから出力されたRDECAD信号が入力されると、このRDECAD信号を反転したRDECADn信号を出力する。
そして、高耐圧デプレッション型NMOSトランジスタ52を通過したRDECAD信号に応じて高耐圧デプレッション型NMOSトランジスタ55のソース端子に入力されたVRDEC信号を高耐圧PMOSトランジスタ54のソース端子へ通過させる。図4において、消去対象のメモリセルに接続されたワード線WL1〜WL4,WLn−3〜WLnを選択するWLドライバ3内の転送トランジスタT1〜T4,Tn−3〜Tnの各ゲート端子には“Hi”レベルのTransferG信号(Vdd,図6(d)参照)が転送される。このTransferG信号がWLドライバ3内の転送トランジスタT1〜T4,Tn−3〜Tnの各ゲート端子に転送されると、転送トランジスタT1〜T4,Tn−3〜Tnが導通状態になり、ワード線WL1〜T4,WLn−3〜WLnは活性化(信号供給状態)となる。
この時、図4において、転送トランジスタT1〜T4,Ti−3〜Ti,Tn−3〜Tnの各ドレイン端子に接続された制御ゲート線CG1〜CG4には、CGドライバ4から0V(Vss,図6(e)参照)が印加される。したがって、活性化(信号供給状態)した上記ワード線WL1〜T4,WLn−3〜WLnには、図4に示すように0V(Vss,図6(f)参照)が印加される。
そして、図6のタイミングT1においてFE_G信号が“Hi”レベルになると(図6(c)参照)、制御情報保持用トランジスタ40の導通動作により、図4に示すように、転送トランジスタTi−3〜Tiは非道通(Cut off)となる。また、この時、図6(h)に示すようにウェルには消去電圧Veraが印加される。その結果、転送トランジスタTi−3〜Tiの各ソース端子に接続されたワード線WLi−3〜WLiの電位は、図4のタイミングT2,T3及び図6(g)に示すようにウェルとの間のカップリングにより消去電圧Veraレベル(VERA)に持ち上げられる。
すなわち、本第1の実施の形態では、チップ消去動作において、ROM−FUSE2aに接続されたワード線WLi−3〜WLiの電位は、ウェルとのカップリングにより消去電圧Veraに近いレベル(VERA)に持ち上げられるため、他のメモリセルに接続されたワード線WL1〜T4,WLn−3〜WLnの電位Vssと異なるものとなる。このことにより、図6に示すように、タイミングT4においてチップ消去電圧Veraのディスチャージを開始し(同図(h)参照)、制御ゲート線CG1〜CG4,CGn−3〜CGnの電位がVss以下の負電位に落ち込んだとしても(同図(e)(f)参照)、ROM−FUSE2aに接続されたワード線WLi−3〜WLiの電位との間にカップリングノイズが発生することを防止し、転送トランジスタTi−3〜Tiが誤動作することを回避することが可能になる。その結果、転送トランジスタTi−3〜Tiの誤動作によりROM−FUSE2aに記憶された制御情報が誤消去されることを防止することができる。なお、図5では、図4に示したチップ消去動作においてWLドライバ3及び周辺回路に印加される電圧の一例を示している。
以上説明したように、第1の実施の形態に係るNAND型フラッシュメモリ1においては、ROM−FUSE2aに信号を供給するWLドライバ3内の転送トランジスタTi−3に制御情報保持用トランジスタ40を接続し、チップ消去動作において制御情報保持用トランジスタ40にFE_G信号(“Hi”レベル)を印加することにより転送トランジスタTi−3をカットオフし、ワード線WLi−3〜WLiとウェルとの間のカップリングにより、ワード線WLi−3〜WLiの電位を消去電圧Veraに近いレベル(VERA)に持ち上げるようにした。このため、消去電圧をディスチャージする際に、ワード線WLi−3〜WLiと他のメモリセルに消去電圧を供給するワード線WL1〜T4,WLn−3〜WLnとの間にカップリングノイズが発生することを防止することを可能にした。したがって、NAND型フラッシュメモリ1内のROM−FUSE2aに記憶された制御情報が誤消去されることを防止することが可能になり、NAND型フラッシュメモリ1の信頼性を向上させることができる。また、第1の実施の形態に係るNAND型フラッシュメモリ1においては、ROM−FUSE2aに信号を供給するWLドライバ3内の転送トランジスタTi−3の動作を制御して、ROM−FUSE2aに接続されたワード線WLi−3〜WLiの電位を制御するため、チップ消去動作においてメモリチップ全体の動作遅延させることなくカップリングノイズによるROM−FUSE2aの誤消去を防止することができる。
(第2の実施の形態)
本発明の第2の実施の形態は、上記第1の実施の形態に係るNAND型フラッシュメモリ1において、制御情報保持用トランジスタの構成を変えた例を説明するものである。なお、第2の実施の形態に係るNAND型フラッシュメモリ1の要部構成及びレベルシフタ5の回路構成は、上記第1の実施の形態に示したものと同様であるため、その図示及び構成説明は省略する。
本発明の第2の実施の形態は、上記第1の実施の形態に係るNAND型フラッシュメモリ1において、制御情報保持用トランジスタの構成を変えた例を説明するものである。なお、第2の実施の形態に係るNAND型フラッシュメモリ1の要部構成及びレベルシフタ5の回路構成は、上記第1の実施の形態に示したものと同様であるため、その図示及び構成説明は省略する。
図7に示すように、第2の実施の形態に係るNAND型フラッシュメモリ1は、ROM−FUSE2aに信号を供給するWLドライバ3内の転送トランジスタTi−3〜Tiの各ドレイン端子と制御ゲート線CG1〜CG4との間に制御情報保持用トランジスタ60を接続している。
制御情報保持用トランジスタ60は、高耐圧NMOSトランジスタで構成されている。各制御情報保持用トランジスタ60のゲート端子には、外部のコントローラ(図示せず)からFE_G信号が印加される。制御情報保持用トランジスタ60は、FE_G信号が“Hi”レベルの場合に導通し、転送トランジスタTi−3〜Tiを非導通状態(カットオフ)し、レベルシフタ5から転送されるTransferG信号の転送トランジスタTi−3〜Tiのゲート端子への転送を遮断する。また、制御情報保持用トランジスタ60は、FE_G信号が“Low”レベルの場合に非導通(カットオフ)し、レベルシフタ5から転送されるTransferG信号を転送トランジスタTi−3〜Tiのゲート端子に転送させる。このように、FE_G信号に応じて制御情報保持用トランジスタ60がオン/オフ動作することで、ROM−FUSE2aに接続されたワード線WLi−3〜WLiを、他のメモリストリングに接続されたワード線WLとは異なるタイミングで活性化(信号供給状態)させたり、不活性化(信号非供給状態)させたりすることができる。
図7では、チップ消去動作において制御情報保持用トランジスタ60にFE_G信号(“Hi”レベル)を印加することにより、ROM−FUSE2aに接続されたワード線WLi−3〜WLi−1に転送トランジスタTi−3〜Tiがカットオフされ、ワード線WLi−3〜WLiとウェルとの間のカップリングにより、ワード線WLi−3〜WLiの電位が消去電圧Veraレベル(VERA)に持ち上げられる(図6参照)。
したがって、図6に示すように、タイミングT4においてチップ消去電圧Veraのディスチャージを開始し(同図(h)参照)、制御ゲート線CG1〜CG4,CGn−3〜CGnの電位がVss以下の負電位に落ち込んだとしても(同図(e)(f)参照)、ROM−FUSE2aに接続されたワード線WLi−3〜WLiの電位との間にカップリングノイズが発生することを防止し、転送トランジスタTi−3〜Tiが誤動作することを回避することが可能になる。その結果、転送トランジスタTi−3〜Tiの誤動作によりROM−FUSE2aに記憶された制御情報が誤消去されることを防止することができる。なお、図8では、図7に示したチップ消去動作においてWLドライバ3及び周辺回路に印加される電圧の一例を示している。
以上説明したように、第2の実施の形態に係るNAND型フラッシュメモリ1においては、ROM−FUSE2aに信号を供給するWLドライバ3内の転送トランジスタTi−3〜Tiの各々に制御情報保持用トランジスタ60を接続し、チップ消去動作において制御情報保持用トランジスタ60にFE_G信号(“Hi”レベル)を印加することにより転送トランジスタTi−3〜Tiをカットオフし、ワード線WLi−3〜WLiとウェルとの間のカップリングにより、ワード線WLi−3〜WLiの電位を消去電圧Veraレベル(VERA)に持ち上げるようにした。このため、消去電圧をディスチャージする際に、ワード線WLi−3〜WLiと他のメモリセルに消去電圧を供給するワード線WL1〜T4,WLn−3〜WLnとの間にカップリングノイズが発生することを防止することを可能にした。したがって、NAND型フラッシュメモリ1内のROM−FUSE2aに記憶された制御情報が誤消去されることを防止することが可能になり、NAND型フラッシュメモリ1の信頼性を向上させることができる。また、第2の実施の形態に係るNAND型フラッシュメモリ1においては、ROM−FUSE2aに信号を供給するWLドライバ3内の転送トランジスタTi−3〜Tiの動作を制御して、ROM−FUSE2aに接続されたワード線WLi−3〜WLiの電位を制御するため、チップ消去動作においてメモリチップ全体の動作遅延させることなくカップリングノイズによるROM−FUSE2aの誤消去を防止することができる。
また、第2の実施の形態に係るNAND型フラッシュメモリ1においては、転送トランジスタTi−3〜Tiの各々に制御情報保持用トランジスタ60を接続したため、ROM−FUSE2aに接続されたワード線WLi−3〜WLiに電圧を供給する制御ゲート線CG1〜CG4間で電位のバラツキがあったとしても確実にカップリングノイズの発生を防止することが可能になり、NAND型フラッシュメモリ1の信頼性を更に向上させることができる。
1 NAND型フラッシュメモリ
2 メモリセルアレイ
2a ROM−FUSE
3 WLドライバ
4 CGドライバ
5 レベルシフタ
40、60 制御情報保持用トランジスタ
WL1〜WLn ワード線
CG1〜CGn 制御ゲート線
T1〜Tn 転送トランジスタ
2 メモリセルアレイ
2a ROM−FUSE
3 WLドライバ
4 CGドライバ
5 レベルシフタ
40、60 制御情報保持用トランジスタ
WL1〜WLn ワード線
CG1〜CGn 制御ゲート線
T1〜Tn 転送トランジスタ
Claims (5)
- 複数のメモリセルを接続したメモリストリングを複数含むメモリセルアレイと、
前記メモリセル毎に接続されるワード線を各々駆動する複数のゲートトランジスタを有するワード線駆動部と、
前記ゲートトランジスタ毎に接続される複数の制御ゲート線の各々に駆動信号を供給する制御ゲート線駆動部と、
前記複数のメモリストリングのうち前記メモリセルアレイの動作に係る制御情報を記憶するメモリストリングに接続された前記複数のワード線を駆動する前記複数のゲートトランジスタの動作を制御して、当該複数のワード線の電位を制御する制御情報メモリ制御部と、
を備えることを特徴とする不揮発性半導体記憶装置。 - 前記制御情報メモリ制御部は、前記メモリセルアレイ全体の消去動作に際して前記メモリセルアレイの動作に係る制御情報を記憶するメモリストリングに接続された前記複数のワード線を駆動する前記複数のゲートトランジスタの動作を制御して、当該複数のワード線の電位を制御することを特徴とする請求項1記載の不揮発性半導体記憶装置。
- 前記制御情報メモリ制御部は、前記メモリセルアレイ全体の消去動作に際して前記メモリセルアレイの動作に係る制御情報を記憶するメモリストリングに接続された前記複数のワード線を駆動する前記複数のゲートトランジスタをカットオフすることを特徴とする請求項2記載の不揮発性半導体記憶装置。
- 前記制御情報メモリ制御部は、前記メモリセルアレイ全体の消去動作に際して前記メモリセルアレイの動作に係る制御情報を記憶するメモリストリングに接続された前記複数のワード線を駆動する前記複数のゲートトランジスタを各々制御することを特徴とする請求項1記載の不揮発性半導体記憶装置。
- 複数のメモリセルを接続したメモリストリングを複数含むメモリセルアレイと、
前記メモリセル毎に接続されるワード線を各々駆動する複数のゲートトランジスタを有するワード線駆動部と、
前記ゲートトランジスタ毎に接続される複数の制御ゲート線の各々に駆動信号を供給する制御ゲート線駆動部と、を備える不揮発性半導体記憶装置の動作を制御する制御方法であって、
前記メモリセルアレイ全体の消去動作に際して、前記複数のメモリストリングのうち前記メモリセルアレイの動作に係る制御情報を記憶するメモリストリングに接続された前記複数のワード線を駆動する前記複数のゲートトランジスタの動作を制御して、当該複数のワード線の電位を制御することを特徴とする不揮発性半導体記憶装置の制御方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2007160992A JP2009003979A (ja) | 2007-06-19 | 2007-06-19 | 不揮発性半導体記憶装置及び不揮発性半導体記憶装置の制御方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
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JP2009003979A true JP2009003979A (ja) | 2009-01-08 |
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ID=40320216
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JP2007160992A Pending JP2009003979A (ja) | 2007-06-19 | 2007-06-19 | 不揮発性半導体記憶装置及び不揮発性半導体記憶装置の制御方法 |
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JP (1) | JP2009003979A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8274837B2 (en) | 2009-04-30 | 2012-09-25 | Kabushiki Kaisha Toshiba | NAND flash memory |
-
2007
- 2007-06-19 JP JP2007160992A patent/JP2009003979A/ja active Pending
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