JP2010251731A - 半導体装置およびその作製方法 - Google Patents

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Abstract

【課題】酸化物半導体層を用い、電気特性の優れた薄膜トランジスタを備えた半導体装置を提供することを課題の一つとする。
【解決手段】絶縁表面上にゲート電極と、酸化シリコンを含む酸化物半導体層と、ゲート電極と酸化物半導体層の間に絶縁層と、酸化シリコンを含む酸化物半導体層とソース電極層またはドレイン電極層との間にソース領域またはドレイン領域とを有し、ソース領域またはドレイン領域は、縮退した酸化物半導体材料または酸窒化物材料を用いる。
【選択図】図１

Description

薄膜トランジスタ（以下、ＴＦＴという）で構成された回路を有する半導体装置およびその作製方法に関する。例えば、液晶表示パネルに代表される電気光学装置や有機発光素子を有する発光表示装置を部品として搭載した電子機器に関する。
なお、本明細書中において半導体装置とは、半導体特性を利用することで機能しうる装置全般を指し、電気光学装置、半導体回路および電子機器は全て半導体装置である。
金属酸化物は多様に存在しさまざまな用途に用いられている。酸化インジウムはよく知られた材料であり、液晶ディスプレイなどで必要とされる透明電極材料として用いられている。
金属酸化物の中には半導体特性を示すものがある。半導体特性を示す金属酸化物は化合物半導体の一種である。化合物半導体とは、２種以上の原子が結合してできる半導体である。一般的に、金属酸化物は絶縁体となる。しかし、金属酸化物を構成する元素の組み合わせによっては、半導体となることが知られている。
例えば、金属酸化物の中で、酸化タングステン、酸化錫、酸化インジウム、酸化亜鉛などは半導体特性を示すことが知られている。このような金属酸化物で構成される透明半導体層をチャネル形成領域とする薄膜トランジスタが開示されている（特許文献１乃至４、非特許文献１）。
ところで、金属酸化物は一元系酸化物のみでなく多元系酸化物も知られている。例えば、ホモロガス相を有するＩｎＧａＯ３（ＺｎＯ）ｍ（ｍ：自然数）は公知の材料である（非特許文献２乃至４）。
そして、上記のようなＩｎ−Ｇａ−Ｚｎ系酸化物を薄膜トランジスタのチャネル層として適用可能であることが確認されている（特許文献５、非特許文献５及び６）。
また、酸化物半導体を用いて薄膜トランジスタを作製し、電子デバイスや光デバイスに応用する技術が注目されている。例えば、酸化物半導体膜として酸化亜鉛、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体を用いて薄膜トランジスタを作製し、画像表示装置のスイッチング素子などに用いる技術が特許文献６及び特許文献７で開示されている。
特開昭６０−１９８８６１号公報 特開平８−２６４７９４号公報 特表平１１−５０５３７７号公報 特開２０００−１５０９００号公報 特開２００４−１０３９５７号公報 特開２００７−１２３８６１号公報 特開２００７−０９６０５５号公報
Ｍ． Ｗ． Ｐｒｉｎｓ， Ｋ． Ｏ． Ｇｒｏｓｓｅ−Ｈｏｌｚ， Ｇ． Ｍｕｌｌｅｒ， Ｊ． Ｆ． Ｍ． Ｃｉｌｌｅｓｓｅｎ， Ｊ． Ｂ． Ｇｉｅｓｂｅｒｓ， Ｒ． Ｐ． Ｗｅｅｎｉｎｇ， ａｎｄ Ｒ． Ｍ． Ｗｏｌｆ、「Ａ ｆｅｒｒｏｅｌｅｃｔｒｉｃ ｔｒａｎｓｐａｒｅｎｔ ｔｈｉｎ−ｆｉｌｍ ｔｒａｎｓｉｓｔｏｒ」、 Ａｐｐｌ． Ｐｈｙｓ． Ｌｅｔｔ．、１７ Ｊｕｎｅ １９９６、 Ｖｏｌ．６８ ｐ．３６５０−３６５２ Ｍ． Ｎａｋａｍｕｒａ， Ｎ． Ｋｉｍｉｚｕｋａ， ａｎｄ Ｔ． Ｍｏｈｒｉ、「Ｔｈｅ Ｐｈａｓｅ Ｒｅｌａｔｉｏｎｓ ｉｎ ｔｈｅ Ｉｎ２Ｏ３−Ｇａ２ＺｎＯ４−ＺｎＯ Ｓｙｓｔｅｍ ａｔ １３５０℃」、Ｊ． Ｓｏｌｉｄ Ｓｔａｔｅ Ｃｈｅｍ．、１９９１、Ｖｏｌ．９３， ｐ．２９８−３１５ Ｎ． Ｋｉｍｉｚｕｋａ， Ｍ． Ｉｓｏｂｅ， ａｎｄ Ｍ． Ｎａｋａｍｕｒａ、「Ｓｙｎｔｈｅｓｅｓ ａｎｄ Ｓｉｎｇｌｅ−Ｃｒｙｓｔａｌ Ｄａｔａ ｏｆ Ｈｏｍｏｌｏｇｏｕｓ Ｃｏｍｐｏｕｎｄｓ， Ｉｎ２Ｏ３（ＺｎＯ）ｍ（ｍ＝３，４， ａｎｄ ５）， ＩｎＧａＯ３（ＺｎＯ）３， ａｎｄ Ｇａ２Ｏ３（ＺｎＯ）ｍ（ｍ＝７，８，９， ａｎｄ １６） ｉｎ ｔｈｅ Ｉｎ２Ｏ３−ＺｎＧａ２Ｏ４−ＺｎＯ Ｓｙｓｔｅｍ」、 Ｊ． Ｓｏｌｉｄ Ｓｔａｔｅ Ｃｈｅｍ．、１９９５、Ｖｏｌ．１１６， ｐ．１７０−１７８ 中村真佐樹、君塚昇、毛利尚彦、磯部光正、「ホモロガス相、ＩｎＦｅＯ３（ＺｎＯ）ｍ（ｍ：自然数）とその同型化合物の合成および結晶構造」、固体物理、１９９３年、Ｖｏｌ．２８、Ｎｏ．５、ｐ．３１７−３２７ Ｋ． Ｎｏｍｕｒａ， Ｈ． Ｏｈｔａ， Ｋ． Ｕｅｄａ， Ｔ． Ｋａｍｉｙａ， Ｍ． Ｈｉｒａｎｏ， ａｎｄ Ｈ． Ｈｏｓｏｎｏ、「Ｔｈｉｎ−ｆｉｌｍ ｔｒａｎｓｉｓｔｏｒ ｆａｂｒｉｃａｔｅｄ ｉｎ ｓｉｎｇｌｅ−ｃｒｙｓｔａｌｌｉｎｅ ｔｒａｎｓｐａｒｅｎｔ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ」、ＳＣＩＥＮＣＥ、２００３、Ｖｏｌ．３００、ｐ．１２６９−１２７２ Ｋ． Ｎｏｍｕｒａ， Ｈ． Ｏｈｔａ， Ａ． Ｔａｋａｇｉ， Ｔ． Ｋａｍｉｙａ， Ｍ． Ｈｉｒａｎｏ， ａｎｄ Ｈ． Ｈｏｓｏｎｏ、「Ｒｏｏｍ−ｔｅｍｐｅｒａｔｕｒｅ ｆａｂｒｉｃａｔｉｏｎ ｏｆ ｔｒａｎｓｐａｒｅｎｔ ｆｌｅｘｉｂｌｅ ｔｈｉｎ−ｆｉｌｍ ｔｒａｎｓｉｓｔｏｒｓ ｕｓｉｎｇ ａｍｏｒｐｈｏｕｓ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒｓ」、ＮＡＴＵＲＥ、２００４、Ｖｏｌ．４３２ ｐ．４８８−４９２
本発明の一態様は、酸化物半導体層を用い、電気特性の優れた薄膜トランジスタを備えた半導体装置を提供することを課題の一つとする。
非晶質の酸化物半導体層を実現するため、酸化シリコン若しくは酸窒化シリコンを含む酸化物半導体層を用いた薄膜トランジスタとする。代表的には酸化シリコンを２．５重量％以上２０重量％以下、好ましくは７．５重量％以上１２．５重量％以下含む酸化物半導体ターゲットを用いて成膜を行い、酸化物半導体層に結晶化を阻害する酸化シリコン（ＳｉＯｘ）を含ませることで、薄膜トランジスタのゲート電圧が０Ｖにできるだけ近い正のしきい値電圧でチャネルが形成される薄膜トランジスタを実現する。
本明細書で開示する本発明の一態様は、絶縁表面上にゲート電極と、酸化シリコンを含む酸化物半導体層と、ゲート電極と酸化物半導体層の間に絶縁層と、酸化シリコンを含む酸化物半導体層と、ソース電極層またはドレイン電極層と、の間にソース領域またはドレイン領域とを有し、ソース領域またはドレイン領域は、縮退した酸化物半導体材料または酸窒化物材料を用いる半導体装置である。
酸化シリコンを含む酸化物半導体層は、Ｚｎ−Ｏ系酸化物半導体、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系酸化物半導体、Ｇａ−Ｓｎ−Ｚｎ−Ｏ系酸化物半導体、Ｉｎ−Ｚｎ−Ｏ系酸化物半導体、Ｓｎ−Ｚｎ−Ｏ系酸化物半導体、Ｉｎ−Ｓｎ−Ｏ系酸化物半導体、またはＧａ−Ｚｎ−Ｏ系酸化物半導体を用いる。
また、電気抵抗値の低い金属材料からなるソース電極層及びドレイン電極層とのコンタクト抵抗を低減するため、ソース電極層及びドレイン電極層と上記酸化シリコンを含む酸化物半導体層との間にソース領域またはドレイン領域を形成する。
また、オーミック性のコンタクトを形成するため、酸化物半導体層とソース電極層（またはドレイン電極層）の間に酸化物半導体層よりもキャリア濃度の高いソース領域及びドレイン領域（バッファ層）を意図的に設ける。なお、ソース領域またはドレイン領域は、ｎ型の導電型を有し、ｎ＋領域とも呼べる。また、ソース領域及びドレイン領域をｎ＋領域（Ｎ＋型領域）と呼ぶ場合、このｎ＋領域に対してチャネル形成領域として機能させる酸化物半導体層はｉ型領域（Ｉ型領域）とも呼べる。ソース領域またはドレイン領域を設けることにより、ＮＩ接合を形成し、５μｍ以下のチャネル長の短く、且つ、電界効果移動度の高い薄膜トランジスタを備えた半導体装置を実現できる。
また、ソース領域またはドレイン領域（Ｎ＋型領域、ｎ＋層、或いはバッファ層とも呼ぶ）は、縮退した酸化物半導体を用いることが好ましい。また、縮退した酸化物半導体は透光性を有することが好ましい。酸化物半導体層は、Ｚｎ−Ｏ系酸化物半導体、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体、Ｉｎ−Ｚｎ−Ｏ系酸化物半導体、Ｓｎ−Ｚｎ−Ｏ系酸化物半導体、Ｉｎ−Ｓｎ−Ｏ系酸化物半導体、Ａｌ−Ｚｎ−Ｏ系酸化物半導体またはＧａ−Ｚｎ−Ｏ系酸化物半導体を用いる。また、ソース領域またはドレイン領域は、窒素を含ませたＺｎ−Ｏ系非単結晶膜、即ち、Ｚｎ−Ｏ−Ｎ系非単結晶膜（ＺｎＯＮ膜とも呼ぶ）や、窒素を含ませたＩｎ−Ｇａ−Ｚｎ−Ｏ系非単結晶膜、即ちＩｎ−Ｇａ−Ｚｎ−Ｏ−Ｎ系非単結晶膜（ＩＧＺＯＮ膜とも呼ぶ）を用いてもよい。また、ソース領域またはドレイン領域は、Ｇａ−Ｚｎ−Ｏ系非単結晶膜、または窒素を含ませたＧａ−Ｚｎ−Ｏ系非単結晶膜、即ちＧａ−Ｚｎ−Ｏ−Ｎ系非単結晶膜を用いてもよい。また、ソース領域またはドレイン領域は、Ａｌ−Ｚｎ−Ｏ系非単結晶膜、又は窒素を含ませたＡｌ−Ｚｎ−Ｏ系非単結晶膜、即ちＡｌ−Ｚｎ−Ｏ−Ｎ系非単結晶膜を用いてもよい。なお、Ｇａ−Ｚｎ−Ｏ系酸化物半導体又はＧａ−Ｚｎ−Ｏ−Ｎ系酸化物半導体に含まれるガリウムは、１重量％以上１０重量％以下であることが好ましく、Ａｌ−Ｚｎ−Ｏ系酸化物半導体又はＡｌ−Ｚｎ−Ｏ−Ｎ系酸化物半導体に含まれるアルミニウムは、１重量％以上１０重量％以下であることが好ましい。また、窒素を含ませたＺｎ−Ｏ−Ｎ系非単結晶膜や、窒素を含ませたＳｎ−Ｚｎ−Ｏ−Ｎ系非単結晶膜を用いてもよい。
ソース電極層又はドレイン電極層は、Ａｌ、Ｃｒ、Ｔａ、Ｔｉ、Ｍｏ、Ｗから選ばれた元素、または上述した元素を成分とする合金か、上述した元素を組み合わせた合金膜等を用いる。また、酸化インジウム錫、酸化シリコンを含む酸化インジウム錫、アルミニウムを含む酸化亜鉛（ＡＺＯ：Ａｌｕｍｉｎｉｕｍ ｄｏｐｅｄ Ｚｉｎｃ Ｏｘｉｄｅ）又はガリウムを含む酸化亜鉛（ＧＺＯ：Ｇａｌｌｉｕｍ ｄｏｐｅｄ Ｚｉｎｃ Ｏｘｉｄｅ）を用いることもできる。
なお、酸化シリコンを含む酸化物半導体層は、酸化シリコンを２．５重量％以上２０重量％以下含む酸化物半導体ターゲットを用いたスパッタ法で形成される。
特に、酸化物半導体層とソース電極層（またはドレイン電極層）の間に酸化物半導体層よりもキャリア濃度の高いソース領域及びドレイン領域（バッファ層）を意図的に設ける場合、バッファ層もプラズマ形成による電荷チャージによってダメージを受け、抵抗が大きくなり、バッファ層としての機能を発揮できなくなる恐れがある。
また、酸化物半導体層は水分や、水素イオンや、ＯＨ−（ＯＨ基とも記す）などと反応して特性が変化、或いは信頼性が低下する恐れがある。
そこで、酸化物半導体層を覆う第１の保護絶縁膜として平坦性のよい樹脂層を形成した後、樹脂層上に第２の保護絶縁膜としてスパッタ法またはプラズマＣＶＤ法を用いて低パワー条件で成膜される第２の保護絶縁膜を形成する。このように、異なる保護絶縁膜を積層することによって酸化物半導体層に対するプラズマダメージが少なく、封止性能が格段に高い長期信頼性を有する半導体装置を実現することができる。
さらに、酸化物半導体層は、上方を第２のゲート電極で覆うことにより、水分や、水素イオンや、ＯＨ−などをブロックする機能も有する。また、第２のゲート電極として遮光性を有する導電膜を用いる場合、酸化物半導体の光感度による薄膜トランジスタの電気特性の変動を防止し安定化する効果がある。
また、上記構造を実現するための本発明の一態様は、絶縁表面上にゲート電極を形成し、ゲート電極上に絶縁層を形成し、絶縁層上に酸化シリコンを２．５重量％以上２０重量％以下含む第１の酸化物半導体ターゲットを用いたスパッタ法で酸化シリコンを含む酸化物半導体層を成膜し、酸化シリコンを含む酸化物半導体層上に窒素を含む雰囲気下で第２の酸化物半導体ターゲットを用いたスパッタ法で酸窒化物層を形成する半導体装置の作製方法である。
また、上記作製方法において、酸窒化物層の形成後、さらにゲート電極と重なる酸窒化物層の一部を除去して、酸化シリコンを含む酸化物半導体層の一部を露呈させてチャネルエッチ型の薄膜トランジスタを作製する。
また、チャネルエッチ型の薄膜トランジスタに限定されず、ボトムゲート型の薄膜トランジスタ、ボトムコンタクト型の薄膜トランジスタ、またはトップゲート型の薄膜トランジスタを作製することができる。
本発明の一態様は、トップゲート型の薄膜トランジスタの作製方法であり、絶縁表面上に酸化シリコンを２．５重量％以上２０重量％以下含む第１の酸化物半導体ターゲットを用いたスパッタ法で酸化物半導体層を成膜した後、酸化シリコンを含む酸化物半導体層上に窒素を含む雰囲気下で第２の酸化物半導体ターゲットを用いたスパッタ法で酸窒化物層を形成し、酸窒化物層を覆う絶縁層を形成し、絶縁層上にゲート電極を形成することを特徴とする半導体装置の作製方法である。
上記各作製方法において、酸窒化物層は、電気抵抗値の低い金属材料からなるソース電極層及びドレイン電極層とのコンタクト抵抗を低減するため、ソース電極層及びドレイン電極層と上記酸化シリコンを含む酸化物半導体層との間に設けられるソース領域またはドレイン領域である。
また、酸化物半導体層は、酸化物半導体層の成膜後のプロセスに行うプラズマ形成時にプラズマ中のイオン、具体的には水素ラジカルなどが含まれる場合、酸化物半導体層のプラズマ暴露面がダメージを受ける恐れがある。また、酸化物半導体層の成膜後のプロセスに行うプラズマ形成時に電荷チャージによってもダメージを受ける恐れがある。
特に、酸化物半導体層とソース電極層（またはドレイン電極層）の間に酸化物半導体層よりもキャリア濃度の高いバッファ層（ソース領域及びドレイン領域）を意図的に設ける場合、バッファ層もプラズマ形成による電荷チャージによってダメージを受け、抵抗が大きくなり、バッファ層としての機能を発揮できなくなる恐れがある。
また、酸化物半導体層は水分や、水素イオンや、ＯＨ−などと反応して特性が変化、或いは信頼性が低下する恐れがある。
そこで、酸化物半導体層を覆う第１の保護絶縁膜として平坦性のよい樹脂層を形成した後、樹脂層上に第２の保護絶縁膜としてスパッタ法またはプラズマＣＶＤ法を用いて低パワー条件で成膜される第２の保護絶縁膜を形成する。このような異なる保護絶縁膜を積層することによって酸化物半導体層に対するプラズマダメージが少なく、封止性能の格段に高い長期信頼性を有する半導体装置を実現することができる。
さらに、酸化物半導体層は、上方を第２のゲート電極で覆うことにより、水分や、水素イオンや、ＯＨ−などをブロックする機能も有する。また、第２のゲート電極として遮光性を有する導電膜を用いる場合、酸化物半導体の光感度による薄膜トランジスタの電気特性の変動を防止し安定化する効果がある。
また、ガラス基板などの絶縁表面上に下地膜を形成することが好ましく、例えば窒化シリコン膜、または窒化酸化シリコン膜を設ける。これらの膜は、この場合、第１のゲート電極を所望の上面形状とするため選択的にエッチングする際に、ガラス基板がエッチングされないようにエッチングストッパーとして機能させることができる。また、下地膜は、水分や、水素イオンや、ＯＨ−などをブロックする機能を有する。このように水分や、水素イオンや、ＯＨ−などをブロックする機能を有する膜を酸化物半導体層の上下及び周囲を囲むように設けることによって、さらに封止性能の格段に高い長期信頼性を有する半導体装置を実現することができる。
本明細書において、上、下、側等の方向を表す文言は、基板表面の上にデバイスを配置した場合を基準とする方向を指す。
酸化シリコンを含む酸化物半導体層を用い、電気特性の優れた薄膜トランジスタを備えた半導体装置を実現する。
本発明の一態様を示す断面図及び上面図である。 本発明の一態様を示す断面図及び上面図である。 本発明の一態様を示す断面図である。 本発明の一態様を示す上面図である。 本発明の一態様を示す断面図及び上面図である。 本発明の一態様を示す上面図である。 ＺｎＯの単結晶構造を示すモデル図である。 各モデルの動径分布関数ｇ（ｒ）を示すグラフである。 各モデルの動径分布関数ｇ（ｒ）を示すグラフである。 各モデルのＸＲＤ解析シミュレーションの結果を示すグラフである。 各モデルのＸＲＤ解析シミュレーションの結果を示すグラフである。 本発明の一態様を示す工程断面図である。 本発明の一態様を示す断面図及び上面図である。 本発明の一態様を示す断面図及び上面図である。 本発明の一態様を示す断面図及び上面図である。 本発明の一態様を示す断面図及び上面図である。 本発明の一態様を示す半導体装置のブロック図である。 本発明の一態様を示す信号線駆動回路の構成を説明する図。 本発明の一態様を示す信号線駆動回路の動作を説明するタイミングチャートである。 本発明の一態様を示す信号線駆動回路の動作を説明するタイミングチャートである。 本発明の一態様を示すシフトレジスタの構成の一例を説明する図である。 図２１に示すフリップフロップの接続構成を説明する図である。 本発明の一態様を示す半導体装置の画素等価回路を説明する図である。 本発明の一態様を示す半導体装置を説明する断面図である。 本発明の一態様を示す半導体装置を説明する上面図及び断面図である。 本発明の一態様を示す半導体装置を説明する上面図及び断面図である。 本発明の一態様を示す半導体装置を説明する断面図である。 本発明の一態様を示す半導体装置を説明する断面図及び電子機器の外観図である。 本発明の一態様を示す電子機器を示す図である。 本発明の一態様を示す電子機器を示す図である。 本発明の一態様を示す断面図である。 本発明の一態様を示す断面図である。 本発明の一態様を示す断面図である。 本発明の一態様を示す断面図である。 本発明の一態様を示す断面図である。 本発明の一態様を示す断面図である。
以下では、本発明の実施の形態について図面を用いて詳細に説明する。ただし、本発明は以下の説明に限定されず、その形態および詳細を様々に変更し得ることは、当業者であれば容易に理解される。また、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。
（実施の形態１）
本実施の形態では、酸化シリコンを含む酸化物半導体層を用いた薄膜トランジスタの一例について図１（Ａ）、（Ｂ）、（Ｃ）に説明する。
図１（Ａ）に示す薄膜トランジスタ１６０は、ボトムゲート型の一種であり、チャネルエッチ型と呼ばれる構造の断面図の一例である。また、図１（Ｂ）は薄膜トランジスタの上面図の一例であり、図中Ｂ１―Ｂ２の鎖線で切断した断面図が図１（Ａ）に相当する。
図１（Ａ）に示す薄膜トランジスタ１６０は、基板１００上にゲート電極層１０１が設けられ、ゲート電極層１０１上にゲート絶縁層１０２が設けられ、ゲート絶縁層１０２上にゲート電極層１０１と重なる酸化シリコンを含む酸化物半導体層１０３が設けられている。また、酸化シリコンを含む酸化物半導体層１０３の一部と重なるソース電極層またはドレイン電極層１０５ａ、ソース電極層またはドレイン電極層１０５ｂが設けられ、酸化シリコンを含む酸化物半導体層１０３の一部とソース電極層またはドレイン電極層１０５ａ、１０５ｂの間にソース領域またはドレイン領域１０４ａ、１０４ｂを有する。なお、図１（Ｃ）に示すように、基板１００上に下地絶縁膜として機能する絶縁膜１０７を設けてもよい。絶縁膜１０７は、窒化シリコン膜、酸化窒化シリコン膜、酸化アルミニウム膜、窒化アルミニウム膜、酸化窒化アルミニウム膜、窒化酸化アルミニウム膜などの単層または積層で形成することもできる。
ゲート電極層１０１は、アルミニウム、銅、モリブデン、チタン、クロム、タンタル、タングステン、ネオジム、スカンジウムなどの金属材料、またはこれらの金属材料を成分とする合金材料、またはこれらの金属材料を成分とする窒化物を用いて、単層又は積層で形成することができる。アルミニウムや銅などの低抵抗導電性材料で形成するのが望ましいが、耐熱性が低い、または腐食しやすいという問題点があるので耐熱性導電性材料と組み合わせて用いるのが好ましい。耐熱性導電性材料としては、モリブデン、チタン、クロム、タンタル、タングステン、ネオジム、スカンジウム等を用いる。
例えば、ゲート電極層１０１の積層構造としては、アルミニウム層上にモリブデン層が積層された二層の積層構造、または銅層上にモリブデン層を積層した二層構造、または銅層上に窒化チタン層若しくは窒化タンタル層を積層した二層構造、窒化チタン層とモリブデン層とを積層した二層構造とすることが好ましい。３層の積層構造としては、タングステン層または窒化タングステン層と、アルミニウムとシリコンの合金層またはアルミニウムとチタンの合金層と、窒化チタン層またはチタン層とを積層した構造とすることが好ましい。
ゲート絶縁層１０２は、プラズマＣＶＤ法またはスパッタ法を用いて形成する。ゲート絶縁層１０２は、ＣＶＤ法又はスパッタリング法等を用いて、酸化シリコン層、窒化シリコン層、酸化窒化シリコン層又は窒化酸化シリコン層を単層で又は積層して形成することができる。また、ゲート絶縁層１０２として、有機シランガスを用いたＣＶＤ法により酸化シリコン層を形成することも可能である。ゲート絶縁層１０２は単層であっても、２層以上の積層としてもよい。例えば、基板１００に接するゲート絶縁層を窒化シリコン膜、又は窒化酸化シリコン膜を用いて形成することで、基板１００とゲート絶縁層の密着力が高まり、基板１００としてガラス基板を用いた場合、基板からの不純物が半導体層に拡散するのを防止することが可能であり、さらにゲート電極層の酸化を防止できる。即ち、膜剥がれを防止することができると共に、後に形成されるトランジスタの電気的特性を向上させることができる。
酸化シリコンを含む酸化物半導体層１０３は、Ｚｎ−Ｏ系非単結晶膜、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系非単結晶膜、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系、Ｇａ−Ｓｎ−Ｚｎ−Ｏ系、Ｉｎ−Ｚｎ−Ｏ系、Ｓｎ−Ｚｎ−Ｏ系、Ｉｎ−Ｓｎ−Ｏ系、又はＧａ−Ｚｎ−Ｏ系の酸化物半導体を用いることができる。
酸化シリコンを含む酸化物半導体層１０３は、酸化シリコンを２．５重量％以上２０重量％以下、好ましくは７．５重量％以上１２．５重量％以下含む酸化物半導体ターゲットを用いて成膜を行う。本実施の形態では、酸化シリコンを含む酸化物半導体層１０３として、酸化シリコンを１０重量％含む酸化物半導体ターゲット（ＺｎＯ）を用いるスパッタ法により成膜する。
また、ソース領域またはドレイン領域１０４ａ、及びソース領域またはドレイン領域１０４ｂは、縮退した酸化物半導体を用いることが好ましい。縮退した酸化物半導体は、透光性を有することが好ましい。また、酸化シリコンを含まない酸化物半導体層、例えばＺｎ−Ｏ系酸化物半導体、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体、Ｉｎ−Ｚｎ−Ｏ系酸化物半導体、Ｓｎ−Ｚｎ−Ｏ系酸化物半導体、Ｉｎ−Ｓｎ−Ｏ系酸化物半導体、Ａｌ−Ｚｎ−Ｏ系酸化物半導体またはＧａ−Ｚｎ−Ｏ系酸化物半導体を用いる。また、ソース領域またはドレイン領域１０４ａ、及びソース領域またはドレイン領域１０４ｂは、窒素を含ませたＺｎ−Ｏ系非単結晶膜、即ち、Ｚｎ−Ｏ−Ｎ系非単結晶膜（ＺｎＯＮ膜とも呼ぶ）や、窒素を含ませたＩｎ−Ｇａ−Ｚｎ−Ｏ系非単結晶膜、即ちＩｎ−Ｇａ−Ｚｎ−Ｏ−Ｎ系非単結晶膜（ＩＧＺＯＮ膜とも呼ぶ）を用いてもよい。また、ソース領域またはドレイン領域１０４ａ、及びソース領域またはドレイン領域１０４ｂは、Ｇａ−Ｚｎ−Ｏ系非単結晶膜、または窒素を含ませたＧａ−Ｚｎ−Ｏ系非単結晶膜、即ちＧａ−Ｚｎ−Ｏ−Ｎ系非単結晶膜を用いてもよい。また、ソース領域またはドレイン領域１０４ａ、及びソース領域またはドレイン領域１０４ｂは、Ａｌ−Ｚｎ−Ｏ系非単結晶膜、又は窒素を含ませたＡｌ−Ｚｎ−Ｏ系非単結晶膜、即ちＡｌ−Ｚｎ−Ｏ−Ｎ系非単結晶膜を用いてもよい。なお、Ａｌ−Ｚｎ−Ｏ系酸化物半導体又はＡｌ−Ｚｎ−Ｏ−Ｎ系酸化物半導体に含まれるアルミニウムは、１重量％以上１０重量％以下であることが好ましく、Ｇａ−Ｚｎ−Ｏ系酸化物半導体又はＧａ−Ｚｎ−Ｏ−Ｎ系酸化物半導体に含まれるガリウムは、１重量％以上１０重量％以下であることが好ましい。また、窒素を含ませたＺｎ−Ｏ−Ｎ系非単結晶膜や、窒素を含ませたＳｎ−Ｚｎ−Ｏ−Ｎ系非単結晶膜を用いてもよい。
本実施の形態では、ソース領域またはドレイン領域１０４ａ、及びソース領域またはドレイン領域１０４ｂとして、窒素ガスを含む雰囲気中でスパッタ法によりＺｎ（亜鉛）を含む酸化物半導体ターゲット（ＺｎＯ）を用いて得た亜鉛を含む酸窒化物膜の成膜後に加熱処理することで得られる酸窒化物材料を用いる。
ソース領域またはドレイン領域１０４ａ、及びソース領域またはドレイン領域１０４ｂは、Ｓｉを含まない点で酸化シリコンを含む酸化物半導体層１０３と大きく異なっている。また、ソース領域またはドレイン領域１０４ａ、及びソース領域またはドレイン領域１０４ｂは、成膜後に加熱処理を行った場合または成膜直後に結晶粒を含む場合もある。一方、酸化シリコンを含む酸化物半導体層１０３は、酸化シリコンを含ませることにより膜の結晶化温度が高くなるため、例えばソース領域またはドレイン領域１０４ａ、及びソース領域またはドレイン領域１０４ｂの一部が結晶化する温度で加熱処理を行っても、酸化シリコンを含む酸化物半導体層１０３は非晶質状態を維持することができる。なお、ソース領域またはドレイン領域１０４ａ、及びソース領域またはドレイン領域１０４ｂは、ｎ＋領域、バッファ層とも記す。
また、オーミック性のコンタクトを形成するため、酸化物半導体層とソース電極層（またはドレイン電極層）の間に酸化物半導体層よりもキャリア濃度の高いソース領域及びドレイン領域（バッファ層）を意図的に設ける。なお、ソース領域またはドレイン領域は、ｎ型の導電型を有し、ｎ＋領域とも呼べる。また、ソース領域及びドレイン領域をｎ＋領域（Ｎ＋型領域）と呼ぶ場合、このｎ＋領域に対してチャネル形成領域として機能させる酸化物半導体層はｉ型領域（Ｉ型領域）とも呼べる。ソース領域またはドレイン領域を設けることにより、ＮＩ接合を形成し、５μｍ以下のチャネル長の短く、且つ、電界効果移動度の高い薄膜トランジスタを備えた半導体装置を実現できる。
ソース電極層またはドレイン電極層１０５ａ、１０５ｂは、Ａｌ、Ｃｒ、Ｔａ、Ｔｉ、Ｍｏ、Ｗから選ばれた元素、または上述した元素を成分とする合金か、上述した元素を組み合わせた合金膜等を用いる。また、酸化インジウム錫（ＩＴＯ：Ｉｎｄｉｕｍ Ｔｉｎ Ｏｘｉｄｅ）、酸化シリコンを含む酸化インジウム錫、アルミニウムを含む酸化亜鉛（ＡＺＯ：Ａｌｕｍｉｎｉｕｍ ｄｏｐｅｄ Ｚｉｎｃ Ｏｘｉｄｅ）又はガリウムを含む酸化亜鉛（ＧＺＯ：Ｇａｌｌｉｕｍ ｄｏｐｅｄ Ｚｉｎｃ Ｏｘｉｄｅ）を用いることもできる。酸化亜鉛にＡｌ２Ｏ３やＧａ２Ｏ３など、３価のイオンとなる元素を酸化亜鉛に少量（例えば数重量％）添加することで低抵抗化を図ることができる。
ソース領域またはドレイン領域１０４ａ、及びソース領域またはドレイン領域１０４ｂを設けることにより、電気抵抗値の低い金属材料からなるソース電極層またはドレイン電極層１０５ａ、１０５ｂとのコンタクト抵抗を低減する。従って、ソース領域またはドレイン領域１０４ａ、及びソース領域またはドレイン領域１０４ｂを設けることにより、電気特性の優れた薄膜トランジスタ１６０を実現する。
なお、酸化シリコンを含む酸化物半導体層１０３及びソース電極層またはドレイン電極層１０５ａ、１０５ｂを接して覆う保護絶縁層を形成してもよい。また、保護絶縁層は、スパッタ法などを用いて得られる窒化シリコン膜、酸化シリコン膜、または酸化窒化シリコン膜などの単層またはこれらの積層を用いることができる。
本実施の形態では、酸化シリコンを含む酸化物半導体層を用いた薄膜トランジスタの一例について説明したが、酸窒化シリコンを含む酸化物半導体層としてもよい。
（実施の形態２）
本実施の形態では、ゲート電極の幅が実施の形態１とは異なる薄膜トランジスタの一例について図２（Ａ）及び図２（Ｂ）に説明する。
図２（Ａ）に示す薄膜トランジスタ１７０は、ボトムゲート型の一種であり、チャネルエッチ型と呼ばれる構造の断面図の一例である。また、図２（Ｂ）は薄膜トランジスタの上面図の一例であり、図中Ｃ１―Ｃ２の鎖線で切断した断面図が図２（Ａ）に相当する。
図２（Ａ）に示す薄膜トランジスタ１７０には、基板１００上にゲート電極層１０１が設けられ、ゲート電極層１０１上にゲート絶縁層１０２が設けられ、ゲート絶縁層１０２上に酸化物半導体層１０３が設けられ、酸化物半導体層１０３上にソース電極層またはドレイン電極層１０５ａ、１０５ｂが設けられている。また、酸化シリコンを含む酸化物半導体層１０３の一部とソース電極層またはドレイン電極層１０５ａ、及びソース電極層またはドレイン電極層１０５ｂとの間にソース領域またはドレイン領域１０４ａ、及びソース領域またはドレイン領域１０４ｂを有する。なお、酸化物半導体層１０３及びソース電極層またはドレイン電極層１０５ａ、及びソース電極層またはドレイン電極層１０５ｂを覆う保護絶縁層を形成してもよい。
本実施の形態では、ゲート絶縁層１０２上に酸化シリコンを含む酸化物半導体層１０３（第１の酸化物半導体層とも呼ぶ）と、その上に第２の酸化物半導体層（または酸窒化物層）とが積層される。ただし、酸化シリコンを含む酸化物半導体層１０３においてチャネルとして機能する領域上にはエッチングにより除去されるため第２の酸化物半導体層は形成されない。なお、第２の酸化物半導体層（または酸窒化物層）は、バッファ層、ｎ＋領域、ソース領域またはドレイン領域として機能する。図２（Ａ）ではソース領域またはドレイン領域１０４ａ、１０４ｂとして図示する。
また、本実施の形態において、酸化シリコンを含む酸化物半導体層１０３は、酸化シリコン（ＳｉＯ２）を２．５重量％以上２０重量％以下、好ましくは７．５重量％以上１２．５重量％以下の割合で含ませたＺｎ（亜鉛）を含む酸化物半導体ターゲットを用いて成膜する。酸化物半導体に酸化シリコンを含ませることにより、成膜される酸化物半導体をアモルファス化させることが容易となる。また、酸化物半導体膜を熱処理した場合に、結晶化してしまうのを抑制することができる。
Ｚｎ（亜鉛）を含む酸化物半導体、所謂ＺｎＯにＳｉＯ２を含ませると、どのような構造変化が起こるか、古典分子動力学シミュレーションにより調べた。古典分子動力学法では、原子間相互作用を特徴づける経験的ポテンシャルを定義することで、各原子に働く力を評価する。各原子に古典的力学法則を適用し、ニュートンの運動方程式を数値的に解くことにより、各原子の運動（時間発展）を決定論的に追跡できる。
以下に計算モデルと計算条件を述べる。なお、本計算においては、Ｂｏｒｎ−Ｍａｙｅｒ−Ｈｕｇｇｉｎｓポテンシャルを用いた。
計算モデルは、８９６原子のＺｎＯ単結晶構造である（図７参照）。この構造において、ＺｎをＳｉ及びＯに置換した。各原子の電荷（Ｚｎ：＋２、Ｏ：−２、Ｓｉ：＋４）を考慮し、３個のＺｎを２個のＳｉと１個のＯで置換した。置換量は次の式で定義し、置換量を２．５重量％、４．９重量％、７．６重量％、１０．０重量％、１２．５重量％、１５．０重量％、２０．０重量％とした構造を作成した。ＺｎをＳｉ及びＯで置換した構造をＺｎＯ置換構造と呼ぶ。
温度３５０℃において、圧力一定（１ａｔｍ）で、４００ｐｓｅｃ間（時間刻み幅０．２ｆｓｅｃ×２００万ステップ）の古典分子動力学シミュレーションにより、構造緩和を行った。そして、これら８つの構造に対して動径分布関数ｇ（ｒ）を求めた。なお、動径分布関数ｇ（ｒ）とは、ある原子から距離ｒ離れた位置において、他の原子が存在する確率密度を表す関数である。原子同士の相関がなくなっていくと、ｇ（ｒ）は１に近づく。
上記８つの計算モデルに、４００ｐｓｅｃ間の古典分子動力学シミュレーションを行うことにより得られた各計算モデルの動径分布関数ｇ（ｒ）を図８及び図９に示す。
図８及び図９において、各計算モデルの動径分布関数ｇ（ｒ）を比較すると、単結晶モデル（図８（Ａ）参照）は、置換量が２．５重量％〜７．６重量％（図８（Ｂ）〜図８（Ｄ）参照）までは、長距離においてもピークがあり、長距離秩序があることがわかる。置換量が１０重量％以上（図８（Ｅ）及び図９（Ａ）〜図９（Ｄ））になると、０．６ｎｍ以上においてピークが消え、長距離秩序がないことがわかる。このことから、置換量が１０重量％以上ではアモルファス化しているものと考えられる。
次に、８つの計算モデルに、４００ｐｓｅｃ間の古典分子動力学シミュレーションを行うことにより得られた各計算モデルの最終構造に対して、ＸＲＤ解析シミュレーションを行った結果を図１０及び図１１に示す。なお、計算に用いたＸ線の波長は、０．１５４１３８ｎｍ（Ｃｕ Ｋα）である。図１０（Ａ）にＺｎＯ単結晶構造の結果について示す。
図１０及び図１１において、各計算モデルのＸＲＤ解析シミュレーションの結果を比較すると、ＺｎＯ単結晶構造と比べて、置換量が２．５重量％（図１０（Ｂ）参照）からピークの強さが弱くなり始めていることがわかる。これより、置換量が２．５重量％から、単結晶構造の全体的な崩壊が始まり、アモルファス化が始まっていると考えられる。また、置換量が７．６重量％（図１０（Ｃ）、図１０（Ｄ）参照）まではピークがあるが、１０重量％以上（図１０（Ｅ）及び図１１（Ａ）〜図１１（Ｄ）参照）は、ピークがブロードとなっていることがわかる。このことから、置換量が１０重量％以上では、ほぼ完全にアモルファス化しているものと考えられる。
以上の計算結果により、ＺｎＯにＳｉＯ２を含有することにより、ＺｎＯのアモルファス化が起こりやすくなることが示唆された。実際に、スパッタ法で得られるＳｉＯ２を含有させたＺｎＯ薄膜は、成膜直後において、非晶質半導体膜である。これらの計算結果から、ＳｉＯ２を含有させることによって、熱処理を行ってもＺｎＯの結晶化を阻害し、非晶質（アモルファス）構造を維持することができると導き出される。
また、酸化シリコンを含む酸化物半導体層１０３は、Ｚｎ−Ｏ系非単結晶膜の他にも、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系非単結晶膜、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系、Ｇａ−Ｓｎ−Ｚｎ−Ｏ系、Ｉｎ−Ｚｎ−Ｏ系、Ｓｎ−Ｚｎ−Ｏ系、Ｉｎ−Ｓｎ−Ｏ系またはＧａ−Ｚｎ−Ｏ系の酸化物半導体を用いることができる。
また、ソース領域またはドレイン領域１０４ａ、１０４ｂは、縮退した酸化物半導体を用いることが好ましい。縮退した酸化物半導体は透光性を有することが好ましい。また、ソース領域またはドレイン領域１０４ａ、１０４ｂとして、酸化シリコンを含まない酸化物半導体層、例えばＺｎ−Ｏ系酸化物半導体、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体、Ｉｎ−Ｚｎ−Ｏ系酸化物半導体、Ｓｎ−Ｚｎ−Ｏ系酸化物半導体、Ｉｎ−Ｓｎ−Ｏ系酸化物半導体、Ａｌ−Ｚｎ−Ｏ系酸化物半導体またはＧａ−Ｚｎ−Ｏ系酸化物半導体を用いてもよい。また、ソース領域またはドレイン領域１０４ａ、１０４ｂは、窒素を含ませたＩｎ−Ｇａ−Ｚｎ−Ｏ系非単結晶膜、即ちＩｎ−Ｇａ−Ｚｎ−Ｏ−Ｎ系非単結晶膜（ＩＧＺＯＮ膜とも呼ぶ）を用いてもよい。また、ソース領域またはドレイン領域１０４ａ、１０４ｂは、Ｇａ−Ｚｎ−Ｏ系非単結晶膜、または窒素を含ませたＧａ−Ｚｎ−Ｏ系非単結晶膜、即ちＧａ−Ｚｎ−Ｏ−Ｎ系非単結晶膜を用いてもよい。また、ソース領域またはドレイン領域１０４ａ、１０４ｂは、Ａｌ−Ｚｎ−Ｏ系非単結晶膜、又は窒素を含ませたＡｌ−Ｚｎ−Ｏ系非単結晶膜、即ちＡｌ−Ｚｎ−Ｏ−Ｎ系非単結晶膜を用いてもよい。なお、Ａｌ−Ｚｎ−Ｏ系酸化物半導体又はＡｌ−Ｚｎ−Ｏ−Ｎ系酸化物半導体に含まれるアルミニウムは、１重量％以上１０重量％以下であることが好ましく、Ｇａ−Ｚｎ−Ｏ系酸化物半導体又はＧａ−Ｚｎ−Ｏ−Ｎ系酸化物半導体に含まれるガリウムは、１重量％以上１０重量％以下であることが好ましい。また、窒素を含ませたＺｎ−Ｏ−Ｎ系非単結晶膜や、窒素を含ませたＳｎ−Ｚｎ−Ｏ−Ｎ系非単結晶膜を用いてもよい。
本実施の形態では、ソース領域またはドレイン領域１０４ａ、１０４ｂとして、窒素ガスを含む雰囲気中でスパッタ法によりＺｎ（亜鉛）を含む酸化物半導体ターゲット（ＺｎＯ）を用いて得たＺｎ−Ｏ−Ｎ系非単結晶膜の成膜後に加熱処理することで得られる酸窒化物材料を用いる。
また、ソース電極層またはドレイン電極層１０５ａ、１０５ｂは、Ａｌ、Ｃｒ、Ｔａ、Ｔｉ、Ｍｏ、Ｗから選ばれた元素、または上述した元素を成分とする合金か、上述した元素を組み合わせた合金膜等を用いる。また、酸化インジウム錫（ＩＴＯ：Ｉｎｄｉｕｍ Ｔｉｎ Ｏｘｉｄｅ）、酸化シリコン（ＳｉＯｘ）を含む酸化インジウム錫、アルミニウムを含む酸化亜鉛（ＡＺＯ：Ａｌｕｍｉｎｉｕｍ ｄｏｐｅｄ Ｚｉｎｃ Ｏｘｉｄｅ）又はガリウムを含む酸化亜鉛（ＧＺＯ：Ｇａｌｌｉｕｍ ｄｏｐｅｄ Ｚｉｎｃ Ｏｘｉｄｅ）を用いることもできる。
また、上述した薄膜トランジスタ１７０を画素部のスイッチング素子として表示装置を作製する例を、図３を用いて以下に説明する。
まず、絶縁表面を有する基板１００上にゲート電極層１０１を設ける。絶縁表面を有する基板１００はガラス基板を用いる。ゲート電極層１０１の材料は、モリブデン、チタン、クロム、タンタル、タングステン、アルミニウム、銅、ネオジム、スカンジウム等の金属材料又はこれらを主成分とする合金材料を用いて、単層で又は積層して形成することができる。なお、ゲート電極層１０１の形成の際、画素部の容量配線１０８、及び端子部の第１の端子１２１も形成する。なお、基板１００上に下地絶縁膜として機能する絶縁膜を設けてもよい。絶縁膜は、窒化シリコン膜、酸化窒化シリコン膜、酸化アルミニウム膜、窒化アルミニウム膜、酸化窒化アルミニウム膜、窒化酸化アルミニウム膜などの単層または積層で形成することもできる。
例えば、ゲート電極層１０１の２層の積層構造としては、アルミニウム層上にモリブデン層が積層された二層の積層構造、または銅層上にモリブデン層を積層した２層構造、または銅層上に窒化チタン層若しくは窒化タンタル層を積層した２層構造、窒化チタン層とモリブデン層とを積層した２層構造とすることが好ましい。また、Ｃａを含む銅層上にバリア層となるＣａを含む酸化銅層の積層や、Ｍｇを含む銅層上にバリア層となるＭｇを含む酸化銅層の積層もある。また、３層の積層構造としては、タングステン層または窒化タングステン層と、アルミニウムとシリコンの合金層またはアルミニウムとチタンの合金層と、窒化チタン層またはチタン層とを積層した構造とすることが好ましい。
次いで、ゲート電極層１０１上を覆うゲート絶縁層１０２を形成する。ゲート絶縁層１０２はスパッタ法、ＰＣＶＤ法などを用い、膜厚を５０〜４００ｎｍとする。
例えば、ゲート絶縁層１０２としてスパッタ法により酸化シリコン膜を用い、１００ｎｍの厚さで形成する。勿論、ゲート絶縁層１０２は、酸化シリコン膜に限定されるものでなく、酸化窒化シリコン膜、窒化シリコン膜、酸化アルミニウム膜、窒化アルミニウム膜、酸化窒化アルミニウム膜、酸化タンタル膜などの他の絶縁膜を用い、これらの材料から成る単層または積層構造として形成しても良い。積層する場合、例えば、ＰＣＶＤ法により窒化シリコン膜を形成し、その上にスパッタ法で酸化シリコン膜を成膜すればよい。また、ゲート絶縁層１０２として酸化窒化シリコン膜、または窒化シリコン膜などを用いる場合、ガラス基板からの不純物、例えばナトリウムなどが拡散し、後に上方に形成する酸化物半導体に侵入することをブロックすることができる。
次に、ゲート絶縁層１０２上に酸化シリコンを含む酸化物半導体膜を形成する。ここでは、酸化シリコン（ＳｉＯ２）を１０重量％の割合で含ませたＺｎ（亜鉛）を含む酸化物半導体ターゲットを用いて成膜を行う。酸化物半導体に酸化シリコンを含ませることにより、成膜される酸化物半導体をアモルファス化することが容易となる。また、酸化シリコンを含ませることにより、酸化物半導体膜の成膜後のプロセスにおいて熱処理した場合に、酸化物半導体膜の結晶化を防止することができる。
次いで、酸化シリコンを含む酸化物半導体膜上に、酸化シリコンを含まない酸窒化物膜をスパッタ法で成膜する。ここでは、窒素ガスを含む雰囲気中でスパッタ法によりＺｎ（亜鉛）を含む酸化物半導体ターゲット（ＺｎＯ）を用いて得たＺｎ−Ｏ−Ｎ系非単結晶膜を成膜する。
スパッタ法にはスパッタ用電源に高周波電源を用いるＲＦスパッタ法と、ＤＣスパッタ法があり、さらにパルス的にバイアスを与えるパルスＤＣスパッタ法もある。
また、材料の異なるターゲットを複数設置できる多元スパッタ装置もある。多元スパッタ装置は、同一チャンバーで異なる材料膜を積層成膜することも、同一チャンバーで複数種類の材料を同時に放電させて成膜することもできる。
また、チャンバー内部に磁石機構を備えたマグネトロンスパッタ法を用いるスパッタ装置や、グロー放電を使わずマイクロ波を用いて発生させたプラズマを用いるＥＣＲスパッタ法を用いるスパッタ装置がある。
また、スパッタ法を用いる成膜方法として、成膜中にターゲット物質とスパッタガス成分とを化学反応させてそれらの化合物薄膜を形成するリアクティブスパッタ法や、成膜中に基板にも電圧をかけるバイアススパッタ法もある。
次に、フォトリソグラフィー工程を行い、レジストマスクを形成し、Ｚｎ−Ｏ−Ｎ系非単結晶膜（酸窒化物膜）を選択的にエッチングし、さらに同じマスクを用いて酸化シリコンを含むＺｎ−Ｏ系非単結晶膜（酸化物半導体膜）を選択的にエッチングする。エッチング後にレジストマスクは除去する。
次いで、フォトリソグラフィー工程を行い、新たにレジストマスクを形成し、エッチングにより不要な部分（ゲート絶縁層の一部）を除去してゲート電極層と同じ材料の配線や電極層に達するコンタクトホールを形成する。このコンタクトホールは後に形成する導電膜と直接接続するために設ける。例えば、駆動回路部において、ゲート電極層とソース電極層或いはドレイン電極層と直接接する薄膜トランジスタや、端子部のゲート配線と電気的に接続する端子を形成する場合にコンタクトホールを形成する。なお、ここではフォトリソグラフィー工程を行って、後に形成する導電膜と直接接続するためのコンタクトホールを形成する例を示したが、特に限定されず、後で画素電極との接続のためのコンタクトホールと同じ工程でゲート電極層に達するコンタクトホールを形成し、画素電極と同じ材料で電気的な接続を行ってもよい。画素電極と同じ材料で電気的な接続を行う場合にはマスク数を１枚削減することができる。
次に、Ｚｎ−Ｏ−Ｎ系非単結晶膜（酸窒化物層）上に金属材料からなる導電膜をスパッタ法や真空蒸着法で形成する。
導電膜の材料としては、Ａｌ、Ｃｒ、Ｔａ、Ｔｉ、Ｍｏ、Ｗから選ばれた元素、または上述した元素を成分とする合金か、上述した元素を組み合わせた合金膜等が挙げられる。また、後の工程で２００℃〜６００℃の熱処理を行う場合には、この熱処理に耐える耐熱性を導電膜に持たせることが好ましい。また、２００℃〜６００℃の熱処理を行う場合には、この熱処理に耐える耐熱性を導電膜に持たせることが好ましい。Ａｌ単体では耐熱性が劣り、また腐蝕しやすい等の問題点があるので耐熱性導電性材料と組み合わせて形成する。Ａｌと組み合わせる耐熱性導電性材料としては、チタン（Ｔｉ）、タンタル（Ｔａ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、クロム（Ｃｒ）、（ネオジム）Ｎｄ、（スカンジウム）Ｓｃから選ばれた元素、または上述した元素を成分とする合金か、上述した元素を組み合わせた合金膜、または上述した元素を成分とする窒化物で形成する。また、酸化インジウム錫（ＩＴＯ：Ｉｎｄｉｕｍ Ｔｉｎ Ｏｘｉｄｅ）、酸化シリコン（ＳｉＯｘ）を含む酸化インジウム錫、アルミニウムを含む酸化亜鉛（ＡＺＯ）又はガリウムを含む酸化亜鉛（ＧＺＯ）を用いることもできる。酸化亜鉛にＡｌ２Ｏ３やＧａ２Ｏ３など、３価のイオンとなる元素を少量（例えば数重量）％添加することで低抵抗化を図ることができる。
本実施の形態では、導電膜としてチタン膜の単層構造とする。また、導電膜は、２層構造としてもよく、アルミニウム膜上にチタン膜を積層してもよい。また、導電膜としてＴｉ膜と、そのＴｉ膜上に重ねてＮｄを含むアルミニウム（Ａｌ−Ｎｄ）膜を積層し、さらにその上にＴｉ膜を成膜する３層構造としてもよい。導電膜は、シリコンを含むアルミニウム膜の単層構造としてもよい。
次に、フォトリソグラフィー工程を行い、レジストマスクを形成し、エッチングにより不要な部分を除去して画素部にソース電極層またはドレイン電極層１０５ａ、１０５ｂ、ソース領域またはドレイン領域１０４ａ、１０４ｂを形成し、駆動回路部にソース電極層またはドレイン電極層、ソース領域またはドレイン領域をそれぞれ形成する。この際のエッチング方法としてウェットエッチングまたはドライエッチングを用いる。例えば導電膜としてアルミニウム膜、又はアルミニウム合金膜を用いる場合は、燐酸と酢酸と硝酸を混ぜた溶液を用いたウェットエッチングを行うことができる。ここでは、ウェットエッチングにより、Ｔｉ膜である導電膜をエッチングしてソース電極層またはドレイン電極層を形成し、Ｚｎ−Ｏ−Ｎ系非単結晶膜をエッチングして第１バッファ層（ソース領域またはドレイン領域１０４ａ）、第２バッファ層（ソース領域またはドレイン領域１０４ｂ）を形成する。このエッチング工程において、酸化シリコンを含む酸化物半導体膜の露出領域も一部エッチングされ、酸化シリコンを含む酸化物半導体層１０３となる。
また、このフォトリソグラフィー工程において、ソース電極層またはドレイン電極層１０５ａ、１０５ｂと同じ材料である第２の端子１２２を端子部に残す。なお、第２の端子１２２はソース配線（ソース電極層またはドレイン電極層１０５ａ、１０５ｂを含むソース配線）と電気的に接続されている。
以上の工程で画素部には、酸化シリコンを含む酸化物半導体層１０３をチャネル形成領域とする薄膜トランジスタ１７０が作製できる。
また、端子部において、接続電極１２０は、ゲート絶縁膜に形成されたコンタクトホールを介して端子部の第１の端子１２１と直接接続される。なお、本実施の形態では図示しないが、上述した工程と同じ工程を経て駆動回路の薄膜トランジスタのソース配線あるいはドレイン配線とゲート電極が直接接続される。
次いで、２００℃〜６００℃、代表的には３００℃〜５００℃の熱処理（光アニールも含む）を行う。ここでは炉に入れ、窒素雰囲気下で３５０℃、１時間の熱処理を行う。この熱処理により酸化シリコンを含むＺｎ−Ｏ系非単結晶膜の原子レベルの再配列が行われる。また、酸化シリコンを含む酸化物半導体層１０３は、酸化シリコンを含んでいるため、この熱処理での結晶化を妨げることができ、非晶質構造を保つことができる。なお、熱処理を行うタイミングは、Ｚｎ−Ｏ−Ｎ系非単結晶膜の成膜後であれば特に限定されず、例えば画素電極形成後に行ってもよい。
次いで、レジストマスクを除去し、薄膜トランジスタ１７０を覆う保護絶縁層１０６を形成する。
次に、フォトリソグラフィー工程を行い、レジストマスクを形成し、保護絶縁層１０６のエッチングによりソース電極層またはドレイン電極層１０５ｂに達するコンタクトホールを形成する。また、ここでのエッチングにより第２の端子１２２に達するコンタクトホール、接続電極１２０に達するコンタクトホールも形成する。
次いで、レジストマスクを除去した後、透明導電膜を成膜する。透明導電膜の材料としては、酸化インジウム（Ｉｎ２Ｏ３）やインジウム錫酸化物（Ｉｎ２Ｏ３―ＳｎＯ２、ＩＴＯと略記する）などをスパッタ法や真空蒸着法などを用いて形成する。このような材料のエッチング処理は塩酸系の溶液により行う。しかし、特にＩＴＯのエッチングは残渣が発生しやすいので、エッチング加工性を改善するために酸化インジウム酸化亜鉛合金（Ｉｎ２Ｏ３−ＺｎＯ）を用いても良い。ＡＺＯやＧＺＯを用いてもよい。
次に、フォトリソグラフィー工程を行い、レジストマスクを形成し、エッチングにより不要な部分を除去して画素電極層１１０を形成する。また、このフォトリソグラフィー工程において、容量部におけるゲート絶縁層１０２及び保護絶縁層１０６を誘電体として、容量配線１０８と画素電極層１１０とで保持容量が形成される。また、このフォトリソグラフィー工程において、第１の端子及び第２の端子をレジストマスクで覆い端子部に形成された透明導電膜１２８、１２９を残す。透明導電膜１２８、１２９はＦＰＣとの接続に用いられる電極または配線となる。第１の端子１２１と直接接続された接続電極１２０上に形成された透明導電膜１２８は、ゲート配線の入力端子として機能する接続用の端子電極となる。第２の端子１２２上に形成された透明導電膜１２９は、ソース配線の入力端子として機能する接続用の端子電極である。
なお、本実施の形態では、ゲート絶縁層１０２及び保護絶縁層１０６を誘電体として、容量配線１０８と画素電極層１１０とで保持容量を形成する例を示したが、特に限定されず、ソース電極またはドレイン電極と同じ材料で構成される電極を容量配線上方に設け、その電極と、容量配線と、それらの間にゲート絶縁層１０２を誘電体として構成する保持容量を形成し、その電極と画素電極とを電気的に接続する構成としてもよい。
次いで、レジストマスクを除去する。この段階での断面図を図３に示す。なお、この段階での画素部における薄膜トランジスタ１７０の上面図が図４に相当する。
また、図４中のＡ１−Ａ２線に沿った断面図及び図４中のＢ１−Ｂ２線に沿った断面図に相当する断面図が図３に相当する。図３は、画素部における薄膜トランジスタ１７０の断面構造と、画素部における容量部の断面構造と、端子部の断面構造を示している。
また、図５（Ａ１）、図５（Ａ２）は、この段階でのゲート配線端子部の断面図及び上面図をそれぞれ図示している。図５（Ａ１）は図５（Ａ２）中のＣ１−Ｃ２線に沿った断面図に相当する。図５（Ａ１）において、保護絶縁層１０６上に形成される透明導電膜１５５は、入力端子として機能する接続用の端子電極である。また、図５（Ａ１）において、端子部では、ゲート配線と同じ材料で形成される第１の端子１５１と、ソース配線と同じ材料で形成される接続電極１５３とがゲート絶縁層１５２を介して重なり、透明導電膜１５５で導通させている。
また、図５（Ｂ１）、及び図５（Ｂ２）は、ソース配線端子部の断面図及び上面図をそれぞれ図示している。また、図５（Ｂ１）は図５（Ｂ２）中のＤ１−Ｄ２線に沿った断面図に相当する。図５（Ｂ１）において、保護絶縁層１０６上に形成される透明導電膜１５５は、入力端子として機能する接続用の端子電極である。また、図５（Ｂ１）において、端子部では、ゲート配線と同じ材料で形成される電極１５６が、ソース配線と電気的に接続される第２の端子１５０の下方にゲート絶縁層１５２を介して重なる。電極１５６は第２の端子１５０とは電気的に接続しておらず、電極１５６を第２の端子１５０と異なる電位、例えばフローティング、ＧＮＤ、０Ｖなどに設定すれば、ノイズ対策のための容量または静電気対策のための容量を形成することができる。また、第２の端子１５０は、保護絶縁層１０６を介して透明導電膜１５５と電気的に接続している。
ゲート配線、ソース配線、及び容量配線は画素密度に応じて複数本設けられるものである。また、端子部においては、ゲート配線と同電位の第１の端子、ソース配線と同電位の第２の端子、容量配線と同電位の第３の端子などが複数並べられて配置される。それぞれの端子の数は、それぞれ任意な数で設ければ良いものとし、実施者が適宣決定すれば良い。
こうして、酸化シリコンを含む酸化物半導体層を有する薄膜トランジスタ１７０と保持容量を有する画素部、及び端子部を完成させることができる。また、同一基板上に駆動回路も形成することもできる。
アクティブマトリクス型の液晶表示装置を作製する場合には、アクティブマトリクス基板と、対向電極が設けられた対向基板との間に液晶層を設け、アクティブマトリクス基板と対向基板とを固定する。なお、対向基板に設けられた対向電極と電気的に接続する共通電極をアクティブマトリクス基板上に設け、共通電極と電気的に接続する端子を端子部に設ける。この端子は、共通電極を固定電位、例えばＧＮＤ、０Ｖなどに設定するための端子である。
また、本実施の形態は、図４の画素構成に限定されず、図４とは異なる上面図の例を図６に示す。図６では容量配線を設けず、画素電極と、隣り合う画素のゲート配線との間に、保護絶縁膜及びゲート絶縁層を挟んで保持容量を形成する例であり、この場合、容量配線及び容量配線と接続する第３の端子は省略することができる。なお、図６において、図４と同じ部分には同じ符号を用いて説明する。
アクティブマトリクス型の液晶表示装置においては、マトリクス状に配置された画素電極を駆動することによって、画面上に表示パターンが形成される。詳しくは選択された画素電極と該画素電極に対応する対向電極との間に電圧が印加されることによって、画素電極と対向電極との間に配置された液晶層の光学変調が行われ、この光学変調が表示パターンとして観察者に認識される。
液晶表示装置の動画表示において、液晶分子自体の応答が遅いため、残像が生じる、または動画のぼけが生じるという問題がある。液晶表示装置の動画特性を改善するため、全面黒表示を１フレームおきに行う、所謂、黒挿入と呼ばれる駆動技術がある。
また、通常の垂直同期周波数を１．５倍、好ましくは２倍以上にすることで動画特性を改善する、所謂、倍速駆動と呼ばれる駆動技術もある。
また、液晶表示装置の動画特性を改善するため、バックライトとして複数のＬＥＤ（発光ダイオード）光源または複数のＥＬ光源などを用いて面光源を構成し、面光源を構成している各光源を独立して１フレーム期間内で間欠点灯駆動する駆動技術もある。面光源として、３種類以上のＬＥＤを用いてもよいし、白色発光のＬＥＤを用いてもよい。独立して複数のＬＥＤを制御できるため、液晶層の光学変調の切り替えタイミングに合わせてＬＥＤの発光タイミングを同期させることもできる。この駆動技術は、ＬＥＤを部分的に消灯することができるため、特に一画面を占める黒い表示領域の割合が多い映像表示の場合には、消費電力の低減効果が図れる。
これらの駆動技術を組み合わせることによって、液晶表示装置の動画特性などの表示特性を従来よりも改善することができる。
また、本実施の形態により、電気特性が高く信頼性のよい表示装置を低コストで提供することができる。
また、本実施の形態は実施の形態１と自由に組み合わせることができる。
（実施の形態３）
本実施の形態では、マスク数を低減するため、高階調マスクを用いた露光を行う例を示す。
また、酸化物半導体層の組成として、生産量が限られている希少金属のインジウムを用いない例を示す。加えて、希少金属の一種であるガリウムも酸化物半導体層の組成元素として用いない例を示す。
なお、多階調マスクとは、露光部分、中間露光部分、及び未露光部分に３つの露光レベルを行うことが可能なマスクであり、透過した光が複数の強度となる露光マスクである。一度の露光及び現像工程により、複数（代表的には二種類）の厚さの領域を有するレジストマスクを形成することが可能である。このため、多階調マスクを用いることで、露光マスクの枚数を削減することが可能である。
多階調マスクの代表例としては、グレートーンマスクやハーフトーンマスクがある。
グレートーンマスクは、透光性基板及びその上に形成される遮光部並びに回折格子で構成される。遮光部においては、光の透過率が０％である。一方、回折格子はスリット、ドット、メッシュ等の光透過部の間隔を、露光に用いる光の解像度限界以下の間隔とすることにより、光の透過率を制御することができる。なお、回折格子は、周期的なスリット、ドット、メッシュ、または非周期的なスリット、ドット、メッシュどちらも用いることができる。
ハーフトーンマスクは、透光性基板及びその上に形成される半透過部並びに遮光部で構成される。半透過部は、ＭｏＳｉＮ、ＭｏＳｉ、ＭｏＳｉＯ、ＭｏＳｉＯＮ、ＣｒＳｉなどを用いることができる。遮光部は、クロムや酸化クロム等の光を吸収する遮光材料を用いて形成することができる。ハーフトーンマスクに露光光を照射した場合、遮光部においては、光透過率は０％であり、遮光部及び半透過部が設けられていない領域では光透過率は１００％である。また、半透過部においては、１０〜７０％の範囲で調整可能である。半透過部に於ける光の透過率は、半透過部の材料により調整可能である。
図１２（Ａ）乃至図１２（Ｅ）は薄膜トランジスタ３６０の作製工程を示す断面図に相当する。
図１２（Ａ）において、絶縁膜３５７が設けられた基板３５０上にゲート電極層３５１を設ける。本実施の形態では、絶縁膜３５７として酸化シリコン膜（膜厚１００ｎｍ）を用いる。ゲート電極層３５１上にゲート絶縁層３５２、酸化シリコンを含む酸化物半導体膜３８０、酸窒化物膜３８１及び導電膜３８３を順に積層する。本実施の形態では、酸化シリコンを含む酸化物半導体膜３８０として、インジウム、及びガリウムを含まない酸化物半導体、代表的には、Ｚｎ−Ｏ系、Ｓｎ−Ｚｎ−Ｏ系の酸化物半導体を用いる。本実施の形態では、酸化シリコンを含む酸化物半導体膜３８０としてスパッタ法を用いたＺｎ−Ｏ系の酸化物半導体を用いる。また、酸窒化物膜３８１として酸化シリコンを含まないＺｎ−Ｏ−Ｎ系の酸窒化物材料を用いる。
次いで、ゲート絶縁層３５２、酸化シリコンを含む酸化物半導体膜３８０、酸窒化物膜３８１、導電膜３８３上にマスク３８４を形成する。
本実施の形態では、マスク３８４を形成するために多階調（高階調）マスクを用いた露光を行う例を示す。
透過した光が複数の強度となる多階調マスクを用いて露光した後、現像することで、図１２（Ｂ）に示すように膜厚の異なる領域を有するマスク３８４を形成することができる。多階調マスクを用いることで、露光マスクの枚数を削減することが可能である。
次に、マスク３８４を用いて第１のエッチング工程を行い、酸化シリコンを含む酸化物半導体膜３８０、酸窒化物膜３８１、導電膜３８３をエッチングし島状に加工する。この結果、パターニングされた酸化シリコンを含む酸化物半導体層３９０、酸窒化物層３８５、導電層３８７を形成することができる（図１２（Ｂ）参照）。
次に、マスク３８４をアッシングする。この結果、マスクの面積が縮小し、厚さが薄くなる。このとき、膜厚の薄い領域のマスクのレジスト（ゲート電極層３５１の一部と重畳する領域）は除去され、分離されたマスク３８８を形成することができる（図１２（Ｃ）参照）。
マスク３８８を用いて酸窒化物層３８５、導電層３８７を第２のエッチング工程によりエッチングし、酸化シリコンを含む酸化物半導体層３５３、ソース領域またはドレイン領域３５４ａ、３５４ｂ、ソース電極層またはドレイン電極層３５５ａ、３５５ｂを形成する（図１２（Ｄ）参照）。なお、酸化シリコンを含む酸化物半導体層３５３は一部のみがエッチングされ、溝部（凹部）を有する酸化物半導体層となり、かつ端部においても、一部エッチングされ露出した形状となる。
酸窒化物膜３８１、導電膜３８３を第１のエッチング工程でドライエッチングすると、酸窒化物膜３８１、及び導電膜３８３は異方的にエッチングされるため、マスク３８４の端部と、酸窒化物層３８５、導電層３８７の端部は一致し、連続的な形状となる。
同様に酸窒化物層３８５、導電層３８７を第２のエッチング工程でドライエッチングすると、酸窒化物層３８５、及び導電層３８７は異方的にエッチングされるため、マスク３８８の端部と、酸化シリコンを含む酸化物半導体層３５３の凹部及び端部、ソース領域またはドレイン領域３５４ａ、３５４ｂの端部、ソース電極層またはドレイン電極層３５５ａ、３５５ｂの端部は一致し、連続的な形状となる。
また、本実施の形態では、酸化シリコンを含む酸化物半導体層３５３、及びソース電極層またはドレイン電極層３５５ａ、３５５ｂの端部は同じテーパー角で連続的に積層されている形状を示すが、エッチング条件や、酸化物半導体層及び導電層の材料によって、エッチングレートが異なるため、それぞれ異なるテーパー角や不連続な端部形状を有する場合もある。
この後、マスク３８８を除去する。
次いで、酸素を含む雰囲気で２００℃〜６００℃の加熱を行う（図１２（Ｅ）参照）。酸化シリコンを含む酸化物半導体層３５３は、結晶化を阻害する酸化シリコンを含んでおり、２００℃〜６００℃の加熱を行っても非晶質状態を保持できる。
以上の工程で、酸化シリコンを含む酸化物半導体層３５３を有するチャネルエッチ型の薄膜トランジスタ３６０を作製することができる。
本実施の形態のように、多階調マスクにより形成した複数（代表的には二種類）の厚さの領域を有するレジストマスクを用いると、レジストマスクの数を減らすことができるため、工程簡略化、低コスト化が図れる。
さらに、本実施の形態に示したように、酸化シリコンを含む酸化物半導体層または酸窒化物層にインジウム及びガリウムを用いないことによって酸化物半導体ターゲットの価格を低減することができるため、低コスト化が図れる。
よって、半導体装置を低コストで生産性よく作製することができる。
（実施の形態４）
本実施の形態では、チャネルストップ型の薄膜トランジスタ４３０の一例について図１３（Ａ）及び図１３（Ｂ）に説明する。また、図１３（Ｂ）は薄膜トランジスタの上面図の一例であり、図中Ｚ１―Ｚ２の鎖線で切断した断面図が図１３（Ａ）に相当する。また、薄膜トランジスタ４３０の酸化物半導体層にインジウムを含まない酸化物半導体材料を用いる例を示す。
図１３（Ａ）において、基板４００上にゲート電極４０１を設ける。次いで、ゲート電極４０１を覆うゲート絶縁層４０２上には、酸化シリコンを含む酸化物半導体層４０３を設ける。
本実施の形態では、酸化シリコンを含む酸化物半導体層４０３としてスパッタ法を用いたＺｎ−Ｏ系の酸化物半導体を用いる。本実施の形態では、酸化シリコンを含む酸化物半導体層４０３として、インジウムを含まない酸化物半導体、代表的には、Ｚｎ−Ｏ系、Ｇａ−Ｓｎ−Ｚｎ−Ｏ系、Ｇａ−Ｚｎ−Ｏ系、Ｓｎ−Ｚｎ−Ｏ系、Ｇａ−Ｓｎ−Ｏ系の酸化物半導体を用いる。
次いで、酸化シリコンを含む酸化物半導体層４０３上にはチャネル保護層４１８を接して設ける。チャネル保護層４１８を設けることによって、酸化シリコンを含む酸化物半導体層４０３のチャネル形成領域に対する工程時におけるダメージ（エッチング時のプラズマやエッチング剤による膜減りや、酸化など）を防ぐことができる。従って薄膜トランジスタ４３０の信頼性を向上させることができる。
チャネル保護層４１８としては、無機材料（酸化シリコン、窒化シリコン、酸化窒化シリコン、窒化酸化シリコンなど）を用いることができる。作製法としては、プラズマＣＶＤ法や熱ＣＶＤ法などの気相成長法やスパッタリング法を用いることができる。チャネル保護層４１８は成膜後にエッチングにより形状を加工して形成する。ここでは、スパッタ法により酸化シリコン膜を形成し、フォトリソグラフィーによるマスクを用いてエッチング加工することでチャネル保護層４１８を形成する。
次いで、チャネル保護層４１８及び酸化シリコンを含む酸化物半導体層４０３上にソース領域またはドレイン領域４０６ａ、４０６ｂを形成する。本実施の形態では、ソース領域またはドレイン領域４０６ａ、４０６ｂは、Ｇａ−Ｚｎ−Ｏ−Ｎ系非単結晶膜を用いる。また、ソース領域またはドレイン領域４０６ａ、４０６ｂは、窒素を含ませたＺｎ−Ｏ系非単結晶膜、即ちＺｎ−Ｏ−Ｎ系非単結晶膜を用いてもよい。
次いで、ソース領域またはドレイン領域４０６ａ上に第１配線４０９、ソース領域またはドレイン領域４０６ｂ上に第２配線４１０をそれぞれ形成する。第１配線４０９及び第２配線４１０は、Ａｌ、Ｃｒ、Ｔａ、Ｔｉ、Ｍｏ、Ｗから選ばれた元素、または上述した元素を成分とする合金か、上述した元素を組み合わせた合金膜等を用いる。また、酸化インジウム錫（ＩＴＯ：Ｉｎｄｉｕｍ Ｔｉｎ Ｏｘｉｄｅ）、アルミニウムを含む酸化亜鉛（ＡＺＯ：Ａｌｕｍｉｎｉｕｍ ｄｏｐｅｄ Ｚｉｎｃ Ｏｘｉｄｅ）又はガリウムを含む酸化亜鉛（ＧＺＯ：Ｇａｌｌｉｕｍ ｄｏｐｅｄ Ｚｉｎｃ Ｏｘｉｄｅ）を用いることもできる。酸化亜鉛にＡｌ２Ｏ３やＧａ２Ｏ３など、３価のイオンとなる元素を少量（例えば数重量％）添加することで低抵抗化を図ることができる。
ソース領域またはドレイン領域４０６ａ、４０６ｂを設けることにより、金属層である第１配線４０９、第２配線４１０と、酸化シリコンを含む酸化物半導体層４０３との間を良好な接合としてショットキー接合に比べて熱的にも安定動作することができる。また、チャネルのキャリアを供給する（ソース側）、またはチャネルのキャリアを安定して吸収する（ドレイン側）、または抵抗成分を配線との界面に作らないためにも積極的にソース領域またはドレイン領域４０６ａ、４０６ｂを設けると効果的である。
次いで、２００℃〜６００℃、代表的には３００℃〜５００℃の熱処理を行うことが好ましい。ここでは炉に入れ、大気雰囲気下で３５０℃、１時間の熱処理を行う。この熱処理により酸化シリコンを含む酸化物半導体層４０３の原子レベルの再配列が行われる。この熱処理によりキャリアの移動を阻害する歪が解放されるため、ここでの熱処理（光アニールも含む）は重要である。また、ここでの熱処理で酸化シリコンを含む酸化物半導体層４０３の結晶化は酸化シリコンを含む酸化物半導体層４０３に含まれる酸化シリコンにより阻害され、大部分が非晶質状態を維持することができる。なお、熱処理を行うタイミングは、酸化シリコンを含む酸化物半導体層４０３の成膜後であれば特に限定されず、例えば画素電極形成後に行ってもよい。
さらに、本実施の形態のように、酸化物半導体層にインジウムを用いないことによって、材料として枯渇する恐れのあるインジウムを用いずに済む。
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能である。
（実施の形態５）
本実施の形態では、２つのｎチャネル型の薄膜トランジスタ７６０、７６１を用いてインバータ回路を構成する例を、図１４を用いて説明する。また、薄膜トランジスタ７６０、７６１の酸化物半導体層にガリウムを含まない酸化物半導体材料を用いる例を示す。
画素部を駆動するための駆動回路は、インバータ回路、容量、抵抗などを用いて構成する。２つのｎチャネル型ＴＦＴを組み合わせてインバータ回路を形成する場合、エンハンスメント型トランジスタとデプレッション型トランジスタとを組み合わせて形成する場合（以下、ＥＤＭＯＳ回路という）と、エンハンスメント型ＴＦＴ同士で形成する場合（以下、ＥＥＭＯＳ回路という）がある。なお、ｎチャネル型ＴＦＴのしきい値電圧が正の場合は、エンハンスメント型トランジスタと定義し、ｎチャネル型ＴＦＴのしきい値電圧が負の場合は、デプレッション型トランジスタと定義し、本明細書を通してこの定義に従うものとする。
画素部と駆動回路は、同一基板上に形成し、画素部においては、マトリクス状に配置したエンハンスメント型トランジスタを用いて画素電極への電圧印加のオンオフを切り替える。
駆動回路のインバータ回路の断面構造を図１４（Ａ）に示す。図１４（Ａ）において、基板７４０上に第１のゲート電極７４１及び第２のゲート電極７４２を設ける。第１のゲート電極７４１及び第２のゲート電極７４２の材料は、モリブデン、チタン、クロム、タンタル、タングステン、アルミニウム、銅、ネオジム、スカンジウム等の金属材料又はこれらを主成分とする合金材料を用いて、単層で又は積層して形成することができる。
また、第１のゲート電極７４１及び第２のゲート電極７４２を覆うゲート絶縁層７４３上には、第１配線７４９、第２配線７５０、及び第３配線７５１を設け、第２の配線７５０は、ゲート絶縁層７４３に形成されたコンタクトホール７４４を介して第２のゲート電極７４２と直接接続する。
また、第１配線７４９、第２配線７５０、及び第３配線７５１上にはソース領域又はドレイン領域７５５ａ、７５５ｂ、７５６ａ、７５６ｂを形成する。本実施の形態では、ソース領域又はドレイン領域７５５ａ、７５５ｂ、７５６ａ、７５６ｂは、酸化シリコンを含まないＺｎ−Ｏ−Ｎ系非単結晶膜である。また、ソース領域又はドレイン領域７５５ａ、７５５ｂ、７５６ａ、７５６ｂは、窒素を含ませた即ちＩｎ−Ｚｎ−Ｏ−Ｎ系非単結晶膜を用いてもよい。
また、第１のゲート電極７４１と重なる位置に第１配線７４９及び第２配線７５０上にソース領域又はドレイン領域７５５ａ、７５５ｂを介して酸化シリコンを含む第１の酸化物半導体層７４５と、第２のゲート電極７４２と重なる位置に第２配線７５０及び第３配線７５１上にソース領域又はドレイン領域７５６ａ、７５６ｂを介して酸化シリコンを含む第２の酸化物半導体層７４７とを設ける。
本実施の形態では、酸化シリコンを含む第１の酸化物半導体層７４５、及び酸化シリコンを含む第２の酸化物半導体層７４７としてスパッタ法を用いたＺｎ−Ｏ系の酸化物半導体を用いる。酸化シリコンを含む第１の酸化物半導体層７４５、及び酸化シリコンを含む第２の酸化物半導体層７４７としてガリウムを含まない酸化物半導体、代表的には、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系、Ｉｎ−Ｚｎ−Ｏ系、Ｉｎ−Ｓｎ−Ｏ系、Ｓｎ−Ｚｎ−Ｏ系、Ｚｎ−Ｏ系の酸化物半導体を用いる。
第１の薄膜トランジスタ７６０は、第１のゲート電極７４１と、ゲート絶縁層７４３を介して第１のゲート電極７４１と重なる酸化シリコンを含む第１の酸化物半導体層７４５とを有し、第１配線７４９は、接地電位の電源線（接地電源線）である。この接地電位の電源線は、負の電圧ＶＤＬが印加される電源線（負電源線）としてもよい。
また、第２の薄膜トランジスタ７６１は、第２のゲート電極７４２と、ゲート絶縁層７４３を介して第２のゲート電極７４２と重なる酸化シリコンを含む第２の酸化物半導体層７４７とを有し、第３配線７５１は、正の電圧ＶＤＤが印加される電源線（正電源線）である。
図１４（Ａ）に示すように、酸化シリコンを含む第１の酸化物半導体層７４５と酸化シリコンを含む第２の酸化物半導体層７４７の両方に電気的に接続する第２の配線７５０は、ゲート絶縁層７４３に形成されたコンタクトホール７４４を介して第２の薄膜トランジスタ７６１の第２のゲート電極７４２と直接接続する。第２の配線７５０と第２のゲート電極７４２とを直接接続させることにより、良好なコンタクトを得ることができ、接触抵抗を低減することができる。第２のゲート電極７４２と第２配線７５０を他の導電膜、例えば透明導電膜を介して接続する場合に比べて、コンタクトホールの数の低減、コンタクトホールの数の低減による占有面積の縮小を図ることができる。
また、駆動回路のインバータ回路の上面図を図１４（Ｂ）に示す。図１４（Ｂ）において、鎖線Ｙ１−Ｙ２で切断した断面が図１４（Ａ）に相当する。
本実施の形態のように、酸化物半導体層にガリウムを用いないことによって、材料として製造コストのかかるガリウムを含むターゲットを用いずに済む。
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能である。
（実施の形態６）
本実施の形態では、トップゲート型の薄膜トランジスタ３３０の一例について図１５（Ａ）及び図１５（Ｂ）に説明する。また、図１５（Ｂ）は薄膜トランジスタの上面図の一例であり、図中Ｐ１―Ｐ２の鎖線で切断した断面図が図１５（Ａ）に相当する。
図１５（Ａ）において、基板３００上に導電膜と酸窒化膜を積層し、エッチングを行うことで、第１配線３０９と第２配線３１０を形成し、その上に酸窒化物層３０４ａ、３０４ｂを形成する。なお、第１配線３０９と第２配線３１０は、ソース電極又はドレイン電極として機能する。また、ソース領域又はドレイン領域として機能する酸窒化物層３０４ａ、３０４ｂとしてＩｎ−Ｇａ−Ｚｎ−Ｏ−Ｎ系の非単結晶膜を用いる。
次いで、基板３００の露呈している領域及び酸窒化物層３０４ａ、３０４ｂを覆って、酸化シリコン（ＳｉＯｘ）を含む酸化物半導体層３０５を形成する。本実施の形態では、酸化シリコンを含む酸化物半導体層３０５として酸化シリコンを含むＺｎ−Ｏ系の酸化物半導体を用いる。
次いで、第２の酸化物半導体層３０５、第１配線３０９、及び第２配線３１０を覆うゲート絶縁層３０３を形成する。
次いで、２００℃〜６００℃、代表的には３００℃〜５００℃の熱処理を行うことが好ましい。ここでは炉に入れ、大気雰囲気下で３５０℃、１時間の熱処理を行う。この熱処理により酸化シリコンを含む酸化物半導体層３０５の原子レベルの再配列が行われる。この熱処理によりキャリアの移動を阻害する歪が解放されるため、ここでの熱処理（光アニールも含む）は重要である。
次いで、ゲート絶縁層３０３上に、酸化シリコンを含む酸化物半導体層３０５が基板３００と接する領域と重なる位置にゲート電極３０１を設ける。
以上の工程でトップゲート構造の薄膜トランジスタ３３０を作製することができる。
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能である。
（実施の形態７）
本実施の形態では、トップゲート型の薄膜トランジスタ６３０の一例について図１６（Ａ）及び図１６（Ｂ）に説明する。また、図１６（Ｂ）は薄膜トランジスタの上面図の一例であり、図中Ｒ１―Ｒ２の鎖線で切断した断面図が図１６（Ａ）に相当する。
図１６（Ａ）において、基板６００上に酸化シリコンを含む酸化物半導体層６０５を形成する。本実施の形態では、酸化物半導体層６０５として酸化シリコンを含むＺｎ−Ｏ系の酸化物半導体を用いる。
次いで、酸化物半導体層６０５上にソース領域又はドレイン領域６０６ａ、６０６ｂを形成する。本実施の形態では、ソース領域又はドレイン領域６０６ａ、６０６ｂは、Ｇａ−Ｚｎ−Ｏ系非単結晶膜である。また、ソース領域又はドレイン領域６０６ａ、６０６ｂは、窒素を含ませたＧａ−Ｚｎ−Ｏ系非単結晶膜、即ちＧａ−Ｚｎ−Ｏ−Ｎ系非単結晶膜（ＧＺＯＮ膜とも呼ぶ）を用いてもよい。
次いで、ソース領域又はドレイン領域６０６ａ、６０６ｂ上に第１配線６０９と第２配線６１０を形成する。なお、第１配線６０９と第２配線６１０は、ソース電極又はドレイン電極として機能する。
次いで、第１配線６０９と第２配線６１０上にゲート絶縁層６０３を形成する。
次いで、酸化物半導体層６０５がゲート絶縁層６０３と接する領域と重なる位置にゲート電極６０１をゲート絶縁層６０３上に設ける。
次いで、２００℃〜６００℃、代表的には３００℃〜５００℃の熱処理を行うことが好ましい。ここでは炉に入れ、大気雰囲気下で３５０℃、１時間の熱処理を行う。この熱処理により酸化物半導体層６０５の原子レベルの再配列が行われる。この熱処理によりキャリアの移動を阻害する歪が解放されるため、ここでの熱処理（光アニールも含む）は重要である。
以上の工程でトップゲート構造の薄膜トランジスタ６３０を作製することができる。
（実施の形態８）
図３１（Ａ）は、上下を２つのゲート電極に挟まれた酸化物半導体層を用いた薄膜トランジスタの断面図の一例である。本実施の形態では、絶縁表面を有する基板上に、画素部及び駆動回路に用いる薄膜トランジスタを設ける作製方法の一例を示す。
まず、絶縁表面を有する基板１０上に第１のゲート電極層１１を設ける。絶縁表面を有する基板１０は、アルミノシリケートガラス、アルミノホウケイ酸ガラス、バリウムホウケイ酸ガラスのような電子工業用に使われるガラス基板（「無アルカリガラス基板」とも呼ばれる）、本作製工程の処理温度に耐えうる耐熱性を有するプラスチック基板等を用いることができる。基板１０がマザーガラスの場合、基板の大きさは、第１世代（３２０ｍｍ×４００ｍｍ）、第２世代（４００ｍｍ×５００ｍｍ）、第３世代（５５０ｍｍ×６５０ｍｍ）、第４世代（６８０ｍｍ×８８０ｍｍ、または７３０ｍｍ×９２０ｍｍ）、第５世代（１０００ｍｍ×１２００ｍｍまたは１１００ｍｍ×１２５０ｍｍ）、第６世代（１５００ｍｍ×１８００ｍｍ）、第７世代（１９００ｍｍ×２２００ｍｍ）、第８世代（２１６０ｍｍ×２４６０ｍｍ）、第９世代（２４００ｍｍ×２８００ｍｍ、２４５０ｍｍ×３０５０ｍｍ）、第１０世代（２９５０ｍｍ×３４００ｍｍ）等を用いることができる。
また、第１のゲート電極層１１の材料は、モリブデン、チタン、クロム、タンタル、タングステン、アルミニウム、銅、ネオジム、スカンジウム等の金属材料又はこれらを成分とする合金材料を用いて、単層又は積層して形成することができる。導電層を基板１０全面に形成した後、フォトリソグラフィー工程を行い、導電層上にレジストマスクを形成し、エッチングにより不要な部分を除去して配線及び電極（第１のゲート電極層１１を含むゲート配線、容量配線、及び端子電極など）を形成する。本実施の形態では、膜厚１００ｎｍのタングステンの単層を用いる。
第１のゲート電極層１１を積層構造とする場合、例えば、アルミニウム層上にモリブデン層が積層された二層の積層構造、または銅層上にモリブデン層を積層した二層構造、または銅層上に窒化チタン層若しくは窒化タンタル層を積層した二層構造、窒化チタン層とモリブデン層とを積層した二層構造とすることが好ましい。また、Ｃａを含む銅層上にバリア層となるＣａを含む酸化銅層の積層や、Ｍｇを含む銅層上にバリア層となるＭｇを含む酸化銅層の積層もある。また、３層の積層構造としては、タングステン層または窒化タングステン層と、アルミニウムとシリコンの合金層またはアルミニウムとチタンの合金層と、窒化チタン層またはチタン層とを積層した構造とすることが好ましい。
次いで、レジストマスクを除去した後、第１のゲート電極層１１上を覆うゲート絶縁層１３を形成する。ゲート絶縁層１３はスパッタ法、ＰＣＶＤ法などを用い、膜厚を５０〜４００ｎｍとする。ゲート絶縁層１３は酸化シリコン膜、酸化窒化シリコン膜、窒化酸化シリコン膜、窒化シリコン膜、酸化タンタル膜などの無機絶縁膜を用い、これらの材料から成る単層または積層構造として形成する。ゲート絶縁層１３として、有機シランガスを用いたＣＶＤ法により酸化シリコン層を形成することも可能である。有機シランガスとしては、珪酸エチル（ＴＥＯＳ：化学式Ｓｉ（ＯＣ２Ｈ５）４）、テトラメチルシラン（ＴＭＳ：化学式Ｓｉ（ＣＨ３）４）、テトラメチルシクロテトラシロキサン（ＴＭＣＴＳ）、オクタメチルシクロテトラシロキサン（ＯＭＣＴＳ）、ヘキサメチルジシラザン（ＨＭＤＳ）、トリエトキシシラン（ＳｉＨ（ＯＣ２Ｈ５）３）、トリスジメチルアミノシラン（ＳｉＨ（Ｎ（ＣＨ３）２）３）等のシリコン含有化合物を用いることができる。
本実施の形態では、高密度プラズマ装置のチャンバーに材料ガスとしてモノシランガス（ＳｉＨ４）と亜酸化窒素（Ｎ２Ｏ）と希ガスを導入し、１０Ｐａ〜３０Ｐａの圧力下で高密度プラズマを発生させて第１のゲート電極層１１上に膜厚１００ｎｍのゲート絶縁層１３を形成する。本実施の形態では、高密度プラズマ装置は、１×１０１１／ｃｍ３以上のプラズマ密度を達成できる装置を指している。例えば、３ｋＷ〜６ｋＷのマイクロ波電力を印加してプラズマを発生させて、絶縁膜の成膜を行う。絶縁膜の形成の際、チャンバーに導入するモノシランガス（ＳｉＨ４）と亜酸化窒素（Ｎ２Ｏ）との流量比は、１：１０から１：２００の範囲とする。また、チャンバーに導入する希ガスとしては、ヘリウム、アルゴン、クリプトン、キセノンなどを用いることができるが、中でも安価であるアルゴンを用いることが好ましい。
また、高密度プラズマ装置により得られたゲート絶縁層１３は、一定した厚さの膜形成ができるため段差被覆性に優れている。また、高密度プラズマ装置により得られる絶縁膜は、薄い膜の厚みを精密に制御することができる。
高密度プラズマ装置により得られる絶縁膜は、従来の平行平板型のＰＣＶＤ装置で得られる絶縁膜とは大きく異なっており、同じエッチャントを用いてエッチング速度を比較した場合において、従来の平行平板型のＰＣＶＤ装置で得られる絶縁膜の１０％以上または２０％以上遅く、高密度プラズマ装置により得られる絶縁膜は緻密な膜と言える。
次いで、ゲート絶縁層１３上に酸化物半導体膜を形成する。酸化物半導体膜の膜厚は、少なくとも３０ｎｍ以上とし、好ましくは６０ｎｍ以上１５０ｎｍ以下とする。本実施の形態では酸化物半導体膜として第１のＺｎ−Ｏ系非単結晶膜を成膜する。直径８インチのＺｎ（亜鉛）を含む酸化物半導体ターゲット（ＺｎＯ）を用いて、基板とターゲットの間との距離を１７０ｍｍ、圧力０．４Ｐａ、直流（ＤＣ）電源０．５ｋＷ、アルゴン又は酸素雰囲気下で成膜する。なお、パルス直流（ＤＣ）電源を用いると、ごみが軽減でき、膜厚分布も均一となるために好ましい。
なお、大面積のガラス基板を用いる場合には、一枚の大きなバッキングプレートに一枚の大きなターゲット材を貼り付けることは製造が困難であり、高価となるため、ターゲット材を分割して一枚のバッキングプレートにボンディングする。ターゲットはターゲット材をバッキングプレート（ターゲット材を貼り付けるための基板）に貼り付け、真空包装される。第１のＺｎ−Ｏ系非単結晶膜を成膜する上で、良好な薄膜トランジスタの電気特性を得るためには、できるだけ大気の水分などに触れさせることなく、ターゲット材が貼り付けられたバッキングプレートをスパッタ装置に設置することが好ましい。スパッタ装置への設置に限らず、ターゲット製造の際や、ターゲット材をバッキングプレートにボンディングする際や、真空包装するまでの間に極力大気の水分などにターゲット材が触れないようにすることが好ましい。
スパッタ法によりＺｎ−Ｏ系酸化物半導体膜を形成する場合において、Ｚｎを含む酸化物半導体ターゲットに、酸化シリコンなどの絶縁性の不純物を含ませておいても良い。酸化物半導体に絶縁性の不純物を含ませることにより、成膜される酸化物半導体をアモルファス化することが容易となる。また、酸化物半導体層が後のプロセスで熱処理される場合に、その熱処理によって結晶化してしまうのを抑制することができる。
次いで、大気に曝すことなく、第１のＺｎ−Ｏ系非単結晶膜よりも低抵抗の酸化物半導体膜（本実施の形態では第２のＺｎ−Ｏ系非単結晶膜）となる膜をスパッタ法で成膜する。本実施の形態では、窒素ガスを含む雰囲気中でスパッタ法によりＺｎ（亜鉛）を含む酸化物半導体ターゲット（ＺｎＯ）を用いて得た亜鉛を含む酸窒化物膜を成膜する。この酸窒化物膜は、後に行う熱処理を行うことによって第１のＺｎ−Ｏ系非単結晶膜よりも低抵抗の酸化物半導体膜となる。
次いで、フォトリソグラフィー工程を行い、第２のＺｎ−Ｏ系非単結晶膜上にレジストマスクを形成し、第１及び第２のＺｎ−Ｏ系非単結晶膜をエッチングする。なお、ここでのエッチングは、ウェットエッチングに限定されずドライエッチングを用いてもよい。
次いで、レジストマスクを除去した後、第１及び第２のＺｎ−Ｏ系非単結晶膜上に金属材料からなる導電膜をスパッタ法や真空蒸着法で形成する。導電膜の材料としては、Ａｌ、Ｃｒ、Ｔａ、Ｔｉ、Ｍｏ、Ｗから選ばれた元素、または上述した元素を成分とする合金か、上述した元素を組み合わせた合金膜等が挙げられる。また、２００℃〜６００℃の熱処理を行う場合には、この熱処理に耐える耐熱性を導電膜に持たせることが好ましい。Ａｌ単体では耐熱性が劣り、また腐蝕しやすい等の問題点があるので耐熱性導電性材料と組み合わせて形成する。Ａｌと組み合わせる耐熱性導電性材料としては、チタン（Ｔｉ）、タンタル（Ｔａ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、クロム（Ｃｒ）、（ネオジム）Ｎｄ、（スカンジウム）Ｓｃから選ばれた元素、または上述した元素を成分とする合金か、上述した元素を組み合わせた合金膜、または上述した元素を成分とする窒化物で形成する。
ここでは、導電膜としてＡｌ膜とＴｉ膜を積層した導電膜とする。また、導電膜は、チタン膜の単層構造としてもよい。また、導電膜としてＴｉ膜と、そのＴｉ膜上に重ねてＮｄを含むアルミニウム（Ａｌ−Ｎｄ）膜を積層し、さらにその上にＴｉ膜を成膜する３層構造としてもよい。導電膜は、シリコンを含むアルミニウム膜の単層構造としてもよい。
次いで、フォトリソグラフィー工程を行い、導電膜上にレジストマスクを形成し、エッチングにより不要な部分を除去してソース電極層またはドレイン電極層１５ａ、１５ｂを形成する。この際のエッチング方法としてウェットエッチングまたはドライエッチングを用いる。ここでは、ＳｉＣｌ４とＣｌ２とＢＣｌ３の混合ガスを反応ガスとしたドライエッチングにより、Ａｌ膜とＴｉ膜を積層した導電膜をエッチングしてソース電極層またはドレイン電極層１５ａ、１５ｂを形成する。また、ここでのエッチングにより、同じレジストマスクを用いて、第２のＺｎ−Ｏ系非単結晶膜を選択的にエッチングしてソース領域またはドレイン領域１４ａ、１４ｂを形成し、第１のＺｎ−Ｏ系非単結晶膜が一部露出する。
さらに、同じレジストマスクを用いた上記エッチング工程により、露出している第１のＺｎ−Ｏ系非単結晶膜を選択的にエッチングされ、ソース電極層またはドレイン電極層１５ａ、１５ｂと重なる領域よりも膜厚の薄い領域を有する酸化物半導体層１６となる。ソース電極層またはドレイン電極層１５ａ、１５ｂ、ソース領域またはドレイン領域１４ａ、１４ｂ、露出している第１のＺｎ−Ｏ系非単結晶膜のエッチングを同一工程で行うため、図１（Ａ）に示すように、ソース電極層またはドレイン電極層１５ａ、１５ｂ及びソース領域またはドレイン領域１４ａ、１４ｂの端部は一致し、連続的な構造となっている。なお、ソース電極層またはドレイン電極層１５ａ、１５ｂ、ソース領域またはドレイン領域１４ａ、１４ｂ、露出している第１のＺｎ−Ｏ系非単結晶膜のエッチングを同一工程で行うことに限定されず、複数回のエッチング工程に分けてもよい。
次いで、レジストマスクを除去した後、２００℃〜６００℃、代表的には３００℃〜５００℃の熱処理を行うことが好ましい。ここでは炉に入れ、酸素を含む窒素雰囲気下で３５０℃、１時間の熱処理を行う。この熱処理により第１のＺｎ−Ｏ系非単結晶膜の原子レベルの再配列が行われる。この熱処理によりキャリアの移動を阻害する歪が解放されるため、ここでの熱処理（光アニールも含む）は重要である。また、第２のＺｎ−Ｏ系非単結晶膜の低抵抗化が行われ、低抵抗なソース領域またはドレイン領域１４ａ、１４ｂが形成される。なお、熱処理を行うタイミングは、第２のＺｎ−Ｏ系非単結晶膜の成膜後であれば特に限定されない。
次いで、ソース電極層またはドレイン電極層１５ａ、１５ｂ、及び膜厚の薄い領域を有する酸化物半導体層１６を覆う樹脂層１７を膜厚０．５μｍ〜３μｍの範囲で形成する。樹脂層１７に用いる感光性または非感光性の有機材料は、ポリイミド、アクリル、ポリアミド、ポリイミドアミド、レジストまたはベンゾシクロブテン、またはこれらの積層などを用いる。ここでは、工程数を削減するため、感光性のポリイミドを塗布法により形成する。露光及び現像及び焼成を行って、表面が平坦な１．５μｍの厚さのポリイミドからなる樹脂層１７を形成する。樹脂層１７は、後に行われる第２の保護絶縁層の形成時に、膜厚の薄い領域を有する酸化物半導体層１６及びソース領域またはドレイン領域１４ａ、１４ｂをプラズマダメージから保護する第１の保護絶縁層として機能する。また、露出している酸化物半導体層１６の膜厚の薄い領域を接して覆い、酸化物半導体層１６への水分や水素などの侵入をブロックする第１の保護絶縁層としても機能する。樹脂層は、ピンホールのない膜を得ることができ、表面凹凸に関係なく平坦な表面を有する膜形成ができるため段差被覆性に優れている。
また、樹脂層１７を形成する前に露出している酸化物半導体層１６の膜厚の薄い領域に対して酸素ラジカル処理を行ってもよい。酸素ラジカル処理を行うことによって、酸化物半導体層の露出面近傍を改質し、酸素過剰領域とすることができる。酸素ラジカルは、酸素を含むガスを用いてプラズマ発生装置により供給されてもよいし、又はオゾン発生装置により供給されてもよい。供給された酸素ラジカル又は酸素を薄膜に照射することによって膜表面を改質することができる。また、酸素ラジカル処理に限定されず、アルゴンと酸素のラジカル処理を行ってもよい。アルゴンと酸素のラジカル処理とは、アルゴンガスと酸素ガスを導入してプラズマを発生させて薄膜表面の改質を行うことである。
次いで、樹脂層１７上にＰＣＶＤ法またはスパッタ法により低パワー条件（または低い基板温度（２００℃未満、好ましくは室温〜１００℃））で第２の保護絶縁層１８を膜厚５０ｎｍ〜４００ｎｍの範囲で形成する。また、低パワー条件で高密度プラズマ装置を用いて第２の保護絶縁層１８を形成してもよい。高密度プラズマ装置により得られた第２の保護絶縁層１８は、ＰＣＶＤ法よりも緻密な膜を得ることができる。第２の保護絶縁層１８は、窒化シリコン膜、酸化窒化シリコン膜または窒化酸化シリコン膜を用い、水分や、水素イオンや、ＯＨ−などをブロックする。本実施の形態では、ＰＣＶＤ法を用い、シランガスの流量３５ｓｃｃｍとし、アンモニア（ＮＨ３）の流量３００ｓｃｃｍとし、水素ガス８００ｓｃｃｍとし、圧力６０Ｐａとし、ＲＦ電力パワー３００Ｗとし、電源周波数を１３．５６ＭＨｚとして成膜を行い、膜厚２００ｎｍの窒化シリコン膜を形成する。これらの膜は、水分や、水素イオンや、ＯＨ−などをブロックする効果を有する。この場合、第２のゲート電極を所望の上面形状とするため選択的にエッチングする際に、第２の保護絶縁膜はエッチングストッパーとして機能させることができる。また、この場合、第１の保護絶縁膜及び第２の保護絶縁膜は、第２のゲート絶縁層としても機能する。
また、上記構成において、酸化物半導体層の膜厚の薄い領域は、第１のゲート電極及び第２のゲート電極と重なるチャネル形成領域である。酸化物半導体層の膜厚の薄い領域において、第２のゲート電極側の領域は、バックチャネルと呼ばれる。このバックチャネルに接して水分や、水素イオンや、ＯＨ−などを含むプラズマを用いた成膜を行うと、電荷が蓄積され、バッファ層の酸素欠乏型の欠陥の箇所にプラズマのマイナス電荷、或いはＯＨ−が侵入し、意図的に形成したいＮＩ接合が形成されなくなる恐れがある。酸化物半導体層において層内に酸素が不足すると、層内においてマイナス電荷と結合しやすいＺｎが増え、その部分にプラズマのマイナス電荷が侵入するとバッファ層（Ｎ＋型領域）がＮ型領域、さらにはＮ−領域やＩ型領域に変化し、バッファ層界面に設けたＮＩ接合が消失する。この原因のため、薄膜トランジスタのＶｇ−Ｉｄ特性も空乏層がなくなり、不安定な値となる可能性がある。
次いで、導電層を形成した後、フォトリソグラフィー工程を行い、導電層上にレジストマスクを形成し、エッチングにより不要な部分を除去して配線及び電極（第２のゲート電極層１９を含む配線など）を形成する。第２のゲート電極層１９を所望の上面形状とするため選択的にエッチングする際に、第２の保護絶縁層１８はエッチングストッパーとして機能させることができる。
第２の保護絶縁層１８上に形成する導電層としては、金属材料（アルミニウム（Ａｌ）や銅（Ｃｕ）、チタン（Ｔｉ）、タンタル（Ｔａ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、クロム（Ｃｒ）、ネオジム（Ｎｄ）、スカンジウム（Ｓｃ）から選ばれた元素、または上述した元素を成分とする合金）を用いることができる。これらの膜は遮光性を有しているため、酸化物半導体層への光を遮光することができる。
図３１（Ａ）において、断面における第２のゲート電極層１９の幅は、第１のゲート電極層１１よりも広く、さらに酸化物半導体層の幅よりも広い。酸化物半導体層の幅よりも広くし、第２のゲート電極層１９の形状を酸化物半導体層の上面形状を覆う形状とすることで遮光することは有用である。酸化物半導体層１６の膜厚の薄い領域は、ソース電極やドレイン電極で覆われていないため、光の照射により薄膜トランジスタの電気特性の変動する恐れがある。スパッタ法で成膜したＺｎ−Ｏ系非単結晶膜は波長４５０ｎｍ以下に光感度を有するため、波長４５０ｎｍ以下の光を遮断する遮光層となる第２のゲート電極層１９を設けることは有用である。
また、第２の保護絶縁層１８上に形成する導電層として、透光性を有する導電材料、例えば酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム錫酸化物（以下、ＩＴＯと示す。）、インジウム亜鉛酸化物、酸化ケイ素を添加したインジウム錫酸化物などを用いることもできる。透光性を有する導電材料を用いる場合、画素電極と同じ材料とすることで、第２のゲート電極形成と画素電極形成を同じフォトマスクで形成することもできる。第２のゲート電極と画素電極を同じ材料とすることで工程数を削減できる。また、第２のゲート電極を、透光性を有する導電材料とする場合には、膜厚の薄い領域を有する酸化物半導体層１６を遮光するための遮光層を酸化物半導体層１６上方の膜厚の薄い領域と重なる位置に別途設けることが好ましい。遮光層は、少なくとも４００〜４５０ｎｍの波長域で約５０％未満の光透過率、好ましくは２０％未満の光透過率を示す材料を用いる。例えば、遮光層の材料としては、クロム、窒化チタンなどの金属膜、または黒色樹脂を用いることができる。光を遮光するために黒色樹脂を用いる場合、光が強力であればあるほど黒色樹脂の膜厚が必要となるため、黒色樹脂が薄膜であることが必要な場合には、遮光性が高く、精細なエッチング加工及び薄膜化が可能な金属膜を用いることが好ましい
以上の工程を経ることによって図３１（Ａ）に示す薄膜トランジスタ２０を得ることができる。
また、上記工程では、通常のフォトマスクをフォトリソグラフィー工程に用いる例を示したが、多階調マスクを用いたフォトリソグラフィー工程により形成した複数（代表的には二種類）の厚さの領域を有するレジストマスクを用いると、レジストマスクの数を減らすことができるため、工程簡略化、低コスト化が図れる。
また、第２のゲート電極層１９を第１のゲート電極層１１と同電位とするため、電気的に接続する場合には、第２の保護絶縁層１８上に第２のゲート電極層１９を形成する前にフォトリソグラフィー工程を行い、第２の保護絶縁層１８上にレジストマスクを形成し、エッチングにより不要な部分を除去して第１のゲート電極層１１に達する開口を形成する。
なお、第２のゲート電極層１９を第１のゲート電極層１１と異なる電位とする場合には、第２のゲート電極層１９と第１のゲート電極層１１を電気的に接続するための開口は形成する必要はない。
また、図３１（Ｂ）は、図３１（Ａ）と、一部異なる構造を示している。図３１（Ｂ）において、図３１（Ａ）と異なる部分以外は、同一の符号を用いて説明する。
図３１（Ｂ）は、図３１（Ａ）と第２のゲート電極層１９と第２の保護絶縁層１８の形成順序が異なる一例である。
図３１（Ｂ）に示すように、薄膜トランジスタ２１の第２のゲート電極層１９は、第１の保護絶縁膜である樹脂層１７上に接して形成し、樹脂層１７と第２の保護絶縁層１８との間に設ける構成である。図３１（Ａ）の薄膜トランジスタ２０の第２のゲート絶縁層は、樹脂層１７と第２の保護絶縁層１８の積層であるが、薄膜トランジスタ２１の第２のゲート絶縁層は樹脂層１７のみとなる。樹脂層１７と第２の保護絶縁層１８との間に設ける構成とする場合、樹脂層１７とともに第２のゲート電極層１９が酸化物半導体層１６へのプラズマダメージを低減する効果を有する。
また、図３１（Ｂ）においては、第１のゲート電極層１１と基板１０の間に下地絶縁層１２を設ける例を示している。下地絶縁層１２として膜厚５０ｎｍ〜２００ｎｍの酸化窒化シリコン膜、窒化酸化シリコン膜、または窒化シリコン膜などを用いる場合、ガラス基板からの不純物、例えばナトリウムなどが拡散し、後に上方に形成する酸化物半導体に侵入することをブロックすることができる。また、下地絶縁層１２を設ける場合、第１のゲート電極層１１の形成時のエッチング工程で基板１０がエッチングされることを防止することができる。
また、上記構成は、逆スタガ型の構造の一つであるチャネルエッチ型の例を示したが、薄膜トランジスタ構造は、特に限定されない。例えば、薄膜トランジスタ構造は、ボトムコンタクト構造としてもよい。ボトムコンタクト構造は、導電膜を選択的にエッチングしてソース電極またはドレイン電極を形成した後に酸化物半導体層を形成するため、チャネルエッチ型のＴＦＴの酸化物半導体層に比べ酸化物半導体層形成後の工程数が少なく、酸化物半導体層をプラズマに曝す回数も少ない構造と言える。プラズマに曝す回数が少なければ少ないほど、酸化物半導体層へのプラズマダメージを低減することができる。
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能である。
（実施の形態９）
図３２（Ａ）は、上下を２つのゲート電極に挟まれた酸化物半導体層を用いた薄膜トランジスタの断面図の一例である。本実施の形態では、絶縁表面を有する基板上に、画素部及び駆動回路に用いる薄膜トランジスタを設ける作製方法の一例を示す。
なお、実施の形態８とは、絶縁表面を有する基板１０上に第１のゲート電極層１１を形成し、第１のゲート電極層１１を覆うゲート絶縁層１３を形成する工程までは同一であるため、ここでは詳細な説明は省略し、図３１（Ａ）と同じ箇所には同一の符号を用いて説明する。
次いで、ゲート絶縁層１３上に金属材料からなる導電膜をスパッタ法や真空蒸着法で形成する。本実施の形態ではスパッタ法により、Ｔｉ膜、Ｎｄを含むアルミニウム膜、Ｔｉ膜の３層構造とする。導電膜の材料としては、Ａｌ、Ｃｒ、Ｔａ、Ｔｉ、Ｍｏ、Ｗから選ばれた元素、または上述した元素を成分とする合金か、上述した元素を組み合わせた合金膜等が挙げられる。また、導電膜は、２層構造としてもよく、アルミニウム膜上にチタン膜を積層してもよい。また、導電膜は、シリコンを含むアルミニウム膜の単層構造や、チタン膜の単層構造としてもよい。
次いで、大気に曝すことなく、スパッタ法により低抵抗の酸化物半導体膜（バッファ層）を形成する。バッファ層は、後に形成する酸化物半導体層２６よりも低抵抗な材料膜であれば特に限定されない。バッファ層としては、窒素ガスを含む雰囲気中でスパッタ法によりＺｎ（亜鉛）を含む酸化物半導体ターゲット（ＺｎＯ）を用いて得た亜鉛を含む酸窒化物膜を導電膜上に形成する。本実施の形態では、酸化物半導体ターゲット（ＺｎＯ）を用い、Ａｒ流量を７２ｓｃｃｍ、酸素流量を３ｓｃｃｍ、電力パワーを３．２ｋｗ、圧力を０．１６Ｐａの条件で膜厚１０ｎｍの成膜を行う。なお、バッファ層へのプラズマダメージを低減するため、電力パワーを１ｋｗに下げて成膜してもよい。
スパッタ法にはスパッタ用電源に高周波電源を用いるＲＦスパッタ法と、ＤＣスパッタ法があり、さらにパルス的にバイアスを与えるパルスＤＣスパッタ法もある。ＲＦスパッタ法は主に絶縁膜を成膜する場合に用いられ、ＤＣスパッタ法は主に金属膜を成膜する場合に用いられる。
また、材料の異なるターゲットを複数設置できる多元スパッタ装置もある。多元スパッタ装置は、同一チャンバーで異なる材料膜を積層成膜することも、同一チャンバーで複数種類の材料を同時に放電させて成膜することもできる。
また、チャンバー内部に磁石機構を備えたマグネトロンスパッタ法を用いるスパッタ装置や、グロー放電を使わずマイクロ波を用いて発生させたプラズマを用いるＥＣＲスパッタ法を用いるスパッタ装置がある。
また、スパッタ法を用いる成膜方法として、成膜中にターゲット物質とスパッタガス成分とを化学反応させてそれらの化合物薄膜を形成するリアクティブスパッタ法や、成膜中に基板にも電圧をかけるバイアススパッタ法もある。
ターゲットはターゲット材をバッキングプレート（ターゲット材を貼り付けるための基板）に貼り付けて作製されるが、バッキングプレートにターゲット材を貼り付ける際、ターゲット材を分割して一枚のバッキングプレートにボンディングしてもよい。一枚のバッキングプレートに４枚のターゲット材を貼り付ける場合は４分割と呼ぶ。また、一枚のバッキングプレートに９枚のターゲット材を貼り付ける場合は９分割と呼ぶ。ターゲット材の分割数は特に限定されない。ターゲット材を分割するとバッキングプレートに貼り付ける際のターゲット材の反りを緩和することができる。このような分割したターゲット材は、大面積基板に上記薄膜を成膜する場合、それに伴って大型化するターゲットに特に好適に用いることができる。もちろん、一枚のバッキングプレートに一枚のターゲット材を貼り付けてもよい。
次に、フォトリソグラフィー工程を行い、バッファ層上にレジストマスクを形成し、エッチングにより不要な部分を除去してソース電極層またはドレイン電極層２５ａ、２５ｂを形成する。ソース電極層またはドレイン電極層２５ａ、２５ｂ上には同じ上面形状のバッファ層が残存する。その後、レジストマスクを除去する。
次に、膜厚５ｎｍ〜２００ｎｍの酸化物半導体膜を成膜する。本実施の形態では、酸化シリコン（ＳｉＯｘ）を含むＺｎ（亜鉛）を含む酸化物半導体ターゲット（ＺｎＯ）を用いたスパッタ法を用い、Ａｒ流量を５０ｓｃｃｍ、酸素流量を２０ｓｃｃｍ、電力パワーを１ｋｗ、圧力を０．２２Ｐａの成膜条件で膜厚５０ｎｍの成膜を行う。
また、酸化物半導体膜を成膜する前にソース電極層またはドレイン電極層２５ａ、２５ｂ及びゲート絶縁層の表面に付着するゴミなどを除去するためのプラズマ処理を行うことが好ましい。プラズマ処理としては、例えば、アルゴンガスを導入してＲＦ電源によりプラズマを発生させる逆スパッタを行い、露出しているソース電極層またはドレイン電極層２５ａ、２５ｂ、及びゲート絶縁層にプラズマ処理を行う。
次に、フォトリソグラフィー工程を行い、酸化物半導体膜上にレジストマスクを形成し、エッチングにより不要な部分を除去して酸化物半導体層２６を形成する。また、同じレジストマスクを用いてバッファ層を選択的にエッチングしてソース領域またはドレイン領域２４ａ、２４ｂを形成する。
次いで、レジストマスクを除去した後、２００℃〜６００℃、代表的には３００℃〜５００℃の熱処理を行うことが好ましい。ここでは炉に入れ、酸素を含む窒素雰囲気下で３５０℃、１時間の熱処理を行う。この熱処理によりＺｎ−Ｏ系非単結晶膜の原子レベルの再配列が行われる。この熱処理によりキャリアの移動を阻害する歪が解放されるため、ここでの熱処理（光アニールも含む）は重要である。
次いで、ソース電極層またはドレイン電極層２５ａ、２５ｂ、及び酸化物半導体層２６を覆う樹脂層１７を膜厚０．５μｍ〜３μｍの範囲で形成する。樹脂層１７に用いる感光性または非感光性の有機材料は、ポリイミド、アクリル、ポリアミド、ポリイミドアミド、レジストまたはベンゾシクロブテン、またはこれらの積層などを用いる。
なお、樹脂層１７の形成以後の工程は、実施の形態８と同一であるため、ここでは簡略に示す。
次いで、樹脂層１７上にＰＣＶＤ法またはスパッタ法により低パワー条件（または低い基板温度（２００℃未満、好ましくは室温〜１００℃））で第２の保護絶縁層１８を膜厚５０ｎｍ〜４００ｎｍの範囲で形成する。また、低パワー条件で高密度プラズマ装置を用いて第２の保護絶縁層１８を形成してもよい。
次いで、導電層を形成した後、フォトリソグラフィー工程を行い、導電層上にレジストマスクを形成し、エッチングにより不要な部分を除去して配線及び電極（第２のゲート電極層１９を含む配線など）を形成する。
以上の工程を経ることによって図３２（Ａ）に示す薄膜トランジスタ２２を得ることができる。
また、図３２（Ｂ）は、図３２（Ａ）と、一部異なる構造を示している。図３２（Ｂ）において、図３２（Ａ）と異なる部分以外は、同一の符号を用いて説明する。
図３２（Ｂ）は、図３２（Ａ）と第２のゲート電極層１９と第２の保護絶縁層１８の形成順序が異なる例である。
図３２（Ｂ）に示すように、薄膜トランジスタ２３の第２のゲート電極層１９は、第１の保護絶縁膜である樹脂層１７上に接して形成し、樹脂層１７と第２の保護絶縁層１８との間に設ける構成である。樹脂層１７と第２の保護絶縁層１８との間に設ける構成とすると、樹脂層１７とともに第２のゲート電極層１９が酸化物半導体層２６へのプラズマダメージを低減する効果を有する。
また、図３２（Ｃ）は、図３２（Ａ）と、一部異なる構造を示している。図３２（Ｃ）において、図３２（Ａ）と異なる部分以外は、同一の符号を用いて説明する。
図３２（Ｃ）は、図３２（Ａ）とはソース領域またはドレイン領域２７ａ、２７ｂとソース電極層またはドレイン電極層２８ａ、２８ｂの上下位置関係が異なる例である。ソース電極層またはドレイン電極層２８ａ、２８ｂの下方にソース領域またはドレイン領域２７ａ、２７ｂが設けられ、ソース電極層またはドレイン電極層２８ａ、２８ｂがソース領域またはドレイン領域２７ａ、２７ｂへのプラズマダメージを低減する効果を有する。
即ち、ソース領域またはドレイン領域２７ａ、２７ｂへのプラズマダメージを低減するためのブロッキング層として、ソース領域またはドレイン領域２７ａ、２７ｂ上に３層（ソース電極層またはドレイン電極層２８ａ、２８ｂと、樹脂層１７と、第２のゲート電極層１９）が形成されることとなり、ソース領域またはドレイン領域２７ａ、２７ｂへのプラズマダメージがさらに低減される。
図３２（Ｃ）に示す薄膜トランジスタ２９は、ゲート絶縁層１３上に接して低抵抗の酸化物半導体膜を形成し、その上に導電膜を形成した後、導電膜を選択的にエッチングするレジストマスクと同じマスクを用いて低抵抗の酸化物半導体膜をエッチングする。従って、低抵抗の酸化物半導体膜をエッチングすることによって形成されるソース領域またはドレイン領域２７ａ、２７ｂは、その上に形成されるソース電極層またはドレイン電極層２８ａ、２８ｂと上面形状がほぼ同一となる。また、ソース電極層またはドレイン電極層２８ａ、２８ｂの上面及び側面は酸化物半導体層２６と接して形成される。
また、図３２（Ｄ）は、図３２（Ｃ）と、一部異なる構造を示している。図３２（Ｄ）において、図３２（Ｃ）と異なる部分以外は、同一の符号を用いて説明する。
図３２（Ｄ）は、図３２（Ｃ）と第２のゲート電極層１９と第２の保護絶縁層１８の形成順序が異なる例である。
図３２（Ｄ）に示すように、薄膜トランジスタ３０の第２のゲート電極層１９は、第１の保護絶縁膜である樹脂層１７上に接して形成し、樹脂層１７と第２の保護絶縁層１８との間に設ける構成である。樹脂層１７と第２の保護絶縁層１８との間に設ける構成とすると、樹脂層１７とともに第２のゲート電極層１９が酸化物半導体層２６へのプラズマダメージを低減する効果を有する。
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能である。
（実施の形態１０）
図３３（Ａ）は、上下を２つのゲート電極に挟まれた酸化物半導体層を用いた薄膜トランジスタの断面図の一例である。本実施の形態では、絶縁表面を有する基板上に、画素部及び駆動回路に用いる薄膜トランジスタを設ける作製方法の一例を示す。
なお、実施の形態８とは、絶縁表面を有する基板１０上に第１のゲート電極層１１を形成し、第１のゲート電極層１１を覆うゲート絶縁層１３を形成し、酸化物半導体膜を成膜する工程までは同一であるため、ここでは詳細な説明は省略し、図３１（Ａ）と同じ箇所には同一の符号を用いて説明する。
本実施の形態では、ゲート絶縁層１３上に形成する酸化物半導体膜は、酸化シリコンを５重量％以上５０重量％以下、好ましくは１０重量％以上３０重量％以下含むＺｎ−Ｏ系酸化物半導体ターゲットを用いて成膜を行い、Ｚｎ−Ｏ系酸化物半導体膜に結晶化を阻害する酸化シリコン（ＳｉＯｘ（Ｘ＞０））を含ませる。
次いで、大気に触れることなく、スパッタ法によりＺｎ−Ｏ系酸化物半導体膜上にチャネル保護膜を形成する。チャネル保護膜の材料としては、無機材料（酸化シリコン膜、窒化シリコン膜、酸化窒化シリコン膜、または窒化酸化シリコン膜など）を用いることができる。
なお、酸化窒化シリコン膜とは、その組成として、ラザフォード後方散乱法（ＲＢＳ：Ｒｕｔｈｅｒｆｏｒｄ Ｂａｃｋｓｃａｔｔｅｒｉｎｇ Ｓｐｅｃｔｒｏｍｅｔｒｙ）及び水素前方散乱法（ＨＦＳ：Ｈｙｄｒｏｇｅｎ Ｆｏｒｗａｒｄ Ｓｃａｔｔｅｒｉｎｇ）を用いて測定した場合に、窒素よりも酸素の含有量が多いものをいう。また、窒化酸化シリコン膜とは、その組成として、ＲＢＳ及びＨＦＳを用いて測定した場合に、酸素よりも窒素の含有量が多いものをいう。
次いで、フォトリソグラフィー工程を行い、チャネル保護膜上にレジストマスクを形成し、エッチングにより不要な部分を除去してチャネル保護層４３を形成する。なお、第１のゲート電極層１１は、チャネル保護層４３の幅（チャネル長方向における幅）よりも広い。
また、チャネル保護層４３の材料としては、無機絶縁材料に限らず、スパッタ法で得られる非晶質半導体膜またはその化合物、代表的にはアモルファスシリコン膜を用いることもできる。また、チャネル保護層に用いる非晶質シリコン膜の化合物とは、スパッタ法で形成されるボロンなどのｐ型の不純物元素を含むｐ型非晶質シリコン膜、或いはスパッタ法で形成されるリンなどのｎ型の不純物元素を含むｎ型非晶質シリコン膜を指している。中でも、チャネル保護層４３にｐ型非晶質シリコン膜を用いる場合、オフ時のリーク電流を低減し、ｐ型非晶質シリコン膜に接して設けられた酸化物半導体層のバックチャネルで発生したキャリア（電子）を打ち消す効果がある。また、チャネル保護層４３に非晶質シリコン膜を用いた場合、非晶質シリコン膜は、水分や、水素イオンや、ＯＨ−などをブロックする機能を有する。また、非晶質シリコン膜は、酸化物半導体への光の入射を遮る遮光層としても機能する。
本実施の形態では、チャネル保護層４３として、ボロンを含むターゲットを用いたスパッタ法で得られるボロンを含むアモルファスシリコン膜を用いる。また、ボロンを含むアモルファスシリコン膜の成膜条件は低パワー条件、または基板温度を２００℃未満とする。チャネル保護層４３はＺｎ−Ｏ系非単結晶膜と接して形成されるため、チャネル保護層４３の成膜時及びエッチング時におけるＺｎ−Ｏ系非単結晶膜へのダメージを極力低減することが好ましい。
次いで、Ｚｎ−Ｏ系非単結晶膜及びチャネル保護層４３上に、Ｚｎ−Ｏ系非単結晶膜よりも低抵抗な酸化物半導体膜（本実施の形態ではＩｎ−Ｇａ−Ｚｎ−Ｏ−Ｎ系非単結晶膜）をスパッタ法で成膜する。本実施の形態では、窒素ガスを含む雰囲気中でスパッタ法によりＩｎ（インジウム）、Ｇａ（ガリウム）、及びＺｎ（亜鉛）を含む酸化物半導体ターゲット（Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：１）を用いて得たインジウム、ガリウム、及び亜鉛を含む酸窒化物膜を成膜する。この酸窒化物膜は、後に行う熱処理を行うことによって低抵抗の酸化物半導体膜となる。
次いで、フォトリソグラフィー工程を行い、Ｉｎ−Ｇａ−Ｚｎ−Ｏ−Ｎ系非単結晶膜上にレジストマスクを形成し、Ｚｎ−Ｏ系非単結晶膜及びＩｎ−Ｇａ−Ｚｎ−Ｏ−Ｎ系非単結晶膜をエッチングする。エッチング後は、Ｚｎ−Ｏ系非単結晶膜からなる酸化物半導体層４４の側面が露出する。なお、ここでのエッチングは、ウェットエッチングに限定されずドライエッチングを用いてもよい。
次いで、レジストマスクを除去した後、Ｉｎ−Ｇａ−Ｚｎ−Ｏ−Ｎ系非単結晶膜上に金属材料からなる導電膜をスパッタ法や真空蒸着法で形成する。導電膜の材料としては、Ａｌ、Ｃｒ、Ｔａ、Ｔｉ、Ｍｏ、Ｗから選ばれた元素、または上述した元素を成分とする合金か、上述した元素を組み合わせた合金膜等が挙げられる。また、２００℃〜６００℃の熱処理を行う場合には、この熱処理に耐える耐熱性を導電膜に持たせることが好ましい。
次いで、フォトリソグラフィー工程を行い、導電膜上にレジストマスクを形成し、エッチングにより不要な部分を除去してソース電極層またはドレイン電極層３６ａ、３６ｂを形成する。このエッチングにおいて、チャネル保護層４３は酸化物半導体層４４のエッチングストッパーとして機能するため、酸化物半導体層４４はエッチングされない。また、ここでのエッチングにより、同じレジストマスクを用いて、Ｉｎ−Ｇａ−Ｚｎ−Ｏ−Ｎ系非単結晶膜を選択的にエッチングしてソース領域またはドレイン領域３５ａ、３５ｂを形成する。
酸化物半導体層４４のチャネル形成領域上に接してチャネル保護層４３を設ける構造であるため、酸化物半導体層４４のチャネル形成領域に対する工程時におけるダメージ（エッチング時のプラズマやエッチング材による膜減りや、酸化など）を防ぐことができる。従って薄膜トランジスタ３１の信頼性を向上させることができる。
次いで、レジストマスクを除去した後、２００℃〜６００℃、代表的には３００℃〜５００℃の熱処理を行うことが好ましい。ここでは炉に入れ、窒素雰囲気または酸素を含む窒素雰囲気下で３５０℃、１時間の熱処理を行う。
次いで、ソース電極層またはドレイン電極層３６ａ、３６ｂ、及びチャネル保護層４３を覆う樹脂層１７を膜厚０．５μｍ〜３μｍの範囲で形成する。樹脂層１７に用いる感光性または非感光性の有機材料は、ポリイミド、アクリル、ポリアミド、ポリイミドアミド、レジストまたはベンゾシクロブテン、またはこれらの積層などを用いる。
なお、樹脂層１７の形成以後の工程は、実施の形態８と同一であるため、ここでは簡略に示す。
次いで、樹脂層１７上にＰＣＶＤ法またはスパッタ法により低パワー条件（または低い基板温度（２００℃未満、好ましくは室温〜１００℃））で第２の保護絶縁層１８を膜厚５０ｎｍ〜４００ｎｍの範囲で形成する。また、低パワー条件で高密度プラズマ装置を用いて第２の保護絶縁層１８を形成してもよい。
次いで、導電層を形成した後、フォトリソグラフィー工程を行い、導電層上にレジストマスクを形成し、エッチングにより不要な部分を除去して配線及び電極（第２のゲート電極層１９を含む配線など）を形成する。
以上の工程を経ることによって図３３（Ａ）に示す薄膜トランジスタ３１を得ることができる。なお、薄膜トランジスタ３１は、チャネル保護層４３と樹脂層１７と第２の保護絶縁層１８との積層が第２のゲート絶縁層として機能する。
また、第２のゲート電極層１９の幅は、第１のゲート電極層１１の幅よりも広くすることで酸化物半導体層４４全体に第２のゲート電極層１９からゲート電圧を印加することができる。さらに、寄生容量が問題にならないのであれば、駆動回路の複数の薄膜トランジスタを覆う共通の第２のゲート電極層とし、第２のゲート電極層の面積を駆動回路とほぼ同じ大きさ、またはそれ以上としてもよい。
また、寄生容量が問題になるのであれば、図３３（Ａ）の構造において、第１のゲート電極層１１の幅は、第２のゲート電極層１９の幅よりも狭くすることで、ソース電極層またはドレイン電極層と重なる面積を縮小して寄生容量を小さくすることが好ましい。さらに、第１のゲート電極層１１の幅は、チャネル保護層４３の幅よりも広く、第２のゲート電極層１９の幅は、チャネル保護層４３の幅よりも狭くすることで、ソース電極層またはドレイン電極層と重ならないようにして寄生容量を更に低減する構成としてもよい。
また、図３３（Ｂ）は、図３３（Ａ）と、一部異なる構造を示している。図３３（Ｂ）において、図３３（Ａ）と異なる部分以外は、同一の符号を用いて説明する。
図３３（Ｂ）は、図３３（Ａ）と第２のゲート電極層１９と第２の保護絶縁層１８の形成順序が異なる例である。
図３３（Ｂ）に示すように、薄膜トランジスタ３２の第２のゲート電極層１９は、第１の保護絶縁膜である樹脂層１７上に接して形成し、樹脂層１７と第２の保護絶縁層１８との間に設ける構成である。樹脂層１７と第２の保護絶縁層１８との間に設ける構成とすると、樹脂層１７とともに第２のゲート電極層１９が酸化物半導体層４４へのプラズマダメージを低減する効果を有する。
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能である。
（実施の形態１１）
図３４（Ａ）は、上下を２つのゲート電極層に挟まれた酸化物半導体層を用いた薄膜トランジスタの断面図の一例である。本実施の形態では、絶縁表面を有する基板上に、画素部及び駆動回路に用いる薄膜トランジスタの一例を示す。
なお、実施の形態８とは、酸化物半導体層１６に接して非晶質シリコン膜が設けられている点以外は同一であるため、ここでは詳細な説明は省略し、図３１（Ａ）と同じ箇所には同一の符号を用いて説明する。実施の形態８とは、ソース電極層またはドレイン電極層１５ａ、１５ｂをマスクとして一部エッチングし酸化物半導体層１６に膜厚の薄い部分を形成する工程までは同一である。
実施の形態８に従って、ソース電極層またはドレイン電極層１５ａ、１５ｂと重なる領域よりも膜厚の薄い領域を有する酸化物半導体層１６を形成する。
次いで、レジストマスクを除去した後、スパッタ法で得られる非晶質半導体膜またはその化合物、代表的にはアモルファスシリコン膜を成膜する。なお、非晶質シリコン膜の化合物とは、スパッタ法で形成されるボロンなどのｐ型の不純物元素を含むｐ型非晶質シリコン膜、或いはスパッタ法で形成されるリンなどのｎ型の不純物元素を含むｎ型非晶質シリコン膜を指している。
ただし、酸化物半導体層１６へのダメージを極力低減するため、成膜条件は低パワー条件、または基板温度を２００℃未満とする。本実施の形態では、基板温度を室温とし、電力パワーを１ｋｗとしてアモルファスシリコン膜を成膜する。
また、アモルファスシリコン膜を形成する前に、露出している酸化物半導体層１６の膜厚の薄い領域に対して酸素ラジカル処理を行ってもよい。酸素ラジカル処理を行うことによって、酸化物半導体層の露出面近傍を改質し、酸素過剰領域とすることができる。酸素ラジカル処理を行って酸素過剰領域となった領域にアモルファスシリコン膜を形成すると界面にＳｉＯｘ（Ｘ＞０）の薄膜が形成され、オフ電流の低減を図ることができる。
酸素ラジカルは、酸素を含むガスを用いてプラズマ発生装置により供給されてもよいし、又はオゾン発生装置により供給されてもよい。供給された酸素ラジカル又は酸素を薄膜に照射することによって膜表面を改質することができる。また、酸素ラジカル処理に限定されず、アルゴンと酸素のラジカル処理を行ってもよい。アルゴンと酸素のラジカル処理とは、アルゴンガスと酸素ガスを導入してプラズマを発生させて薄膜表面の改質を行うことである。
次いで、フォトリソグラフィー工程を行い、アモルファスシリコン膜上にレジストマスクを形成し、エッチングにより不要な部分を除去してチャネル保護層４１を形成する。なお、本実施の形態では、アモルファスシリコン膜を選択的にエッチングする例を示したが特に限定されず、フォトマスク数及び工程を低減するため、ここでのフォトリソグラフィー工程を行わなくてもよい。チャネル保護層４１は、水分や、水素イオンや、ＯＨ−などをブロックする層間膜として用いることができる。また、非晶質シリコン膜からなるチャネル保護層４１は、酸化物半導体層への光の入射を遮る遮光層としても機能する。
次いで、ソース電極層またはドレイン電極層１５ａ、１５ｂ、及びチャネル保護層４１を覆う樹脂層１７を膜厚０．５μｍ〜３μｍの範囲で形成する。樹脂層１７に用いる感光性または非感光性の有機材料は、ポリイミド、アクリル、ポリアミド、ポリイミドアミド、レジストまたはベンゾシクロブテン、またはこれらの積層などを用いる。
なお、樹脂層１７の形成以後の工程は、実施の形態８と同一であるため、ここでは簡略に示す。
次いで、樹脂層１７上にＰＣＶＤ法またはスパッタ法により低パワー条件（または低い基板温度（２００℃未満、好ましくは室温〜１００℃））で第２の保護絶縁層１８を膜厚５０ｎｍ〜４００ｎｍの範囲で形成する。また、低パワー条件で高密度プラズマ装置を用いて第２の保護絶縁層１８を形成してもよい。
次いで、導電層を形成した後、フォトリソグラフィー工程を行い、導電層上にレジストマスクを形成し、エッチングにより不要な部分を除去して配線及び電極（第２のゲート電極層１９を含む配線など）を形成する。
以上の工程を経ることによって図３４（Ａ）に示す薄膜トランジスタ３１を得ることができる。
また、非晶質シリコン膜からなるチャネル保護層４１は、酸化物半導体層への光の入射を遮る遮光層としても機能する。本実施の形態では、チャネル保護層４１として非晶質シリコン膜を用いる例を示したが、チャネル保護層４１としてｐ型非晶質シリコン膜を用いる場合、オフ時のリーク電流を低減し、ｐ型非晶質シリコン膜に接して設けられた酸化物半導体層のバックチャネルで発生したキャリア（電子）を打ち消す効果がある。
また、図３４（Ｂ）は、図３４（Ａ）と、一部異なる構造を示している。図３４（Ｂ）において、図３４（Ａ）と異なる部分以外は、同一の符号を用いて説明する。
図３４（Ｂ）は、図３４（Ａ）と第２のゲート電極層１９と第２の保護絶縁層１８の形成順序が異なる例である。
図３４（Ｂ）に示すように、薄膜トランジスタ３２の第２のゲート電極層１９は、第１の保護絶縁膜である樹脂層１７上に接して形成し、樹脂層１７と第２の保護絶縁層１８との間に設ける構成である。樹脂層１７と第２の保護絶縁層１８との間に設ける構成とすると、チャネル保護層４１及び樹脂層１７とともに第２のゲート電極層１９が酸化物半導体層１６へのプラズマダメージを低減する効果を有する。
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能である。
（実施の形態１２）
図３５（Ａ）は、上下を２つのゲート電極層に挟まれた酸化物半導体層を用いた薄膜トランジスタの断面図の一例である。本実施の形態では、絶縁表面を有する基板上に、画素部及び駆動回路に用いる薄膜トランジスタの一例を示す。
なお、実施の形態９とは、酸化物半導体層２６に接して非晶質シリコン膜が設けられている点以外は同一であるため、ここでは詳細な説明は省略し、図３２（Ａ）と同じ箇所には同一の符号を用いて説明する。実施の形態９とは、ゲート絶縁層１３上に一部接して酸化物半導体膜を形成する工程までは同一である。
実施の形態９に従って、酸化物半導体膜を形成した後、大気に触れることなく、スパッタ法で得られる非晶質半導体膜またはその化合物、代表的にはアモルファスシリコン膜を成膜する。なお、非晶質シリコン膜の化合物とは、スパッタ法で形成されるボロンなどのｐ型の不純物元素を含むｐ型非晶質シリコン膜、或いはスパッタ法で形成されるリンなどのｎ型の不純物元素を含むｎ型非晶質シリコン膜を指している。
ただし、酸化物半導体層２６へのダメージを極力低減するため、成膜条件は低パワー条件、または基板温度を２００℃未満とする。本実施の形態では、基板温度を室温とし、電力パワーを１ｋｗとしてボロンを含むアモルファスシリコン膜を成膜する。
また、ボロンを含むアモルファスシリコン膜を形成する前に、露出している酸化物半導体膜に対して酸素ラジカル処理を行ってもよい。酸素ラジカル処理を行うことによって、酸化物半導体膜の表面近傍を改質し、酸素過剰領域とすることができる。酸素ラジカル処理を行って酸素過剰領域となった領域にアモルファスシリコン膜を形成すると界面にＳｉＯｘ（Ｘ＞０）の薄膜が形成され、オフ電流の低減を図ることができる。
酸素ラジカルは、酸素を含むガスを用いてプラズマ発生装置により供給されてもよいし、又はオゾン発生装置により供給されてもよい。供給された酸素ラジカル又は酸素を薄膜に照射することによって膜表面を改質することができる。また、酸素ラジカル処理に限定されず、アルゴンと酸素のラジカル処理を行ってもよい。アルゴンと酸素のラジカル処理とは、アルゴンガスと酸素ガスを導入してプラズマを発生させて薄膜表面の改質を行うことである。
次いで、フォトリソグラフィー工程を行い、ボロンを含むアモルファスシリコン膜上にレジストマスクを形成し、エッチングにより不要な部分を除去してチャネル保護層４２を形成する。チャネル保護層４２は、水分や、水素イオンや、ＯＨ−などをブロックする層間膜として用いることができる。また、非晶質シリコン膜からなるチャネル保護層４２は、酸化物半導体層への光の入射を遮る遮光層としても機能する。また、同じレジストマスクを用いて酸化物半導体膜の不要な部分を除去して酸化物半導体層２６を形成する。さらに、同じマスクを用いてバッファ層を選択的にエッチングしてソース領域またはドレイン領域２４ａ、２４ｂを形成する。
次いで、レジストマスクを除去した後、２００℃〜６００℃、代表的には３００℃〜５００℃の熱処理を行うことが好ましい。ここでは炉に入れ、酸素を含む窒素雰囲気下で３５０℃、１時間の熱処理を行う。
次いで、ソース電極層またはドレイン電極層２５ａ、２５ｂ、及び酸化物半導体層２６を覆う樹脂層１７を膜厚０．５μｍ〜３μｍの範囲で形成する。樹脂層１７に用いる感光性または非感光性の有機材料は、ポリイミド、アクリル、ポリアミド、ポリイミドアミド、レジストまたはベンゾシクロブテン、またはこれらの積層などを用いる。
なお、樹脂層１７の形成以後の工程は、実施の形態９と同一であるため、ここでは簡略に示す。
次いで、樹脂層１７上にＰＣＶＤ法またはスパッタ法により低パワー条件（または低い基板温度（２００℃未満、好ましくは室温〜１００℃））で第２の保護絶縁層１８を膜厚５０ｎｍ〜４００ｎｍの範囲で形成する。また、低パワー条件で高密度プラズマ装置を用いて第２の保護絶縁層１８を形成してもよい。
次いで、導電層を形成した後、フォトリソグラフィー工程を行い、導電層上にレジストマスクを形成し、エッチングにより不要な部分を除去して配線及び電極（第２のゲート電極層１９を含む配線など）を形成する。
以上の工程を経ることによって図３５（Ａ）に示す薄膜トランジスタ３３を得ることができる。
また、図３５（Ｂ）は、図３５（Ａ）と、一部異なる構造を示している。図３５（Ｂ）において、図３５（Ａ）と異なる部分以外は、同一の符号を用いて説明する。
図３５（Ｂ）は、図３５（Ａ）と第２のゲート電極層１９と第２の保護絶縁層１８の形成順序が異なる例である。
図３５（Ｂ）に示すように、薄膜トランジスタ３４の第２のゲート電極層１９は、第１の保護絶縁膜である樹脂層１７上に接して形成し、樹脂層１７と第２の保護絶縁層１８との間に設ける構成である。樹脂層１７と第２の保護絶縁層１８との間に設ける構成とすると、チャネル保護層４２及び樹脂層１７とともに第２のゲート電極層１９が酸化物半導体層２６へのプラズマダメージを低減する効果を有する。
また、図３５（Ｃ）は、図３５（Ａ）と、一部異なる構造を示している。図３５（Ｃ）において、図３５（Ａ）と異なる部分以外は、同一の符号を用いて説明する。
図３５（Ｃ）は、図３５（Ａ）とはソース領域またはドレイン領域２７ａ、２７ｂとソース電極層またはドレイン電極層２８ａ、２８ｂの上下位置関係が異なる例である。ソース電極層またはドレイン電極層２８ａ、２８ｂの下方にソース領域またはドレイン領域２７ａ、２７ｂが設けられ、ソース電極層またはドレイン電極層２８ａ、２８ｂがソース領域またはドレイン領域２７ａ、２７ｂへのプラズマダメージを低減する効果を有する。
即ち、ソース領域またはドレイン領域２７ａ、２７ｂへのプラズマダメージを低減するためのブロッキング層として、ソース領域またはドレイン領域２７ａ、２７ｂ上に４層（ソース電極層またはドレイン電極層２８ａ、２８ｂと、チャネル保護層４２と、樹脂層１７と、第２のゲート電極層１９）が形成されることとなり、ソース領域またはドレイン領域２７ａ、２７ｂへのプラズマダメージがさらに低減される。
図３５（Ｃ）に示す薄膜トランジスタ３５は、ゲート絶縁層１３上に接して低抵抗の酸化物半導体膜を形成し、その上に導電膜を形成した後、導電膜を選択的にエッチングするレジストマスクと同じマスクを用いて低抵抗の酸化物半導体膜をエッチングする。従って、低抵抗の酸化物半導体膜をエッチングすることによって形成されるソース領域またはドレイン領域２７ａ、２７ｂは、その上に形成されるソース電極層またはドレイン電極層２８ａ、２８ｂと上面形状がほぼ同一となる。また、ソース電極層またはドレイン電極層２８ａ、２８ｂの上面及び側面は酸化物半導体層２６と接して形成される。
また、図３５（Ｄ）は、図３５（Ｃ）と、一部異なる構造を示している。図３５（Ｄ）において、図３５（Ｃ）と異なる部分以外は、同一の符号を用いて説明する。
図３５（Ｄ）は、図３５（Ｃ）と第２のゲート電極層１９と第２の保護絶縁層１８の形成順序が異なる例である。
図３５（Ｄ）に示すように、薄膜トランジスタ３６の第２のゲート電極層１９は、第１の保護絶縁膜である樹脂層１７上に接して形成し、樹脂層１７と第２の保護絶縁層１８との間に設ける構成である。樹脂層１７と第２の保護絶縁層１８との間に設ける構成とすると、チャネル保護層４２及び樹脂層１７とともに第２のゲート電極層１９が酸化物半導体層２６へのプラズマダメージを低減する効果を有する。
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能である。
（実施の形態１３）
図３６（Ａ）は、上下を２つのゲート電極層に挟まれた酸化物半導体層を用いた薄膜トランジスタの断面図の一例である。本実施の形態では、絶縁表面を有する基板上に、画素部及び駆動回路に用いる薄膜トランジスタの一例を示す。
なお、実施の形態９とは、酸化物半導体層２６に接して非晶質シリコン膜が設けられている点以外は同一であるため、ここでは詳細な説明は省略し、図３２（Ａ）と同じ箇所には同一の符号を用いて説明する。実施の形態９とは、酸化物半導体層２６を形成する工程までは同一である。
実施の形態９に従って、酸化物半導体層２６を形成した後、酸化物半導体層２６上に接するチャネル保護層４３として、スパッタ法で得られる非晶質半導体膜またはその化合物、代表的にはアモルファスシリコン膜を成膜する。なお、非晶質シリコン膜の化合物とは、スパッタ法で形成されるボロンなどのｐ型の不純物元素を含むｐ型非晶質シリコン膜、或いはスパッタ法で形成されるリンなどのｎ型の不純物元素を含むｎ型非晶質シリコン膜を指している。
ただし、酸化物半導体層２６へのダメージを極力低減するため、成膜条件は低パワー条件、または基板温度を２００℃未満とする。本実施の形態では、基板温度を室温とし、電力パワーを１ｋｗとしてボロンを含むアモルファスシリコン膜を成膜する。
また、ボロンを含むアモルファスシリコン膜を形成する前に、露出している酸化物半導体層に対して酸素ラジカル処理を行ってもよい。酸素ラジカル処理を行うことによって、酸化物半導体層の表面近傍を改質し、酸素過剰領域とすることができる。酸素ラジカル処理を行って酸素過剰領域となった領域にアモルファスシリコン膜を形成すると界面にＳｉＯｘ（Ｘ＞０）の薄膜が形成され、オフ電流の低減を図ることができる。
酸素ラジカルは、酸素を含むガスを用いてプラズマ発生装置により供給されてもよいし、又はオゾン発生装置により供給されてもよい。供給された酸素ラジカル又は酸素を薄膜に照射することによって膜表面を改質することができる。また、酸素ラジカル処理に限定されず、アルゴンと酸素のラジカル処理を行ってもよい。アルゴンと酸素のラジカル処理とは、アルゴンガスと酸素ガスを導入してプラズマを発生させて薄膜表面の改質を行うことである。
チャネル保護層４３は、水分や、水素イオンや、ＯＨ−などをブロックする層間膜として用いることができる。また、非晶質シリコン膜からなるチャネル保護層４３は、酸化物半導体層への光の入射を遮る遮光層としても機能する。
次いで、２００℃〜６００℃、代表的には３００℃〜５００℃の熱処理を行うことが好ましい。ここでは炉に入れ、酸素を含む窒素雰囲気下で３５０℃、１時間の熱処理を行う。
次いで、チャネル保護層４３を覆う樹脂層１７を膜厚０．５μｍ〜３μｍの範囲で形成する。樹脂層１７に用いる感光性または非感光性の有機材料は、ポリイミド、アクリル、ポリアミド、ポリイミドアミド、レジストまたはベンゾシクロブテン、またはこれらの積層などを用いる。
なお、樹脂層１７の形成以後の工程は、実施の形態９と同一であるため、ここでは簡略に示す。
次いで、樹脂層１７上にＰＣＶＤ法またはスパッタ法により低パワー条件（または低い基板温度（２００℃未満、好ましくは室温〜１００℃））で第２の保護絶縁層１８を膜厚５０ｎｍ〜４００ｎｍの範囲で形成する。また、低パワー条件で高密度プラズマ装置を用いて第２の保護絶縁層１８を形成してもよい。
次いで、導電層を形成した後、フォトリソグラフィー工程を行い、導電層上にレジストマスクを形成し、エッチングにより不要な部分を除去して配線及び電極（第２のゲート電極層１９を含む配線など）を形成する。
以上の工程を経ることによって図３６（Ａ）に示す薄膜トランジスタ３７を得ることができる。
また、図３６（Ｂ）は、図３６（Ａ）と、一部異なる構造を示している。図３６（Ｂ）において、図３６（Ａ）と異なる部分以外は、同一の符号を用いて説明する。
図３６（Ｂ）は、図３６（Ａ）と第２のゲート電極層１９と第２の保護絶縁層１８の形成順序が異なる例である。
図３６（Ｂ）に示すように、薄膜トランジスタ３８の第２のゲート電極層１９は、第１の保護絶縁膜である樹脂層１７上に接して形成し、樹脂層１７と第２の保護絶縁層１８との間に設ける構成である。樹脂層１７と第２の保護絶縁層１８との間に設ける構成とすると、チャネル保護層４３及び樹脂層１７とともに第２のゲート電極層１９が酸化物半導体層２６へのプラズマダメージを低減する効果を有する。
また、図３６（Ｃ）は、図３６（Ａ）と、一部異なる構造を示している。図３６（Ｃ）において、図３６（Ａ）と異なる部分以外は、同一の符号を用いて説明する。
図３６（Ｃ）は、図３６（Ａ）とはソース領域またはドレイン領域２７ａ、２７ｂとソース電極層またはドレイン電極層２８ａ、２８ｂの上下位置関係が異なる例である。ソース電極層またはドレイン電極層２８ａ、２８ｂの下方にソース領域またはドレイン領域２７ａ、２７ｂが設けられ、ソース電極層またはドレイン電極層２８ａ、２８ｂがソース領域またはドレイン領域２７ａ、２７ｂへのプラズマダメージを低減する効果を有する。
即ち、ソース領域またはドレイン領域２７ａ、２７ｂへのプラズマダメージを低減するためのブロッキング層として、ソース領域またはドレイン領域２７ａ、２７ｂ上に４層（ソース電極層またはドレイン電極層２８ａ、２８ｂと、チャネル保護層４３と、樹脂層１７と、第２のゲート電極層１９）が形成されることとなり、ソース領域またはドレイン領域２７ａ、２７ｂへのプラズマダメージがさらに低減される。
図３６（Ｃ）に示す薄膜トランジスタ３９は、ゲート絶縁層１３上に接して低抵抗の酸化物半導体膜を形成し、その上に導電膜を形成した後、導電膜を選択的にエッチングするレジストマスクと同じマスクを用いて低抵抗の酸化物半導体膜をエッチングする。従って、低抵抗の酸化物半導体膜をエッチングすることによって形成されるソース領域またはドレイン領域２７ａ、２７ｂは、その上に形成されるソース電極層またはドレイン電極層２８ａ、２８ｂと上面形状がほぼ同一となる。また、ソース電極層またはドレイン電極層２８ａ、２８ｂの上面及び側面は酸化物半導体層２６と接して形成される。
また、図３６（Ｄ）は、図３６（Ｃ）と、一部異なる構造を示している。図３６（Ｄ）において、図３６（Ｃ）と異なる部分以外は、同一の符号を用いて説明する。
図３６（Ｄ）は、図３６（Ｃ）と第２のゲート電極層１９と第２の保護絶縁層１８の形成順序が異なる例である。
図３６（Ｄ）に示すように、薄膜トランジスタ４０の第２のゲート電極層１９は、第１の保護絶縁膜である樹脂層１７上に接して形成し、樹脂層１７と第２の保護絶縁層１８との間に設ける構成である。樹脂層１７と第２の保護絶縁層１８との間に設ける構成とすると、チャネル保護層４３及び樹脂層１７とともに第２のゲート電極層１９が酸化物半導体層２６へのプラズマダメージを低減する効果を有する。
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能である。
（実施の形態１４）
半導体装置の一例である表示装置において、同一基板上に少なくとも駆動回路の一部と、画素部に配置する薄膜トランジスタを作製する例について以下に説明する。
画素部に配置する薄膜トランジスタは、実施の形態２に従って形成し、ＳｉＯｘを含む酸化物半導体層をチャネル形成領域に用い、ソース領域またはドレイン領域として窒素を添加した酸化物半導体を用いる。また、薄膜トランジスタはｎチャネル型ＴＦＴであるため、駆動回路のうち、ｎチャネル型ＴＦＴで構成することができる駆動回路の一部を画素部の薄膜トランジスタと同一基板上に形成する。
半導体装置の一例であるアクティブマトリクス型液晶表示装置のブロック図の一例を図１７（Ａ）に示す。図１７（Ａ）に示す表示装置は、基板５３００上に表示素子を備えた画素を複数有する画素部５３０１と、各画素を選択する走査線駆動回路５３０２と、選択された画素へのビデオ信号の入力を制御する信号線駆動回路５３０３とを有する。
また、実施の形態２に示す薄膜トランジスタは、ｎチャネル型ＴＦＴであり、ｎチャネル型ＴＦＴで構成する信号線駆動回路について図１８を用いて説明する。
図１８に示す信号線駆動回路は、ドライバＩＣ５６０１、スイッチ群５６０２＿１〜５６０２＿Ｍ、第１の配線５６１１、第２の配線５６１２、第３の配線５６１３及び配線５６２１＿１〜５６２１＿Ｍを有する。スイッチ群５６０２＿１〜５６０２＿Ｍそれぞれは、第１の薄膜トランジスタ５６０３ａ、第２の薄膜トランジスタ５６０３ｂ及び第３の薄膜トランジスタ５６０３ｃを有する。
ドライバＩＣ５６０１は第１の配線５６１１、第２の配線５６１２、第３の配線５６１３及び配線５６２１＿１〜５６２１＿Ｍに接続される。そして、スイッチ群５６０２＿１〜５６０２＿Ｍそれぞれは、第１の配線５６１１、第２の配線５６１２、第３の配線５６１３及びスイッチ群５６０２＿１〜５６０２＿Ｍそれぞれに対応した配線５６２１＿１〜５６２１＿Ｍに接続される。そして、配線５６２１＿１〜５６２１＿Ｍそれぞれは、第１の薄膜トランジスタ５６０３ａ、第２の薄膜トランジスタ５６０３ｂ及び第３の薄膜トランジスタ５６０３ｃを介して、３つの信号線に接続される。例えば、Ｊ列目の配線５６２１＿Ｊ（配線５６２１＿１〜配線５６２１＿Ｍのうちいずれか一）は、スイッチ群５６０２＿Ｊが有する第１の薄膜トランジスタ５６０３ａ、第２の薄膜トランジスタ５６０３ｂ及び第３の薄膜トランジスタ５６０３ｃを介して、信号線Ｓｊ−１、信号線Ｓｊ、信号線Ｓｊ＋１に接続される。
なお、第１の配線５６１１、第２の配線５６１２、第３の配線５６１３には、それぞれ信号が入力される。
なお、ドライバＩＣ５６０１は、単結晶基板上に形成されていることが望ましい。さらに、スイッチ群５６０２＿１〜５６０２＿Ｍは、画素部と同一基板上に形成されていることが望ましい。したがって、ドライバＩＣ５６０１とスイッチ群５６０２＿１〜５６０２＿ＭとはＦＰＣなどを介して接続するとよい。
次に、図１８に示した信号線駆動回路の動作について、図１９のタイミングチャートを参照して説明する。なお、図１９のタイミングチャートは、ｉ行目の走査線Ｇｉが選択されている場合のタイミングチャートを示している。さらに、ｉ行目の走査線Ｇｉの選択期間は、第１のサブ選択期間Ｔ１、第２のサブ選択期間Ｔ２及び第３のサブ選択期間Ｔ３に分割されている。さらに、図１８の信号線駆動回路は、他の行の走査線が選択されている場合でも図１９と同様の動作をする。
なお、図１９のタイミングチャートは、Ｊ列目の配線５６２１＿Ｊが第１の薄膜トランジスタ５６０３ａ、第２の薄膜トランジスタ５６０３ｂ及び第３の薄膜トランジスタ５６０３ｃを介して、信号線Ｓｊ−１、信号線Ｓｊ、信号線Ｓｊ＋１に接続される場合について示している。
なお、図１９のタイミングチャートは、ｉ行目の走査線Ｇｉが選択されるタイミング、第１の薄膜トランジスタ５６０３ａのオン・オフのタイミング５７０３ａ、第２の薄膜トランジスタ５６０３ｂのオン・オフのタイミング５７０３ｂ、第３の薄膜トランジスタ５６０３ｃのオン・オフのタイミング５７０３ｃ及びＪ列目の配線５６２１＿Ｊに入力される信号５７２１＿Ｊを示している。
なお、配線５６２１＿１〜配線５６２１＿Ｍには第１のサブ選択期間Ｔ１、第２のサブ選択期間Ｔ２及び第３のサブ選択期間Ｔ３において、それぞれ別のビデオ信号が入力される。例えば、第１のサブ選択期間Ｔ１において配線５６２１＿Ｊに入力されるビデオ信号は信号線Ｓｊ−１に入力され、第２のサブ選択期間Ｔ２において配線５６２１＿Ｊに入力されるビデオ信号は信号線Ｓｊに入力され、第３のサブ選択期間Ｔ３において配線５６２１＿Ｊに入力されるビデオ信号は信号線Ｓｊ＋１に入力される。さらに、第１のサブ選択期間Ｔ１、第２のサブ選択期間Ｔ２及び第３のサブ選択期間Ｔ３において、配線５６２１＿Ｊに入力されるビデオ信号をそれぞれＤａｔａ＿ｊ−１、Ｄａｔａ＿ｊ、Ｄａｔａ＿ｊ＋１とする。
図１９に示すように、第１のサブ選択期間Ｔ１において第１の薄膜トランジスタ５６０３ａがオンし、第２の薄膜トランジスタ５６０３ｂ及び第３の薄膜トランジスタ５６０３ｃがオフする。このとき、配線５６２１＿Ｊに入力されるＤａｔａ＿ｊ−１が、第１の薄膜トランジスタ５６０３ａを介して信号線Ｓｊ−１に入力される。第２のサブ選択期間Ｔ２では、第２の薄膜トランジスタ５６０３ｂがオンし、第１の薄膜トランジスタ５６０３ａ及び第３の薄膜トランジスタ５６０３ｃがオフする。このとき、配線５６２１＿Ｊに入力されるＤａｔａ＿ｊが、第２の薄膜トランジスタ５６０３ｂを介して信号線Ｓｊに入力される。第３のサブ選択期間Ｔ３では、第３の薄膜トランジスタ５６０３ｃがオンし、第１の薄膜トランジスタ５６０３ａ及び第２の薄膜トランジスタ５６０３ｂがオフする。このとき、配線５６２１＿Ｊに入力されるＤａｔａ＿ｊ＋１が、第３の薄膜トランジスタ５６０３ｃを介して信号線Ｓｊ＋１に入力される。
以上のことから、図１８の信号線駆動回路は、１ゲート選択期間を３つに分割することで、１ゲート選択期間中に１つの配線５６２１から３つの信号線にビデオ信号を入力することができる。したがって、図１８の信号線駆動回路は、ドライバＩＣ５６０１が形成される基板と、画素部が形成されている基板との接続数を信号線の数に比べて約１／３にすることができる。接続数が約１／３になることによって、図１８の信号線駆動回路は、信頼性、歩留まりなどを向上できる。
なお、図１８のように、１ゲート選択期間を複数のサブ選択期間に分割し、複数のサブ選択期間それぞれにおいて、ある１つの配線から複数の信号線それぞれにビデオ信号を入力することができれば、薄膜トランジスタの配置や数、駆動方法などは限定されない。
例えば、３つ以上のサブ選択期間それぞれにおいて１つの配線から３つ以上の信号線それぞれにビデオ信号を入力する場合は、薄膜トランジスタ及び薄膜トランジスタを制御するための配線を追加すればよい。ただし、１ゲート選択期間を４つ以上のサブ選択期間に分割すると、１つのサブ選択期間が短くなる。したがって、１ゲート選択期間は、２つ又は３つのサブ選択期間に分割されることが望ましい。
別の例として、図２０のタイミングチャートに示すように、１つの選択期間をプリチャージ期間Ｔｐ、第１のサブ選択期間Ｔ１、第２のサブ選択期間Ｔ２、第３のサブ選択期間Ｔ３に分割してもよい。さらに、図２０のタイミングチャートは、ｉ行目の走査線Ｇｉが選択されるタイミング、第１の薄膜トランジスタ５６０３ａのオン・オフのタイミング５８０３ａ、第２の薄膜トランジスタ５６０３ｂのオン・オフのタイミング５８０３ｂ、第３の薄膜トランジスタ５６０３ｃのオン・オフのタイミング５８０３ｃ及びＪ列目の配線５６２１＿Ｊに入力される信号５８２１＿Ｊを示している。図２０に示すように、プリチャージ期間Ｔｐにおいて第１の薄膜トランジスタ５６０３ａ、第２の薄膜トランジスタ５６０３ｂ及び第３の薄膜トランジスタ５６０３ｃがオンする。このとき、配線５６２１＿Ｊに入力されるプリチャージ電圧Ｖｐが第１の薄膜トランジスタ５６０３ａ、第２の薄膜トランジスタ５６０３ｂ及び第３の薄膜トランジスタ５６０３ｃを介してそれぞれ信号線Ｓｊ−１、信号線Ｓｊ、信号線Ｓｊ＋１に入力される。第１のサブ選択期間Ｔ１において第１の薄膜トランジスタ５６０３ａがオンし、第２の薄膜トランジスタ５６０３ｂ及び第３の薄膜トランジスタ５６０３ｃがオフする。このとき、配線５６２１＿Ｊに入力されるＤａｔａ＿ｊ−１が、第１の薄膜トランジスタ５６０３ａを介して信号線Ｓｊ−１に入力される。第２のサブ選択期間Ｔ２では、第２の薄膜トランジスタ５６０３ｂがオンし、第１の薄膜トランジスタ５６０３ａ及び第３の薄膜トランジスタ５６０３ｃがオフする。このとき、配線５６２１＿Ｊに入力されるＤａｔａ＿ｊが、第２の薄膜トランジスタ５６０３ｂを介して信号線Ｓｊに入力される。第３のサブ選択期間Ｔ３では、第３の薄膜トランジスタ５６０３ｃがオンし、第１の薄膜トランジスタ５６０３ａ及び第２の薄膜トランジスタ５６０３ｂがオフする。このとき、配線５６２１＿Ｊに入力されるＤａｔａ＿ｊ＋１が、第３の薄膜トランジスタ５６０３ｃを介して信号線Ｓｊ＋１に入力される。
以上のことから、図２０のタイミングチャートを適用した図１８の信号線駆動回路は、サブ選択期間の前にプリチャージ選択期間を設けることによって、信号線をプリチャージできるため、画素へのビデオ信号の書き込みを高速に行うことができる。なお、図２０において、図１９と同様なものに関しては共通の符号を用いて示し、同一部分又は同様な機能を有する部分の詳細な説明は省略する。
また、走査線駆動回路の構成について説明する。走査線駆動回路は、シフトレジスタ、バッファを有している。また場合によってはレベルシフタを有していても良い。走査線駆動回路において、シフトレジスタにクロック信号（ＣＬＫ）及びスタートパルス信号（ＳＰ）が入力されることによって、選択信号が生成される。生成された選択信号はバッファにおいて緩衝増幅され、対応する走査線に供給される。走査線には、１ライン分の画素のトランジスタのゲート電極が接続されている。そして、１ライン分の画素のトランジスタを一斉にＯＮにしなくてはならないので、バッファは大きな電流を流すことが可能なものが用いられる。
走査線駆動回路の一部に用いるシフトレジスタの一形態について図２１及び図２２を用いて説明する。
図２１にシフトレジスタの回路構成を示す。図２１に示すシフトレジスタは、フリップフロップ５７０１＿１〜５７０１＿ｎという複数のフリップフロップで構成される。また、第１のクロック信号、第２のクロック信号、スタートパルス信号、リセット信号が入力されて動作する。
図２１のシフトレジスタの接続関係について説明する。図２１のシフトレジスタは、ｉ段目のフリップフロップ５７０１＿ｉ（フリップフロップ５７０１＿１〜５７０１＿ｎのうちいずれか一）は、図２２に示した第１の配線５５０１が第７の配線５７１７＿ｉ−１に接続され、図２２に示した第２の配線５５０２が第７の配線５７１７＿ｉ＋１に接続され、図２２に示した第３の配線５５０３が第７の配線５７１７＿ｉに接続され、図２２に示した第６の配線５５０６が第５の配線５７１５に接続される。
また、図２２に示した第４の配線５５０４が奇数段目のフリップフロップでは第２の配線５７１２に接続され、偶数段目のフリップフロップでは第３の配線５７１３に接続され、図２２に示した第５の配線５５０５が第４の配線５７１４に接続される。
ただし、１段目のフリップフロップ５７０１＿１の図２２に示す第１の配線５５０１は第１の配線５７１１に接続され、ｎ段目のフリップフロップ５７０１＿ｎの図２２に示す第２の配線５５０２は第６の配線５７１６に接続される。
なお、第１の配線５７１１、第２の配線５７１２、第３の配線５７１３、第６の配線５７１６を、それぞれ第１の信号線、第２の信号線、第３の信号線、第４の信号線と呼んでもよい。さらに、第４の配線５７１４、第５の配線５７１５を、それぞれ第１の電源線、第２の電源線と呼んでもよい。
次に、図２１に示すフリップフロップの詳細について、図２２に示す。図２２に示すフリップフロップは、第１の薄膜トランジスタ５５７１、第２の薄膜トランジスタ５５７２、第３の薄膜トランジスタ５５７３、第４の薄膜トランジスタ５５７４、第５の薄膜トランジスタ５５７５、第６の薄膜トランジスタ５５７６、第７の薄膜トランジスタ５５７７及び第８の薄膜トランジスタ５５７８を有する。なお、第１の薄膜トランジスタ５５７１、第２の薄膜トランジスタ５５７２、第３の薄膜トランジスタ５５７３、第４の薄膜トランジスタ５５７４、第５の薄膜トランジスタ５５７５、第６の薄膜トランジスタ５５７６、第７の薄膜トランジスタ５５７７及び第８の薄膜トランジスタ５５７８は、ｎチャネル型トランジスタであり、ゲート・ソース間電圧（Ｖｇｓ）がしきい値電圧（Ｖｔｈ）を上回ったとき導通状態になるものとする。
図２２において、第３の薄膜トランジスタ５５７３のゲート電極は、電源線と電気的に接続されている。また、第３の薄膜トランジスタ５５７３と第４の薄膜トランジスタ５５７４の接続させた回路（図２２中鎖線で囲んだ回路）は、図１４（Ａ）に示す構成に相当すると言える。ここでは全ての薄膜トランジスタは、エンハンスメント型のｎチャネル型トランジスタとする例を示すが、特に限定されず、例えば、第３の薄膜トランジスタ５５７３は、デプレッション型のｎチャネル型トランジスタを用いても駆動回路を駆動させることもできる。
次に、図２１に示すフリップフロップの接続構成について、以下に示す。
第１の薄膜トランジスタ５５７１の第１の電極（ソース電極またはドレイン電極の一方）が第４の配線５５０４に接続され、第１の薄膜トランジスタ５５７１の第２の電極（ソース電極またはドレイン電極の他方）が第３の配線５５０３に接続される。
第２の薄膜トランジスタ５５７２の第１の電極が第６の配線５５０６に接続され、第２の薄膜トランジスタ５５７２の第２の電極が第３の配線５５０３に接続される。
第３の薄膜トランジスタ５５７３の第１の電極が第５の配線５５０５に接続され、第３の薄膜トランジスタ５５７３の第２の電極が第２の薄膜トランジスタ５５７２のゲート電極に接続され、第３の薄膜トランジスタ５５７３のゲート電極が第５の配線５５０５に接続される。
第４の薄膜トランジスタ５５７４の第１の電極が第６の配線５５０６に接続され、第４の薄膜トランジスタ５５７４の第２の電極が第２の薄膜トランジスタ５５７２のゲート電極に接続され、第４の薄膜トランジスタ５５７４のゲート電極が第１の薄膜トランジスタ５５７１のゲート電極に接続される。
第５の薄膜トランジスタ５５７５の第１の電極が第５の配線５５０５に接続され、第５の薄膜トランジスタ５５７５の第２の電極が第１の薄膜トランジスタ５５７１のゲート電極に接続され、第５の薄膜トランジスタ５５７５のゲート電極が第１の配線５５０１に接続される。
第６の薄膜トランジスタ５５７６の第１の電極が第６の配線５５０６に接続され、第６の薄膜トランジスタ５５７６の第２の電極が第１の薄膜トランジスタ５５７１のゲート電極に接続され、第６の薄膜トランジスタ５５７６のゲート電極が第２の薄膜トランジスタ５５７２のゲート電極に接続される。
第７の薄膜トランジスタ５５７７の第１の電極が第６の配線５５０６に接続され、第７の薄膜トランジスタ５５７７の第２の電極が第１の薄膜トランジスタ５５７１のゲート電極に接続され、第７の薄膜トランジスタ５５７７のゲート電極が第２の配線５５０２に接続される。第８の薄膜トランジスタ５５７８の第１の電極が第６の配線５５０６に接続され、第８の薄膜トランジスタ５５７８の第２の電極が第２の薄膜トランジスタ５５７２のゲート電極に接続され、第８の薄膜トランジスタ５５７８のゲート電極が第１の配線５５０１に接続される。
なお、第１の薄膜トランジスタ５５７１のゲート電極、第４の薄膜トランジスタ５５７４のゲート電極、第５の薄膜トランジスタ５５７５の第２の電極、第６の薄膜トランジスタ５５７６の第２の電極及び第７の薄膜トランジスタ５５７７の第２の電極の接続箇所をノード５５４３とする。さらに、第２の薄膜トランジスタ５５７２のゲート電極、第３の薄膜トランジスタ５５７３の第２の電極、第４の薄膜トランジスタ５５７４の第２の電極、第６の薄膜トランジスタ５５７６のゲート電極及び第８の薄膜トランジスタ５５７８の第２の電極の接続箇所をノード５５４４とする。
なお、第１の配線５５０１、第２の配線５５０２、第３の配線５５０３及び第４の配線５５０４を、それぞれ第１の信号線、第２の信号線、第３の信号線、第４の信号線と呼んでもよい。さらに、第５の配線５５０５を第１の電源線、第６の配線５５０６を第２の電源線と呼んでもよい。
また、走査線駆動回路のトランジスタのチャネル幅を大きくすることや、複数の走査線駆動回路を配置することなどによって、さらに高いフレーム周波数を実現することができる。複数の走査線駆動回路を配置する場合は、偶数行の走査線を駆動する為の走査線駆動回路を片側に配置し、奇数行の走査線を駆動するための走査線駆動回路をその反対側に配置することにより、フレーム周波数を高くすることを実現することができる。また、複数の走査線駆動回路により、同じ走査線に信号を出力すると、表示装置の大型化に有利である。
また、半導体装置の一例であるアクティブマトリクス型発光表示装置を作製する場合、少なくとも一つの画素に複数の薄膜トランジスタを配置するため、走査線駆動回路を複数配置することが好ましい。アクティブマトリクス型発光表示装置のブロック図の一例を図１７（Ｂ）に示す。
図１７（Ｂ）に示す発光表示装置は、基板５４００上に表示素子を備えた画素を複数有する画素部５４０１と、各画素を選択する第１の走査線駆動回路５４０２及び第２の走査線駆動回路５４０４と、選択された画素へのビデオ信号の入力を制御する信号線駆動回路５４０３とを有する。
図１７（Ｂ）に示す発光表示装置の画素に入力されるビデオ信号をデジタル形式とする場合、画素はトランジスタのオンとオフの切り替えによって、発光もしくは非発光の状態となる。よって、面積階調法または時間階調法を用いて階調の表示を行うことができる。面積階調法は、１画素を複数の副画素に分割し、各副画素を独立にビデオ信号に基づいて駆動させることによって、階調表示を行う駆動法である。また時間階調法は、画素が発光する期間を制御することによって、階調表示を行う駆動法である。
発光素子は、液晶素子などに比べて応答速度が高いので、液晶素子よりも時間階調法に適している。具体的に時間階調法で表示を行なう場合、１フレーム期間を複数のサブフレーム期間に分割する。そしてビデオ信号に従い、各サブフレーム期間において画素の発光素子を発光または非発光の状態にする。複数のサブフレーム期間に分割することによって、１フレーム期間中に画素が実際に発光する期間のトータルの長さを、ビデオ信号により制御することができ、階調を表示することができる。
なお、図１７（Ｂ）に示す発光表示装置では、一つの画素に２つのスイッチング用ＴＦＴを配置する場合、一方のスイッチング用ＴＦＴのゲート配線である第１の走査線に入力される信号を第１走査線駆動回路５４０２で生成し、他方のスイッチング用ＴＦＴのゲート配線である第２の走査線に入力される信号を第２の走査線駆動回路５４０４で生成している例を示しているが、第１の走査線に入力される信号と、第２の走査線に入力される信号とを、共に１つの走査線駆動回路で生成するようにしても良い。また、例えば、１つの画素が有するスイッチング用ＴＦＴの数によって、スイッチング素子の動作を制御するのに用いられる走査線が、各画素に複数設けられることもあり得る。この場合、複数の走査線に入力される信号を、全て１つの走査線駆動回路で生成しても良いし、複数の各走査線駆動回路で生成しても良い。
また、発光表示装置においても、駆動回路のうち、ｎチャネル型ＴＦＴで構成することができる駆動回路の一部を画素部の薄膜トランジスタと同一基板上に形成することができる。
また、上述した駆動回路は、液晶表示装置や発光表示装置に限らず、スイッチング素子と電気的に接続する素子を利用して電子インクを駆動させる電子ペーパーに用いてもよい。電子ペーパーは、電気泳動表示装置（電気泳動ディスプレイ）も呼ばれており、紙と同じ読みやすさ、他の表示装置に比べ低消費電力、薄くて軽い形状とすることが可能という利点を有している。
電気泳動ディスプレイは、様々な形態が考えられ得るが、プラスの電荷を有する第１の粒子と、マイナスの電荷を有する第２の粒子とを含むマイクロカプセルが溶媒または溶質に複数分散されたものであり、マイクロカプセルに電界を印加することによって、マイクロカプセル中の粒子を互いに反対方向に移動させて一方側に集合した粒子の色のみを表示するものである。なお、第１の粒子または第２の粒子は染料を含み、電界がない場合において移動しないものである。また、第１の粒子の色と第２の粒子の色は異なるもの（無色を含む）とする。
このように、電気泳動ディスプレイは、誘電定数の高い物質が高い電界領域に移動する、いわゆる誘電泳動的効果を利用したディスプレイである。電気泳動ディスプレイは、液晶表示装置には必要な偏光板、対向基板も電気泳動表示装置には必要なく、厚さや重さが半減する。
上記マイクロカプセルを溶媒中に分散させたものが電子インクと呼ばれるものであり、この電子インクはガラス、プラスチック、布、紙などの表面に印刷することができる。また、カラーフィルタや色素を有する粒子を用いることによってカラー表示も可能である。
また、アクティブマトリクス基板上に適宜、二つの電極の間に挟まれるように上記マイクロカプセルを複数配置すればアクティブマトリクス型の表示装置が完成し、マイクロカプセルに電界を印加すれば表示を行うことができる。例えば、実施の形態２の薄膜トランジスタ（ＳｉＯｘを含む酸化物半導体層をチャネル形成領域に用い、ソース領域またはドレイン領域として窒素を添加した酸化物半導体を用いる）によって得られるアクティブマトリクス基板を用いることができる。
なお、マイクロカプセル中の第１の粒子および第２の粒子は、導電体材料、絶縁体材料、半導体材料、磁性材料、液晶材料、強誘電性材料、エレクトロルミネセント材料、エレクトロクロミック材料、磁気泳動材料から選ばれた一種の材料、またはこれらの複合材料を用いればよい。
以上の工程により、半導体装置として信頼性の高い表示装置を作製することができる。
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能である。
（実施の形態１５）
本実施の形態では、半導体装置として発光表示装置の一例を示す。表示装置の有する表示素子としては、ここではエレクトロルミネッセンスを利用する発光素子を用いて示す。エレクトロルミネッセンスを利用する発光素子は、発光材料が有機化合物であるか、無機化合物であるかによって区別され、前者は有機ＥＬ素子、後者は無機ＥＬ素子と呼ばれている。
有機ＥＬ素子は、発光素子に電圧を印加することにより、一対の電極から電子および正孔がそれぞれ発光性の有機化合物を含む層に注入され、電流が流れる。そして、それらキャリア（電子および正孔）が再結合することにより、発光性の有機化合物が励起状態を形成し、その励起状態が基底状態に戻る際に発光する。このようなメカニズムから、このような発光素子は、電流励起型の発光素子と呼ばれる。
無機ＥＬ素子は、その素子構成により、分散型無機ＥＬ素子と薄膜型無機ＥＬ素子とに分類される。分散型無機ＥＬ素子は、発光材料の粒子をバインダ中に分散させた発光層を有するものであり、発光メカニズムはドナー準位とアクセプター準位を利用するドナー−アクセプター再結合型発光である。薄膜型無機ＥＬ素子は、発光層を誘電体層で挟み込み、さらにそれを電極で挟んだ構造であり、発光メカニズムは金属イオンの内殻電子遷移を利用する局在型発光である。なお、ここでは、発光素子として有機ＥＬ素子を用いて説明する。
図２３は、半導体装置の例としてデジタル時間階調駆動を適用可能な画素構成の一例を示す図である。
デジタル時間階調駆動を適用可能な画素の構成及び画素の動作について説明する。ここではＳｉＯｘを含む酸化物半導体層（代表的には、Ｚｎ−Ｏ系非単結晶膜）をチャネル形成領域に用い、ソース領域またはドレイン領域として窒素を添加したＺｎ−Ｏ系酸化物半導体を用いるｎチャネル型のトランジスタを１つの画素に２つ用いる例を示す。
画素６４００は、スイッチング用トランジスタ６４０１、駆動用トランジスタ６４０２、発光素子６４０４及び容量素子６４０３を有している。スイッチング用トランジスタ６４０１はゲートが走査線６４０６に接続され、第１電極（ソース電極及びドレイン電極の一方）が信号線６４０５に接続され、第２電極（ソース電極及びドレイン電極の他方）が駆動用トランジスタ６４０２のゲートに接続されている。駆動用トランジスタ６４０２は、ゲートが容量素子６４０３を介して電源線６４０７に接続され、第１電極が電源線６４０７に接続され、第２電極が発光素子６４０４の第１電極（画素電極）に接続されている。発光素子６４０４の第２電極は共通電極６４０８に相当する。共通電極６４０８は、同一基板上に形成される共通電位線と電気的に接続され、その接続部分を共通接続部とすればよい。
なお、発光素子６４０４の第２電極（共通電極６４０８）には低電源電位が設定されている。なお、低電源電位とは、電源線６４０７に設定される高電源電位を基準にして低電源電位＜高電源電位を満たす電位であり、低電源電位としては例えばＧＮＤ、０Ｖなどが設定されていても良い。この高電源電位と低電源電位との電位差を発光素子６４０４に印加して、発光素子６４０４に電流を流して発光素子６４０４を発光させるため、高電源電位と低電源電位との電位差が発光素子６４０４の順方向しきい値電圧以上となるようにそれぞれの電位を設定する。
なお、容量素子６４０３は駆動用トランジスタ６４０２のゲート容量を代用して省略することも可能である。駆動用トランジスタ６４０２のゲート容量については、チャネル領域とゲート電極との間で容量が形成されていてもよい。
ここで、電圧入力電圧駆動方式の場合には、駆動用トランジスタ６４０２のゲートには、駆動用トランジスタ６４０２が十分にオンするか、オフするかの二つの状態となるようなビデオ信号を入力する。つまり、駆動用トランジスタ６４０２は線形領域で動作させる。駆動用トランジスタ６４０２は線形領域で動作させるため、電源線６４０７の電圧よりも高い電圧を駆動用トランジスタ６４０２のゲートにかける。なお、信号線６４０５には、（電源線電圧＋駆動用トランジスタ６４０２のＶｔｈ）以上の電圧をかける。
また、デジタル時間階調駆動に代えて、アナログ階調駆動を行う場合、信号の入力を異ならせることで、図２３と同じ画素構成を用いることができる。
アナログ階調駆動を行う場合、駆動用トランジスタ６４０２のゲートに発光素子６４０４の順方向電圧＋駆動用トランジスタ６４０２のＶｔｈ以上の電圧をかける。発光素子６４０４の順方向電圧とは、所望の輝度とする場合の電圧を指しており、少なくとも順方向しきい値電圧を含む。なお、駆動用トランジスタ６４０２が飽和領域で動作するようなビデオ信号を入力することで、発光素子６４０４に電流を流すことができる。駆動用トランジスタ６４０２を飽和領域で動作させるため、電源線６４０７の電位は、駆動用トランジスタ６４０２のゲート電位よりも高くする。ビデオ信号をアナログとすることで、発光素子６４０４にビデオ信号に応じた電流を流し、アナログ階調駆動を行うことができる。
なお、図２３に示す画素構成は、これに限定されない。例えば、図２３に示す画素に新たにスイッチ、抵抗素子、容量素子、トランジスタ又は論理回路などを追加してもよい。
次に、発光素子の構成について、図２４を用いて説明する。ここでは、駆動用ＴＦＴがｎ型の場合を例に挙げて、画素の断面構造について説明する。図２４（Ａ）（Ｂ）（Ｃ）の半導体装置に用いられる駆動用ＴＦＴであるＴＦＴ７００１、７０１１、７０２１は、実施の形態２で示す薄膜トランジスタ１７０と同様に作製でき、ＳｉＯｘを含む酸化物半導体層をチャネル形成領域に用い、ソース領域またはドレイン領域として窒素を添加した酸化物半導体を用いた薄膜トランジスタである。
発光素子は発光を取り出すために少なくとも陽極又は陰極の一方が透明であればよい。そして、基板上に薄膜トランジスタ及び発光素子を形成し、基板とは逆側の面から発光を取り出す上面射出や、基板側の面から発光を取り出す下面射出や、基板側及び基板とは反対側の面から発光を取り出す両面射出構造の発光素子があり、画素構成はどの射出構造の発光素子にも適用することができる。
上面射出構造の発光素子について図２４（Ａ）を用いて説明する。
図２４（Ａ）に、駆動用ＴＦＴであるＴＦＴ７００１がｎ型で、発光素子７００２から発せられる光が陽極７００５側に抜ける場合の、画素の断面図を示す。ＴＦＴ７００１は、半導体層として、酸化シリコンを添加したＺｎ−Ｏ系酸化物半導体を用い、ソース領域またはドレイン領域として窒素を添加したＺｎ−Ｏ系酸化物半導体を用いる。図２４（Ａ）では、発光素子７００２の陰極７００３と駆動用ＴＦＴであるＴＦＴ７００１が電気的に接続されており、陰極７００３上に発光層７００４、陽極７００５が順に積層されている。陰極７００３は仕事関数が小さく、なおかつ光を反射する導電膜であれば様々の材料を用いることができる。例えば、Ｃａ、Ａｌ、ＭｇＡｇ、ＡｌＬｉ等が望ましい。そして発光層７００４は、単数の層で構成されていても、複数の層が積層されるように構成されていてもどちらでも良い。複数の層で構成されている場合、陰極７００３上に電子注入層、電子輸送層、発光層、ホール輸送層、ホール注入層の順に積層する。なおこれらの層を全て設ける必要はない。陽極７００５は光を透過する透光性を有する導電性材料を用いて形成し、例えば酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム錫酸化物（以下、ＩＴＯと示す。）、インジウム亜鉛酸化物、酸化ケイ素を添加したインジウム錫酸化物などの透光性を有する導電膜を用いても良い。
陰極７００３及び陽極７００５で発光層７００４を挟んでいる領域が発光素子７００２に相当する。図２４（Ａ）に示した画素の場合、発光素子７００２から発せられる光は、矢印で示すように陽極７００５側に射出する。
次に、下面射出構造の発光素子について図２４（Ｂ）を用いて説明する。駆動用のＴＦＴ７０１１がｎ型で、発光素子７０１２から発せられる光が陰極７０１３側に射出する場合の、画素の断面図を示す。ＴＦＴ７０１１は、半導体層として、酸化シリコンを添加したＩｎ−Ｚｎ−Ｏ系酸化物半導体を用い、ソース領域またはドレイン領域として窒素を添加したＩｎ−Ｚｎ−Ｏ系酸化物半導体を用いる。図２４（Ｂ）では、発光素子７０１２の陰極７０１３と駆動用ＴＦＴであるＴＦＴ７０１１とが電気的に接続されており、陰極７０１３上に発光層７０１４、陽極７０１５が順に積層されている。なお、陽極７０１５が透光性を有する場合、陽極上を覆うように、光を反射または遮蔽するための遮蔽膜７０１６が成膜されていてもよい。陰極７０１３は、図２４（Ａ）の場合と同様に、仕事関数が小さい導電性材料であれば様々な材料を用いることができる。ただしその膜厚は、光を透過する程度（好ましくは、５ｎｍ〜３０ｎｍ程度）とする。例えば２０ｎｍの膜厚を有するアルミニウム膜を、陰極７０１３として用いることができる。そして発光層７０１４は、図２４（Ａ）と同様に、単数の層で構成されていても、複数の層が積層されるように構成されていてもどちらでも良い。陽極７０１５は光を透過する必要はないが、図２４（Ａ）と同様に、透光性を有する導電性材料を用いて形成することができる。そして遮蔽膜７０１６は、例えば光を反射する金属等を用いることができるが、金属膜に限定されない。例えば黒の顔料を添加した樹脂等を用いることもできる。
陰極７０１３及び陽極７０１５で、発光層７０１４を挟んでいる領域が発光素子７０１２に相当する。図２４（Ｂ）に示した画素の場合、発光素子７０１２から発せられる光は、矢印で示すように陰極７０１３側に射出する。
次に、両面射出構造の発光素子について、図２４（Ｃ）を用いて説明する。図２４（Ｃ）では、駆動用のＴＦＴ７０２１と電気的に接続された透光性を有する導電膜７０２７上に、発光素子７０２２の陰極７０２３が成膜されており、陰極７０２３上に発光層７０２４、陽極７０２５が順に積層されている。ＴＦＴ７０２１は、半導体層として、酸化シリコンを添加したＺｎ−Ｏ系酸化物半導体を用い、ソース領域またはドレイン領域として窒素を添加したＺｎ−Ｏ系酸化物半導体を用いる。陰極７０２３は、図２４（Ａ）の場合と同様に、仕事関数が小さい導電性材料であれば様々な材料を用いることができる。ただしその膜厚は、光を透過する程度とする。例えば２０ｎｍの膜厚を有するＡｌを、陰極７０２３として用いることができる。そして発光層７０２４は、図２４（Ａ）と同様に、単数の層で構成されていても、複数の層が積層されるように構成されていてもどちらでも良い。陽極７０２５は、図２４（Ａ）と同様に、光を透過する透光性を有する導電性材料を用いて形成することができる。
陰極７０２３と、発光層７０２４と、陽極７０２５とが重なっている部分が発光素子７０２２に相当する。図２４（Ｃ）に示した画素の場合、発光素子７０２２から発せられる光は、矢印で示すように陽極７０２５側と陰極７０２３側の両方に射出する。
なお、ここでは、発光素子として有機ＥＬ素子について述べたが、発光素子として無機ＥＬ素子を設けることも可能である。
なお本実施の形態では、発光素子の駆動を制御する薄膜トランジスタ（駆動用ＴＦＴ）と発光素子が電気的に接続されている例を示したが、駆動用ＴＦＴと発光素子との間に電流制御用ＴＦＴが接続されている構成であってもよい。
次に、半導体装置の一形態に相当する発光表示パネル（発光パネルともいう）の外観及び断面について、図２５を用いて説明する。図２５（Ａ）は、第１の基板上に形成された薄膜トランジスタ及び発光素子を、第２の基板との間にシール材によって封止した、パネルの上面図であり、図２５（Ｂ）は、図２５（Ａ）のＨ−Ｉにおける断面図に相当する。
第１の基板４５０１上に設けられた画素部４５０２、信号線駆動回路４５０３ａ、４５０３ｂ、及び走査線駆動回路４５０４ａ、４５０４ｂを囲むようにして、シール材４５０５が設けられている。また画素部４５０２、信号線駆動回路４５０３ａ、４５０３ｂ、及び走査線駆動回路４５０４ａ、４５０４ｂの上に第２の基板４５０６が設けられている。よって画素部４５０２、信号線駆動回路４５０３ａ、４５０３ｂ、及び走査線駆動回路４５０４ａ、４５０４ｂは、第１の基板４５０１とシール材４５０５と第２の基板４５０６とによって、充填材４５０７と共に密封されている。このように外気に曝されないように気密性が高く、脱ガスの少ない保護フィルム（貼り合わせフィルム、紫外線硬化樹脂フィルム等）やカバー材でパッケージング（封入）することが好ましい。
また、第１の基板４５０１上に設けられた画素部４５０２、信号線駆動回路４５０３ａ、４５０３ｂ、及び走査線駆動回路４５０４ａ、４５０４ｂは、薄膜トランジスタを複数有しており、図２５（Ｂ）では、画素部４５０２に含まれる薄膜トランジスタ４５１０と、信号線駆動回路４５０３ａに含まれる薄膜トランジスタ４５０９とを例示している。
薄膜トランジスタ４５０９、４５１０は、酸化シリコンを添加したＺｎ−Ｏ系酸化物半導体を用い、ソース領域またはドレイン領域として窒素を添加したＺｎ−Ｏ系酸化物半導体を用いる。本実施の形態において、薄膜トランジスタ４５０９、４５１０はｎチャネル型薄膜トランジスタである。
また、４５１１は発光素子に相当し、発光素子４５１１が有する画素電極である第１の電極層４５１７は、薄膜トランジスタ４５１０のソース電極層またはドレイン電極層と電気的に接続されている。なお発光素子４５１１の構成は、第１の電極層４５１７、電界発光層４５１２、第２の電極層４５１３の積層構造であるが、本実施の形態に示した構成に限定されない。発光素子４５１１から取り出す光の方向などに合わせて、発光素子４５１１の構成は適宜変えることができる。
隔壁４５２０は、有機樹脂膜、無機絶縁膜または有機ポリシロキサンを用いて形成する。特に感光性の材料を用い、第１の電極層４５１７上に開口部を形成し、その開口部の側壁が連続した曲率を持って形成される傾斜面となるように形成することが好ましい。
電界発光層４５１２は、単数の層で構成されていても、複数の層が積層されるように構成されていてもどちらでも良い。
発光素子４５１１に酸素、水素、水分、二酸化炭素等が侵入しないように、第２の電極層４５１３及び隔壁４５２０上に保護膜を形成してもよい。保護膜としては、窒化シリコン膜、窒化酸化シリコン膜、ＤＬＣ膜等を形成することができる。
また、信号線駆動回路４５０３ａ、４５０３ｂ、走査線駆動回路４５０４ａ、４５０４ｂ、または画素部４５０２に与えられる各種信号及び電位は、ＦＰＣ４５１８ａ、４５１８ｂから供給されている。
本実施の形態では、接続端子電極４５１５が、発光素子４５１１が有する第１の電極層４５１７と同じ導電膜から形成され、端子電極４５１６は、薄膜トランジスタ４５０９、４５１０が有するソース電極層及びドレイン電極層と同じ導電膜から形成されている。
接続端子電極４５１５は、ＦＰＣ４５１８ａが有する端子と、異方性導電膜４５１９を介して電気的に接続されている。
発光素子４５１１からの光の取り出し方向に位置する第２の基板は透光性でなければならない。その場合には、ガラス板、プラスチック板、ポリエステルフィルムまたはアクリルフィルムのような透光性を有する材料を用いる。
また、充填材４５０７としては窒素やアルゴンなどの不活性な気体の他に、紫外線硬化樹脂または熱硬化樹脂を用いることができ、ＰＶＣ（ポリビニルクロライド）、アクリル、ポリイミド、エポキシ樹脂、シリコーン樹脂、ＰＶＢ（ポリビニルブチラル）またはＥＶＡ（エチレンビニルアセテート）を用いることができる。本実施の形態は充填材として窒素を用いた。
また、必要であれば、発光素子の射出面に偏光板、又は円偏光板（楕円偏光板を含む）、位相差板（λ／４板、λ／２板）、カラーフィルタなどの光学フィルムを適宜設けてもよい。また、偏光板又は円偏光板に反射防止膜を設けてもよい。例えば、表面の凹凸により反射光を拡散し、映り込みを低減できるアンチグレア処理を施すことができる。
信号線駆動回路４５０３ａ、４５０３ｂ、及び走査線駆動回路４５０４ａ、４５０４ｂは、別途用意された基板上に単結晶半導体膜又は多結晶半導体膜によって形成された駆動回路で実装されていてもよい。また、信号線駆動回路のみ、或いは一部、又は走査線駆動回路のみ、或いは一部のみを別途形成して実装しても良く、本実施の形態は図２５の構成に限定されない。
以上の工程により、半導体装置として信頼性の高い発光表示装置（表示パネル）を作製することができる。
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能である。
（実施の形態１６）
酸化シリコン（ＳｉＯｘ）を含む酸化物半導体層をチャネル形成領域に用い、ソース領域またはドレイン領域として窒素を添加した酸化物半導体を用いた薄膜トランジスタを作製し、該薄膜トランジスタを駆動回路、さらには画素部に用いて表示機能を有する液晶表示装置を作製することができる。また、薄膜トランジスタを用いた駆動回路の一部または全体を、画素部と同じ基板上に一体形成し、システムオンパネルを形成することができる。
液晶表示装置は表示素子として液晶素子（液晶表示素子ともいう）を含む。
また、液晶表示装置は、表示素子が封止された状態にあるパネルと、該パネルにコントローラを含むＩＣ等を実装した状態にあるモジュールとを含む。さらに、該液晶表示装置を作製する過程における、表示素子が完成する前の一形態に相当する素子基板に関し、該素子基板は、電流を表示素子に供給するための手段を複数の各画素に備える。素子基板は、具体的には、表示素子の画素電極のみが形成された状態であっても良いし、画素電極となる導電膜を成膜した後であって、エッチングして画素電極を形成する前の状態であっても良いし、あらゆる形態があてはまる。
なお、本明細書中における液晶表示装置とは、画像表示デバイス、表示デバイス、もしくは光源（照明装置含む）を指す。また、コネクター、例えばＦＰＣ（Ｆｌｅｘｉｂｌｅ ｐｒｉｎｔｅｄ ｃｉｒｃｕｉｔ）もしくはＴＡＢ（Ｔａｐｅ Ａｕｔｏｍａｔｅｄ Ｂｏｎｄｉｎｇ）テープもしくはＴＣＰ（Ｔａｐｅ Ｃａｒｒｉｅｒ Ｐａｃｋａｇｅ）が取り付けられたモジュール、ＴＡＢテープやＴＣＰの先にプリント配線板が設けられたモジュール、または表示素子にＣＯＧ（Ｃｈｉｐ Ｏｎ Ｇｌａｓｓ）方式によりＩＣ（集積回路）が直接実装されたモジュールも全て液晶表示装置に含むものとする。
液晶表示装置の一形態に相当する液晶表示パネルの外観及び断面について、図２６を用いて説明する。図２６（Ａ１）（Ａ２）は、液晶素子４０１３を第１の基板４００１第２の基板４００６との間にシール材４００５によって封止した、パネルの上面図であり、図２６（Ｂ）は、図２６（Ａ１）（Ａ２）のＭ−Ｎにおける断面図に相当する。
第１の基板４００１上に設けられた画素部４００２と、走査線駆動回路４００４とを囲むようにして、シール材４００５が設けられている。また画素部４００２と、走査線駆動回路４００４の上に第２の基板４００６が設けられている。よって画素部４００２と、走査線駆動回路４００４とは、第１の基板４００１とシール材４００５と第２の基板４００６とによって、液晶層４００８と共に封止されている。本実施の形態において液晶層４００８は、特に限定されないが、ブルー相を示す液晶材料を用いる。ブルー相を示す液晶材料は、電圧無印加状態から電圧印加状態においては、応答速度が１ｍｓｅｃ以下と短く、高速応答が可能である。ブルー相を示す液晶材料として液晶及びカイラル剤を含む。カイラル剤は、液晶を螺旋構造に配向させ、ブルー相を発現させるために用いる。例えば、５重量％以上のカイラル剤を混合させた液晶材料を液晶層に用いればよい。液晶は、サーモトロピック液晶、低分子液晶、高分子液晶、強誘電性液晶、反強誘電性液晶等を用いる。
また、図２６（Ａ１）は第１の基板４００１上のシール材４００５によって囲まれている領域とは異なる領域に、別途用意された基板上に単結晶半導体膜又は多結晶半導体膜で形成された信号線駆動回路４００３が実装されている。なお、図２６（Ａ２）は信号線駆動回路の一部を第１の基板４００１上に形成する例であり、第１の基板４００１上に信号線駆動回路４００３ｂが形成され、かつ別途用意された基板上に単結晶半導体膜又は多結晶半導体膜で形成された信号線駆動回路４００３ａが実装されている。
なお、別途形成した駆動回路の接続方法は、特に限定されるものではなく、ＣＯＧ方法、ワイヤボンディング方法、或いはＴＡＢ方法などを用いることができる。図２６（Ａ１）は、ＣＯＧ方法により信号線駆動回路４００３を実装する例であり、図２６（Ａ２）は、ＴＡＢ方法により信号線駆動回路４００３を実装する例である。
また第１の基板４００１上に設けられた画素部４００２と、走査線駆動回路４００４は、薄膜トランジスタを複数有しており、図２６（Ｂ）では、画素部４００２に含まれる薄膜トランジスタ４０１０と、走査線駆動回路４００４に含まれる薄膜トランジスタ４０１１とを例示している。薄膜トランジスタ４０１０、４０１１上には絶縁層４０２０、４０２１が設けられている。薄膜トランジスタ４０１０、４０１１は、酸化シリコン（ＳｉＯｘ）を含む酸化物半導体層をチャネル形成領域に用い、ソース領域またはドレイン領域として窒素を添加した酸化物半導体を用いた薄膜トランジスタを適用することができる。本実施の形態において、薄膜トランジスタ４０１０、４０１１はｎチャネル型薄膜トランジスタである。
また、第１の基板４００１上に画素電極層４０３０及び共通電極層４０３１が設けられ、画素電極層４０３０は、薄膜トランジスタ４０１０と電気的に接続されている。液晶素子４０１３は、画素電極層４０３０、共通電極層４０３１、及び液晶層４００８を含む。本実施の形態では、基板に概略平行（すなわち水平な方向）な電界を生じさせて、基板と平行な面内で液晶分子を動かして、階調を制御する方式、を用いる。このような方式として、ＩＰＳ（Ｉｎ Ｐｌａｎｅ Ｓｗｉｔｃｈｉｎｇ）モードで用いる電極構成や、ＦＦＳ（Ｆｒｉｎｇｅ Ｆｉｅｌｄ Ｓｗｉｔｃｈｉｎｇ）モードで用いる電極構成が適用できる。なお、第１の基板４００１、第２の基板４００６の外側にはそれぞれ偏光板４０３２、４０３３が設けられている。
なお、第１の基板４００１、第２の基板４００６としては、透光性を有するガラス、プラスチックなどを用いることができる。プラスチックとしては、ＦＲＰ（Ｆｉｂｅｒｇｌａｓｓ−Ｒｅｉｎｆｏｒｃｅｄ Ｐｌａｓｔｉｃｓ）板、ＰＶＦ（ポリビニルフルオライド）フィルム、ポリエステルフィルムまたはアクリル樹脂フィルムを用いることができる。また、アルミニウムホイルをＰＶＦフィルムやポリエステルフィルムで挟んだ構造のシートを用いることもできる。
また４０３５は絶縁膜を選択的にエッチングすることで得られる柱状のスペーサであり、液晶層４００８の膜厚（セルギャップ）を制御するために設けられている。なお球状のスペーサを用いていても良い。
また、図２６の液晶表示装置では、基板の外側（視認側）に偏光板を設けける例を示すが、偏光板は基板の内側に設けてもよい。偏光板の材料や作製工程条件によって適宜設定すればよい。また、ブラックマトリクスとして機能する遮光層を設けてもよい。
層間膜である絶縁層４０２１は、透光性樹脂層である。また、層間膜である絶縁層４０２１の一部を遮光層としてもよい。遮光層は、薄膜トランジスタ４０１０、４０１１を覆うように設けることが好ましい。図２６においては、薄膜トランジスタ４０１０、４０１１上方を覆うように遮光層４０３４が第２の基板４００６側に設けられている。遮光層４０１２、及び遮光層４０３４を設けることにより、さらにコントラスト向上や薄膜トランジスタの安定化の効果を高めることができる。
遮光層４０３４を設けると、薄膜トランジスタの半導体層へ入射する光の強度を減衰させることができ、酸化物半導体の光感度による薄膜トランジスタの電気特性の変動を防止し安定化する効果を得られる。
薄膜トランジスタの保護膜として機能する絶縁層４０２０で覆う構成としてもよいが、特に限定されない。
なお、保護膜は、大気中に浮遊する有機物や金属物、水蒸気などの汚染不純物の侵入を防ぐためのものであり、緻密な膜が好ましい。保護膜は、スパッタ法を用いて、酸化シリコン膜、窒化シリコン膜、酸化窒化シリコン膜、窒化酸化シリコン膜、酸化アルミニウム膜、窒化アルミニウム膜、酸化窒化アルミニウム膜、又は窒化酸化アルミニウム膜の単層、又は積層で形成すればよい。
また、平坦化絶縁膜として透光性の絶縁層をさらに形成する場合、ポリイミド、アクリル、ベンゾシクロブテン、ポリアミド、エポキシ等の、耐熱性を有する有機材料を用いることができる。また上記有機材料の他に、低誘電率材料（ｌｏｗ−ｋ材料）、シロキサン系樹脂、ＰＳＧ（リンガラス）、ＢＰＳＧ（リンボロンガラス）等を用いることができる。なお、これらの材料で形成される絶縁膜を複数積層させることで、絶縁層を形成してもよい。
積層する絶縁層の形成法は、特に限定されず、その材料に応じて、スパッタ法、ＳＯＧ法、スピンコート、ディップ、スプレー塗布、液滴吐出法（インクジェット法、スクリーン印刷、オフセット印刷等）、ドクターナイフ、ロールコーター、カーテンコーター、ナイフコーター等を用いることができる。絶縁層を、材料液を用いて形成する場合、ベークする工程で同時に、半導体層のアニール（２００℃〜４００℃）を行ってもよい。絶縁層の焼成工程と半導体層のアニールを兼ねることで効率よく液晶表示装置を作製することが可能となる。
画素電極層４０３０、共通電極層４０３１は、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム錫酸化物（以下、ＩＴＯと示す。）、インジウム亜鉛酸化物、酸化ケイ素を添加したインジウム錫酸化物などの透光性を有する導電性材料を用いることができる。
また、画素電極層４０３０、共通電極層４０３１として、導電性高分子（導電性ポリマーともいう）を含む導電性組成物を用いて形成することができる。
また、別途形成された信号線駆動回路４００３と、走査線駆動回路４００４または画素部４００２に与えられる各種信号及び電位は、ＦＰＣ４０１８から供給されている。
また、薄膜トランジスタは静電気などにより破壊されやすいため、ゲート線またはソース線に対して、駆動回路保護用の保護回路を同一基板上に設けることが好ましい。保護回路は、酸化物半導体を用いた非線形素子を用いて構成することが好ましい。
図２６では、接続端子電極４０１５が、画素電極層４０３０と同じ導電膜から形成され、端子電極４０１６は、薄膜トランジスタ４０１０、４０１１のソース電極層及びドレイン電極層と同じ導電膜で形成されている。
接続端子電極４０１５は、ＦＰＣ４０１８が有する端子と、異方性導電膜４０１９を介して電気的に接続されている。
また、図２６においては、信号線駆動回路４００３を別途形成し、第１の基板４００１に実装している例を示しているが、この構成に限定されない。走査線駆動回路を別途形成して実装しても良いし、信号線駆動回路の一部または走査線駆動回路の一部のみを別途形成して実装しても良い。
図２７は液晶表示装置の断面構造の一例であり、素子基板２６００と対向基板２６０１がシール材２６０２により固着され、その間にＴＦＴ等を含む素子層２６０３、液晶層２６０４が設けられる。
カラー表示を行う場合、バックライト部に複数種の発光色を射出する発光ダイオードを配置する。ＲＧＢ方式の場合は、赤の発光ダイオード２９１０Ｒ、緑の発光ダイオード２９１０Ｇ、青の発光ダイオード２９１０Ｂを液晶表示装置の表示エリアを複数に分割した分割領域にそれぞれ配置する。
対向基板２６０１の外側には偏光板２６０６が設けられ、素子基板２６００の外側には偏光板２６０７、及び光学シート２６１３が配設されている。光源は赤の発光ダイオード２９１０Ｒ、緑の発光ダイオード２９１０Ｇ、青の発光ダイオード２９１０Ｂと反射板２６１１により構成され、回路基板２６１２に設けられたＬＥＤ制御回路２９１２は、フレキシブル配線基板２６０９により素子基板２６００の配線回路部２６０８と接続され、さらにコントロール回路や電源回路などの外部回路が組みこまれている。
本実施の形態は、このＬＥＤ制御回路２９１２によって個別にＬＥＤを発光させることによって、フィールドシーケンシャル方式の液晶表示装置とする例を示したが特に限定されず、バックライトの光源として冷陰極管または白色ＬＥＤを用い、カラーフィルタを設けてもよい。
また、本実施の形態では、ＩＰＳモードで用いる電極構成の例を示したが特に限定されず、ＴＮ（Ｔｗｉｓｔｅｄ Ｎｅｍａｔｉｃ）モード、ＭＶＡ（Ｍｕｌｔｉ−ｄｏｍａｉｎ Ｖｅｒｔｉｃａｌ Ａｌｉｇｎｍｅｎｔ）モード、ＰＶＡ（Ｐａｔｔｅｒｎｅｄ Ｖｅｒｔｉｃａｌ Ａｌｉｇｎｍｅｎｔ）モード、ＡＳＭ（Ａｘｉａｌｌｙ Ｓｙｍｍｅｔｒｉｃ ａｌｉｇｎｅｄ Ｍｉｃｒｏ−ｃｅｌｌ）モード、ＯＣＢ（Ｏｐｔｉｃａｌ Ｃｏｍｐｅｎｓａｔｅｄ Ｂｉｒｅｆｒｉｎｇｅｎｃｅ）モード、ＦＬＣ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ）モード、ＡＦＬＣ（ＡｎｔｉＦｅｒｒｏｅｌｅｃｔｒｉｃ Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ）モードなどを用いることができる。
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能である。
（実施の形態１７）
本実施の形態では、半導体装置として電子ペーパーの一例を示す。
図２８（Ａ）は、アクティブマトリクス型の電子ペーパーを示す断面図である。半導体装置に用いられる表示部に配置される薄膜トランジスタ５８１としては、実施の形態２で示す酸化シリコン（ＳｉＯｘ）を含む酸化物半導体層をチャネル形成領域に用い、ソース領域またはドレイン領域として窒素を添加した酸化物半導体を用いる薄膜トランジスタと同様に作製できる。
図２８（Ａ）の電子ペーパーは、ツイストボール表示方式を用いた表示装置の例である。ツイストボール表示方式とは、白と黒に塗り分けられた球形粒子を表示素子に用いる電極層である第１の電極層及び第２の電極層の間に配置し、第１の電極層及び第２の電極層に電位差を生じさせて球形粒子の向きを制御することにより、表示を行う方法である。
基板５８０と基板５９６との間に封止される薄膜トランジスタ５８１はボトムゲート構造の薄膜トランジスタであり、ソース電極層又はドレイン電極層によって第１の電極層５８７と、絶縁層５８５に形成する開口で接しており電気的に接続している。第１の電極層５８７と第２の電極層５８８との間には黒色領域５９０ａ及び白色領域５９０ｂを有し、周りに液体で満たされているキャビティ５９４を含む球形粒子５８９が設けられており、球形粒子５８９の周囲は樹脂等の充填材５９５で充填されている（図２８（Ａ）参照）。本実施の形態においては、第１の電極層５８７が画素電極に相当し、第２の電極層５８８が共通電極に相当する。第２の電極層５８８は、薄膜トランジスタ５８１と同一基板上に設けられる共通電位線と電気的に接続される。共通接続部において、一対の基板間に配置される導電性粒子を介して第２の電極層５８８と共通電位線とを電気的に接続することができる。
また、ツイストボールの代わりに、電気泳動素子を用いることも可能である。透明な液体と、正に帯電した白い微粒子と負に帯電した黒い微粒子とを封入した直径１０μｍ〜２００μｍ程度のマイクロカプセルを用いる。第１の電極層と第２の電極層との間に設けられるマイクロカプセルは、第１の電極層と第２の電極層によって、電場が与えられると、白い微粒子と、黒い微粒子が逆の方向に移動し、白または黒を表示することができる。この原理を応用した表示素子が電気泳動表示素子であり、電子ペーパーとよばれている。電気泳動表示素子は、液晶表示素子に比べて反射率が高いため、補助ライトは不要であり、また消費電力が小さく、薄暗い場所でも表示部を認識することが可能である。また、表示部に電源が供給されない場合であっても、一度表示した像を保持することが可能であるため、電波発信源から表示機能付き半導体装置（単に表示装置、又は表示装置を具備する半導体装置ともいう）を遠ざけた場合であっても、表示された像を保存しておくことが可能となる。
実施の形態２に示す工程により、酸化シリコンを含む酸化物半導体層をチャネル形成領域に用い、ソース領域またはドレイン領域として窒素を添加した酸化物半導体を用いる薄膜トランジスタを作製することで、半導体装置として製造コストが低減された電子ペーパーを作製することができる。電子ペーパーは、情報を表示するものであればあらゆる分野の電子機器に用いることが可能である。例えば、電子ペーパーを用いて、電子書籍（電子ブック）、ポスター、電車などの乗り物の車内広告、クレジットカード等の各種カードにおける表示等に適用することができる。電子機器の一例を図２８（Ｂ）に示す。
図２８（Ｂ）は、電子書籍２７００の一例を示している。例えば、電子書籍２７００は、筐体２７０１および筐体２７０３の２つの筐体で構成されている。筐体２７０１および筐体２７０３は、軸部２７１１により一体とされており、該軸部２７１１を軸として開閉動作を行うことができる。このような構成により、紙の書籍のような動作を行うことが可能となる。
筐体２７０１には表示部２７０５が組み込まれ、筐体２７０３には表示部２７０７が組み込まれている。表示部２７０５および表示部２７０７は、続き画面を表示する構成としてもよいし、異なる画面を表示する構成としてもよい。異なる画面を表示する構成とすることで、例えば右側の表示部（図２８（Ｂ）では表示部２７０５）に文章を表示し、左側の表示部（図２８（Ｂ）では表示部２７０７）に画像を表示することができる。
また、図２８（Ｂ）では、筐体２７０１に操作部などを備えた例を示している。例えば、筐体２７０１において、電源２７２１、操作キー２７２３、スピーカ２７２５などを備えている。操作キー２７２３により、頁を送ることができる。なお、筐体の表示部と同一面にキーボードやポインティングディバイスなどを備える構成としてもよい。また、筐体の裏面や側面に、外部接続用端子（イヤホン端子、ＵＳＢ端子、またはＡＣアダプタおよびＵＳＢケーブルなどの各種ケーブルと接続可能な端子など）、記録媒体挿入部などを備える構成としてもよい。さらに、電子書籍２７００は、電子辞書としての機能を持たせた構成としてもよい。
また、電子書籍２７００は、無線で情報を送受信できる構成としてもよい。無線により、電子書籍サーバから、所望の書籍データなどを購入し、ダウンロードする構成とすることも可能である。
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能である。
（実施の形態１８）
酸化シリコン（ＳｉＯｘ）を含む酸化物半導体層をチャネル形成領域に用い、ソース領域またはドレイン領域として窒素を添加した酸化物半導体を用いた薄膜トランジスタを含む半導体装置は、さまざまな電子機器（遊技機も含む）に適用することができる。電子機器としては、例えば、テレビジョン装置（テレビ、またはテレビジョン受信機ともいう）、コンピュータ用などのモニタ、デジタルカメラ、デジタルビデオカメラ、デジタルフォトフレーム、携帯電話機（携帯電話、携帯電話装置ともいう）、携帯型ゲーム機、携帯情報端末、音響再生装置、パチンコ機などの大型ゲーム機などが挙げられる。
図２９（Ａ）は、テレビジョン装置９６００の一例を示している。テレビジョン装置９６００は、筐体に表示部９６０３が組み込まれている。表示部９６０３により、映像を表示することが可能である。また、ここでは、壁に固定して筐体の裏側を支持した構成を示している。
テレビジョン装置９６００の操作は、筐体９６０１が備える操作スイッチや、別体のリモコン操作機９６１０により行うことができる。リモコン操作機９６１０が備える操作キー９６０９により、チャンネルや音量の操作を行うことができ、表示部９６０３に表示される映像を操作することができる。また、リモコン操作機９６１０に、当該リモコン操作機９６１０から出力する情報を表示する表示部９６０７を設ける構成としてもよい。
なお、テレビジョン装置９６００は、受信機やモデムなどを備えた構成とする。受信機により一般のテレビ放送の受信を行うことができ、さらにモデムを介して有線または無線による通信ネットワークに接続することにより、一方向（送信者から受信者）または双方向（送信者と受信者間、あるいは受信者間同士など）の情報通信を行うことも可能である。
図２９（Ｂ）は携帯型遊技機であり、筐体９８８１と筐体９８９１の２つの筐体で構成されており、連結部９８９３により、開閉可能に連結されている。筐体９８８１には表示部９８８２が組み込まれ、筐体９８９１には表示部９８８３が組み込まれている。また、図２９（Ｂ）に示す携帯型遊技機は、その他、スピーカ部９８８４、記録媒体挿入部９８８６、ＬＥＤランプ９８９０、入力手段（操作キー９８８５、接続端子９８８７、センサ９８８８（力、変位、位置、速度、加速度、角速度、回転数、距離、光、液、磁気、温度、化学物質、音声、時間、硬度、電場、電流、電圧、電力、放射線、流量、湿度、傾度、振動、におい又は赤外線を測定する機能を含むもの）、マイクロフォン９８８９）等を備えている。もちろん、携帯型遊技機の構成は上述のものに限定されず、少なくとも半導体装置を備えた構成であればよく、その他付属設備が適宜設けられた構成とすることができる。図２９（Ｂ）に示す携帯型遊技機は、記録媒体に記録されているプログラム又はデータを読み出して表示部に表示する機能や、他の携帯型遊技機と無線通信を行って情報を共有する機能を有する。なお、図２９（Ｂ）に示す携帯型遊技機が有する機能はこれに限定されず、様々な機能を有することができる。
図３０（Ａ）は、携帯電話機１０００の一例を示している。携帯電話機１０００は、筐体１００１に組み込まれた表示部１００２の他、操作ボタン１００３、外部接続ポート１００４、スピーカ１００５、マイク１００６などを備えている。
図３０（Ａ）に示す携帯電話機１０００は、表示部１００２を指などで触れることで、情報を入力ことができる。また、電話を掛ける、或いはメールを打つなどの操作は、表示部１００２を指などで触れることにより行うことができる。
表示部１００２の画面は主として３つのモードがある。第１は、画像の表示を主とする表示モードであり、第２は、文字等の情報の入力を主とする入力モードである。第３は表示モードと入力モードの２つのモードが混合した表示＋入力モードである。
例えば、電話を掛ける、或いはメールを作成する場合は、表示部１００２を文字の入力を主とする文字入力モードとし、画面に表示させた文字の入力操作を行えばよい。この場合、表示部１００２の画面のほとんどにキーボードまたは番号ボタンを表示させることが好ましい。
また、携帯電話機１０００内部に、ジャイロ、加速度センサ等の傾きを検出するセンサを有する検出装置を設けることで、携帯電話機１０００の向き（縦か横か）を判断して、表示部１００２の画面表示を自動的に切り替えるようにすることができる。
また、画面モードの切り替えは、表示部１００２を触れること、又は筐体１００１の操作ボタン１００３の操作により行われる。また、表示部１００２に表示される画像の種類によって切り替えるようにすることもできる。例えば、表示部に表示する画像信号が動画のデータであれば表示モード、テキストデータであれば入力モードに切り替える。
また、入力モードにおいて、表示部１００２の光センサで検出される信号を検知し、表示部１００２のタッチ操作による入力が一定期間ない場合には、画面のモードを入力モードから表示モードに切り替えるように制御してもよい。
表示部１００２は、イメージセンサとして機能させることもできる。例えば、表示部１００２に掌や指を触れることで、掌紋、指紋等を撮像することで、本人認証を行うことができる。また、表示部に近赤外光を発光するバックライトまたは近赤外光を発光するセンシング用光源を用いれば、指静脈、掌静脈などを撮像することもできる。
図３０（Ｂ）も携帯電話機の一例である。図３０（Ｂ）の携帯電話機は、筐体９４１１に、表示部９４１２、及び操作ボタン９４１３を含む表示装置９４１０と、筐体９４０１に操作ボタン９４０２、外部入力端子９４０３、マイク９４０４、スピーカ９４０５、及び着信時に発光する発光部９４０６を含む通信装置９４００とを有しており、表示機能を有する表示装置９４１０は電話機能を有する通信装置９４００と矢印の２方向に脱着可能である。よって、表示装置９４１０と通信装置９４００の短軸同士を取り付けることも、表示装置９４１０と通信装置９４００の長軸同士を取り付けることもできる。また、表示機能のみを必要とする場合、通信装置９４００より表示装置９４１０を取り外し、表示装置９４１０を単独で用いることもできる。通信装置９４００と表示装置９４１０とは無線通信又は有線通信により画像又は入力情報を授受することができ、それぞれ充電可能なバッテリーを有する。
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能である。
１０ 基板
１１ ゲート電極層
１２ 下地絶縁層
１３ ゲート絶縁層
１４ａ ソース領域またはドレイン領域
１４ｂ ソース領域またはドレイン領域
１５ａ ソース電極層またはドレイン電極層
１５ｂ ソース電極層またはドレイン電極層
１６ 酸化物半導体層
１７ 樹脂層
１８ 保護絶縁層
１９ ゲート電極層
２０ 薄膜トランジスタ
２１ 薄膜トランジスタ
２２ 薄膜トランジスタ
２３ 薄膜トランジスタ
２４ａ ソース領域またはドレイン領域
２４ｂ ソース領域またはドレイン領域
２５ａ ソース電極層またはドレイン電極層
２５ｂ ソース電極層またはドレイン電極層
２６ 酸化物半導体層
２７ａ ソース領域またはドレイン領域
２７ｂ ソース領域またはドレイン領域
２８ａ ソース電極層またはドレイン電極層
２８ｂ ソース電極層またはドレイン電極層
２９ 薄膜トランジスタ
３０ 薄膜トランジスタ
３１ 薄膜トランジスタ
３２ 薄膜トランジスタ
３３ 薄膜トランジスタ
３４ 薄膜トランジスタ
３５ 薄膜トランジスタ
３６ 薄膜トランジスタ
３７ 薄膜トランジスタ
３８ 薄膜トランジスタ
３９ 薄膜トランジスタ
４０ 薄膜トランジスタ
４１ チャネル保護層
４２ チャネル保護層
４３ チャネル保護層
４４ 酸化物半導体層
１００ 基板
１０１ ゲート電極層
１０２ ゲート絶縁層
１０３ 酸化物半導体層
１０４ａ ソース領域またはドレイン領域
１０４ｂ ソース領域またはドレイン領域
１０５ａ ソース電極層またはドレイン電極層
１０５ｂ ソース電極層またはドレイン電極層
１０６ 保護絶縁層
１０７ 絶縁膜
１０８ 容量配線
１１０ 画素電極層
１２０ 接続電極
１２１ 端子
１２２ 端子
１２８ 透明導電膜
１２９ 透明導電膜
１５０ 端子
１５１ 端子
１５２ ゲート絶縁層
１５３ 接続電極
１５４ 保護絶縁膜
１５５ 透明導電膜
１５６ 電極
１６０ 薄膜トランジスタ
１７０ 薄膜トランジスタ
３００ 基板
３０１ ゲート電極
３０３ ゲート絶縁層
３０５ 酸化物半導体層
３０４ａ 酸窒化物層
３０４ｂ 酸窒化物層
３０９ 配線
３１０ 配線
３３０ 薄膜トランジスタ
３５０ 基板
３５１ ゲート電極層
３５２ ゲート絶縁層
３５３ 酸化物半導体層
３５４ａ ソース領域またはドレイン領域
３５４ｂ ソース領域またはドレイン領域
３５５ａ ソース電極層またはドレイン電極層
３５５ｂ ソース電極層またはドレイン電極層
３５７ 絶縁膜
３５ａ ソース領域またはドレイン領域
３５ｂ ソース領域またはドレイン領域
３６０ 薄膜トランジスタ
３６ａ ソース電極層またはドレイン電極層
３６ｂ ソース電極層またはドレイン電極層
３８０ 酸化物半導体膜
３８１ 酸窒化物膜
３８３ 導電膜
３８４ マスク
３８５ 酸窒化物層
３８７ 導電層
３８８ マスク
３９０ 酸化物半導体層
４００ 基板
４０１ ゲート電極
４０２ ゲート絶縁層
４０３ 酸化物半導体層
４０６ａ ソース領域またはドレイン領域
４０６ｂ ソース領域またはドレイン領域
４０９ 配線
４１０ 配線
４１８ チャネル保護層
４３０ 薄膜トランジスタ
５８０ 基板
５８１ 薄膜トランジスタ
５８５ 絶縁層
５８７ 電極層
５８８ 電極層
５８９ 球形粒子
５９０ａ 黒色領域
５９０ｂ 白色領域
５９４ キャビティ
５９５ 充填材
５９６ 基板
６００ 基板
６０１ ゲート電極
６０３ ゲート絶縁層
６０５ 酸化物半導体層
６０６ａ ソース領域又はドレイン領域
６０６ｂ ソース領域又はドレイン領域
６０９ 配線
６１０ 配線
６３０ 薄膜トランジスタ
７４０ 基板
７４１ ゲート電極
７４２ ゲート電極
７４３ ゲート絶縁層
７４４ コンタクトホール
７４５ 酸化物半導体層
７４７ 酸化物半導体層
７４９ 配線
７５０ 配線
７５１ 配線
７５５ａ ソース領域又はドレイン領域
７５５ｂ ソース領域又はドレイン領域
７５６ａ ソース領域又はドレイン領域
７５６ｂ ソース領域又はドレイン領域
７６０ 薄膜トランジスタ
７６１ 薄膜トランジスタ
１０００ 携帯電話機
１００１ 筐体
１００２ 表示部
１００３ 操作ボタン
１００４ 外部接続ポート
１００５ スピーカ
１００６ マイク
２６００ 素子基板
２６０１ 対向基板
２６０２ シール材
２６０３ 素子層
２６０４ 液晶層
２６０６ 偏光板
２６０７ 偏光板
２６０８ 配線回路部
２６０９ フレキシブル配線基板
２６１１ 反射板
２６１２ 回路基板
２６１３ 光学シート
２７００ 電子書籍
２７０１ 筐体
２７０３ 筐体
２７０５ 表示部
２７０７ 表示部
２７１１ 軸部
２７２１ 電源
２７２３ 操作キー
２７２５ スピーカ
２９１２ ＬＥＤ制御回路
４００１ 基板
４００２ 画素部
４００３ 信号線駆動回路
４００３ａ 信号線駆動回路
４００３ｂ 信号線駆動回路
４００４ 走査線駆動回路
４００５ シール材
４００６ 基板
４００８ 液晶層
４０１０ 薄膜トランジスタ
４０１１ 薄膜トランジスタ
４０１２ 遮光層
４０１３ 液晶素子
４０１５ 接続端子電極
４０１６ 端子電極
４０１８ ＦＰＣ
４０１９ 異方性導電膜
４０２０ 絶縁層
４０２１ 絶縁層
４０３０ 画素電極層
４０３１ 共通電極層
４０３２ 偏光板
４０３３ 偏光版
４０３４ 遮光層
４５０１ 基板
４５０２ 画素部
４５０３ａ 信号線駆動回路
４５０３ｂ 信号線駆動回路
４５０４ａ 走査線駆動回路
４５０４ｂ 走査線駆動回路
４５０５ シール材
４５０６ 基板
４５０７ 充填材
４５０９ 薄膜トランジスタ
４５１０ 薄膜トランジスタ
４５１１ 発光素子
４５１２ 電界発光層
４５１３ 電極層
４５１５ 接続端子電極
４５１６ 端子電極
４５１７ 電極層
４５１８ａ ＦＰＣ
４５１８ｂ ＦＰＣ
４５１９ 異方性導電膜
４５２０ 隔壁
５３００ 基板
５３０１ 画素部
５３０２ 走査線駆動回路
５３０３ 信号線駆動回路
５４００ 基板
５４０１ 画素部
５４０２ 走査線駆動回路
５４０３ 信号線駆動回路
５４０４ 走査線駆動回路
５５０１ 配線
５５０２ 配線
５５０３ 配線
５５０４ 配線
５５０５ 配線
５５０６ 配線
５５４３ ノード
５５４４ ノード
５５７１ 薄膜トランジスタ
５５７２ 薄膜トランジスタ
５５７３ 薄膜トランジスタ
５５７４ 薄膜トランジスタ
５５７５ 薄膜トランジスタ
５５７６ 薄膜トランジスタ
５５７７ 薄膜トランジスタ
５５７８ 薄膜トランジスタ
５６０１ ドライバＩＣ
５６０２ スイッチ群
５６０３ａ 薄膜トランジスタ
５６０３ｂ 薄膜トランジスタ
５６０３ｃ 薄膜トランジスタ
５６１１ 配線
５６１２ 配線
５６１３ 配線
５６２１ 配線
５７０１ フリップフロップ
５７０３ａ タイミング
５７０３ｂ タイミング
５７０３ｃ タイミング
５７１１ 配線
５７１２ 配線
５７１３ 配線
５７１４ 配線
５７１５ 配線
５７１６ 配線
５７１７ 配線
５７２１ 信号
５８０３ａ タイミング
５８０３ｂ タイミング
５８０３ｃ タイミング
５８２１ 信号
６４００ 画素
６４０１ スイッチング用トランジスタ
６４０２ 駆動用トランジスタ
６４０３ 容量素子
６４０４ 発光素子
６４０５ 信号線
６４０６ 走査線
６４０７ 電源線
６４０８ 共通電極
７００１ ＴＦＴ
７００２ 発光素子
７００３ 陰極
７００４ 発光層
７００５ 陽極
７０１１ ＴＦＴ
７０１２ 発光素子
７０１３ 陰極
７０１４ 発光層
７０１５ 陽極
７０１６ 遮蔽膜
７０１７ 導電膜
７０２１ ＴＦＴ
７０２２ 発光素子
７０２３ 陰極
７０２４ 発光層
７０２５ 陽極
７０２７ 導電膜
９４００ 通信装置
９４０１ 筐体
９４０２ 操作ボタン
９４０３ 外部入力端子
９４０４ マイク
９４０５ スピーカ
９４０６ 発光部
９４１０ 表示装置
９４１１ 筐体
９４１２ 表示部
９４１３ 操作ボタン
９６００ テレビジョン装置
９６０１ 筐体
９６０３ 表示部
９６０７ 表示部
９６０９ 操作キー
９６１０ リモコン操作機
９８８１ 筐体
９８８２ 表示部
９８８３ 表示部
９８８４ スピーカ部
９８８５ 操作キー
９８８６ 記録媒体挿入部
９８８７ 接続端子
９８８８ センサ
９８８９ マイクロフォン
９８９０ ＬＥＤランプ
９８９１ 筐体
９８９３ 連結部
２９１０Ｂ 発光ダイオード
２９１０Ｇ 発光ダイオード
２９１０Ｒ 発光ダイオード

Claims (7)

  1. 絶縁表面上にゲート電極と、
    酸化シリコンを含む酸化物半導体層と、
    前記ゲート電極と前記酸化物半導体層の間に絶縁層と、
    前記酸化シリコンを含む酸化物半導体層とソース電極層またはドレイン電極層との間にソース領域またはドレイン領域とを有し、
    前記ソース領域またはドレイン領域は、縮退した酸化物半導体材料または酸窒化物材料である半導体装置。
  2. 請求項１において、前記縮退した酸化物半導体材料は、透光性を有することを特徴とする半導体装置。
  3. 請求項１または請求項２において、前記酸化シリコンを含む酸化物半導体層は亜鉛を含むことを特徴とする半導体装置。
  4. 請求項１乃至３のいずれか一において、前記酸化シリコンを含む酸化物半導体層は、酸化シリコンを２．５重量％以上２０重量％以下含む酸化物半導体ターゲットを用いたスパッタ法で形成されることを特徴とする半導体装置。
  5. 絶縁表面上にゲート電極を形成し、
    前記ゲート電極上に絶縁層を形成し、
    前記絶縁層上に酸化シリコンを２．５重量％以上２０重量％以下含む第１の酸化物半導体ターゲットを用いたスパッタ法で酸化シリコンを含む酸化物半導体層を成膜し、
    前記酸化シリコンを含む酸化物半導体層上に窒素を含む雰囲気下で第２の酸化物半導体ターゲットを用いたスパッタ法で酸窒化物層を形成する半導体装置の作製方法。
  6. 請求項５において、前記酸窒化物層の形成後、さらに前記ゲート電極と重なる前記酸窒化物層の一部を除去して、前記酸化シリコンを含む酸化物半導体層の一部を露呈させることを特徴とする半導体装置の作製方法。
  7. 絶縁表面上に酸化シリコンを２．５重量％以上２０重量％以下含む第１の酸化物半導体ターゲットを用いたスパッタ法で酸化物半導体層を成膜し、
    前記酸化シリコンを含む酸化物半導体層上に窒素を含む雰囲気下で第２の酸化物半導体ターゲットを用いたスパッタ法で酸窒化物層を形成し、
    前記酸窒化物層を覆う絶縁層を形成し、
    前記絶縁層上にゲート電極を形成することを特徴とする半導体装置の作製方法。
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