CN110459475A - 一种薄膜晶体管及其制造方法 - Google Patents
一种薄膜晶体管及其制造方法 Download PDFInfo
- Publication number
- CN110459475A CN110459475A CN201910665610.6A CN201910665610A CN110459475A CN 110459475 A CN110459475 A CN 110459475A CN 201910665610 A CN201910665610 A CN 201910665610A CN 110459475 A CN110459475 A CN 110459475A
- Authority
- CN
- China
- Prior art keywords
- layer
- electrode
- grid
- tft
- contact hole
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000010409 thin film Substances 0.000 title claims abstract description 25
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 19
- 239000010410 layer Substances 0.000 claims abstract description 170
- 239000004065 semiconductor Substances 0.000 claims abstract description 57
- 239000004020 conductor Substances 0.000 claims abstract description 50
- 239000000463 material Substances 0.000 claims abstract description 28
- 239000002184 metal Substances 0.000 claims abstract description 28
- 229910052751 metal Inorganic materials 0.000 claims abstract description 28
- 239000010408 film Substances 0.000 claims abstract description 19
- 238000005530 etching Methods 0.000 claims abstract description 16
- 239000012774 insulation material Substances 0.000 claims description 18
- 239000011229 interlayer Substances 0.000 claims description 12
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 9
- 238000003475 lamination Methods 0.000 claims description 9
- 238000000034 method Methods 0.000 claims description 9
- 238000000151 deposition Methods 0.000 claims description 6
- 239000012212 insulator Substances 0.000 claims description 4
- 238000004062 sedimentation Methods 0.000 claims description 4
- 229910004205 SiNX Inorganic materials 0.000 claims description 3
- PNEYBMLMFCGWSK-UHFFFAOYSA-N aluminium oxide Inorganic materials [O-2].[O-2].[O-2].[Al+3].[Al+3] PNEYBMLMFCGWSK-UHFFFAOYSA-N 0.000 claims description 3
- 230000015572 biosynthetic process Effects 0.000 claims description 3
- 229910052681 coesite Inorganic materials 0.000 claims description 3
- 229910052802 copper Inorganic materials 0.000 claims description 3
- 229910052593 corundum Inorganic materials 0.000 claims description 3
- 229910052906 cristobalite Inorganic materials 0.000 claims description 3
- 229910044991 metal oxide Inorganic materials 0.000 claims description 3
- 150000004706 metal oxides Chemical class 0.000 claims description 3
- 239000000377 silicon dioxide Substances 0.000 claims description 3
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 3
- 239000002356 single layer Substances 0.000 claims description 3
- 229910052682 stishovite Inorganic materials 0.000 claims description 3
- 229910052905 tridymite Inorganic materials 0.000 claims description 3
- 229910001845 yogo sapphire Inorganic materials 0.000 claims description 3
- 238000003851 corona treatment Methods 0.000 claims description 2
- 230000008021 deposition Effects 0.000 claims description 2
- 239000011241 protective layer Substances 0.000 abstract description 3
- 238000010586 diagram Methods 0.000 description 3
- 239000011521 glass Substances 0.000 description 3
- 150000002500 ions Chemical class 0.000 description 3
- 239000000758 substrate Substances 0.000 description 3
- 239000003990 capacitor Substances 0.000 description 2
- 238000009413 insulation Methods 0.000 description 2
- 230000004888 barrier function Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000007788 liquid Substances 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66969—Multistep manufacturing processes of devices having semiconductor bodies not comprising group 14 or group 13/15 materials
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Thin Film Transistor (AREA)
Abstract
本发明提供一种薄膜晶体管及其制造方法，薄膜晶体管包括缓冲层、位于缓冲层上的半导体层、由半导体层材料经过导体化形成的第一导体电极和第二导体电极、覆盖在半导体层上的栅极绝缘层、位于栅极绝缘层上的栅极、源极、漏极和源漏连接电极，所述源极在像素区域内与第一导体电极接触，所述漏极在像素区域内与第二导体电极接触，所述源漏连接电极在端子区域与栅极接触。本发明通过半导体层和栅极绝缘层连续成膜，改善半导体层和栅极绝缘层之间的界面，可以避免栅极绝缘层在刻蚀的过程中造成源漏极金属产生断线；本发明半导体层作为保护层，可以避免缓冲层过刻。
Description
技术领域
本发明涉及半导体的技术领域，尤其涉及一种薄膜晶体管及其制造方法。
背景技术
现有顶栅的薄膜晶体管可以有效降低栅极和源极之间的电容Cgs以及栅极和漏极之间的电容Cgd，其制造方法如图1所示，第一步，首先在玻璃基板10 上沉积一层缓冲层20，然后在缓冲层20上沉积半导体层材料并图形化形成半导体层30；第二步，在形成第一步图形的基础上连续沉积栅极绝缘膜(GI)40和栅极金属层，栅极金属层图形化形成栅极50；第三步，对栅极绝缘膜40进行整面刻蚀仅保留位于栅极50下方的栅极绝缘膜；第四步，对未被栅极进行层覆盖的半导体层30进行导体化处理形成导体电极；第五步，沉积层间绝缘膜60并形成各种接触孔；第六步，沉积金属层并图形化形成与导体电极连接的源漏极70。
如图2和图3所示，栅极绝缘膜40在整面刻蚀过程中，半导体层30的边缘出现蚀沟100，源漏极70图形化后易产生断线。
发明内容
本发明的目的在提供一种避免栅极绝缘层在刻蚀的过程中造成源漏极金属产生断线的薄膜晶体管及其制造方法。
本发明提供一种薄膜晶体管的制造方法，包括如下步骤：
S1：连续沉积缓冲层、半导体材料层、第一绝缘材料层和第一金属层；
S2：对第一金属层和第一绝缘材料层进行图形化处理形成栅极和位于栅极下方的栅极绝缘层；
S3：对半导体材料层进行刻蚀形成位于栅极绝缘层下方的半导体层，其中在像素区域内的半导体层的长度大于栅极绝缘层的长度，端子区域内的半导体层的长度等于栅极绝缘层的长度；
S4：对暴露于栅极绝缘层外的半导体层进行导体化处理使得栅极绝缘层两侧的半导体层分别形成第一导体电极和第二导体电极；
S5：沉积第二绝缘材料层并对第二绝缘材料层进行刻孔形成层间绝缘层、位于第一导体电极上的第一接触孔、位于第二导体电极上的第二接触孔以及位于端子区域的栅极上的第三接触孔；
S6：沉积第二金属层并对第二金属层进行图形化形成位于第一接触孔内的源极、位于第二接触孔内的漏极以及位于第三接触孔内的源漏连接电极。
进一步地，步骤S2的栅极和栅极绝缘层同时形成。
进一步地，步骤S2的具体步骤为：先对第一金属层进行图形化并形成位于第一绝缘材料层上的栅极，然后对第一绝缘材料层进行整面刻蚀并形成位于栅极下方的栅极绝缘层。
进一步地，所述半导体材料为金属氧化物半导体材料。
进一步地，第一金属层和第二金属层的材料包括但不限于Mo单层、Ti和Cu 叠层、Mo/Al/Mo叠层和MoNb/Cu叠层。
进一步地，步骤S4的对暴露于栅极绝缘层外的半导体层进行导体化处理的方法包括：等离子体处理、离子注入和高温烘烤。
进一步地，第一绝缘层材料和第二绝缘层材料包括但不限于SiO2、SiOx、Al2O3和SiNx。
本发明还提供一种薄膜晶体管，其包括缓冲层、位于缓冲层上的半导体层、由半导体层材料经过导体化形成的第一导体电极和第二导体电极、覆盖在半导体层上的栅极绝缘层、位于栅极绝缘层上的栅极、源极、漏极和源漏连接电极，所述源极在像素区域内与第一导体电极接触，所述漏极在像素区域内与第二导体电极接触，所述源漏连接电极在端子区域与栅极接触。
进一步地，还包括位于栅极上的层间绝缘层，所述源极、漏极和源漏连接电极位于层间绝缘层上。
进一步地，所述层间绝缘层设有位于第一导体电极上的第一接触孔、位于第二导体电极上的第二接触孔以及位于端子区域的栅极上的第三接触孔，所述源极通过第一接触孔与第一导体电极连接，漏极通过第二接触孔与第二导体电极连接，源漏连接电极通过第三接触孔与栅极连接。
本发明通过半导体层和栅极绝缘层连续成膜，改善半导体层和栅极绝缘层之间的界面，可以避免栅极绝缘层在刻蚀的过程中造成源漏极金属产生断线；本发明半导体层作为保护层，可以避免缓冲层过刻。
附图说明
图1为现有顶栅的薄膜晶体管的制造过程的示意图；
图2为现有顶栅的薄膜晶体管的栅极绝缘膜在整面刻蚀过程中出现蚀沟的示意图；
图3为图2所示的部分剖视图；
图4为本发明薄膜晶体管的制造过程之一的示意图；
图5为本发明薄膜晶体管的制造过程之二的示意图。
具体实施方式
下面结合附图和具体实施例，进一步阐明本发明，应理解这些实施例仅用于说明本发明而不用于限制本发明的范围，在阅读了本发明之后，本领域技术人员对本发明的各种等价形式的修改均落于本申请所附权利要求所限定的范围。
为使图面简洁，各图中只示意性地表示出了与本发明相关的部分，它们并不代表其作为产品的实际结构。另外，以使图面简洁便于理解，在有些图中具有相同结构或功能的部件，仅示意性地绘示了其中的一个，或仅标出了其中的一个。在本文中，“一个”不仅表示“仅此一个”，也可以表示“多于一个”的情形。
如图4所示，一种薄膜晶体管的制造方法，包括如下步骤：
S1：在基板10上连续沉积缓冲层20、半导体材料层30、第一绝缘材料层 40和第一金属层50；
S2：同时对第一金属层50和第一绝缘材料层40进行图形化处理形成扫描线 (图未示)、与扫描线连接的栅极51和栅极51下方的栅极绝缘层41、或者先对第一金属层50进行图形化并形成位于第一绝缘材料层40上的栅极51、然后对第一绝缘材料层40进行整面刻蚀并形成位于栅极51下方的栅极绝缘层41，在第一绝缘材料层40的刻蚀过程中，半导体材料层30作为刻蚀阻挡层保证缓冲层 20不被刻蚀；
S3：对半导体材料层30进行刻蚀形成位于栅极绝缘层41下方的半导体层 31，其中在像素区域内的半导体层31的长度大于栅极绝缘层41的长度，端子区域内的半导体层31的长度等于栅极绝缘层41的长度；
S4：对暴露于栅极绝缘层41外的半导体层31进行导体化处理使得栅极绝缘层41两侧的半导体层31分别形成第一导体电极61和第二导体电极62，在对暴露于栅极绝缘层41外的半导体层31进行导体化的处理过程中，刻蚀液对栅极51无腐蚀作用；
S5：如图5所示，沉积第二绝缘材料层并对第二绝缘材料层进行刻孔形成层间绝缘层70、位于第一导体电极61上的第一接触孔71、位于第二导体电极62 上的第二接触孔72以及位于端子区域的栅极51上的第三接触孔73；
S6：沉积第二金属层并对第二金属层进行图形化形成位于第一接触孔71内的源极81、位于第二接触孔72内的漏极82、位于第三接触孔73内的源漏连接电极83以及与源极81连接的数据线(图未示)。
其中，半导体材料为金属氧化物半导体材料，包括但不限于IGZO、IGZTO、 IZO等；第一金属层和第二金属层的材料包括但不限于Mo单层、Ti和Cu叠层、 Mo/Al/Mo叠层和MoNb/Cu叠层等。
步骤S4的对暴露于栅极绝缘层41外的半导体层31进行导体化处理的方法包括：等离子体处理、离子注入、高温烘烤等。
第一绝缘层材料和第二绝缘层材料包括但不限于SiO2、SiOx、Al2O3、SiNx等或者根据器件特性要求优选的多层绝缘材料叠加。
如图5所示，本发明还揭示一种薄膜晶体管，其采用上述方法制造，其包括位于玻璃基板10上的缓冲层20、位于缓冲层20上的半导体层31、由半导体层材料经过导体化形成的第一导体电极61和第二导体电极62、覆盖在半导体层31 上的栅极绝缘层41、位于栅极绝缘层41上的栅极51、源极81、漏极82、源漏连接电极83以及位于栅极51上的层间绝缘层70，源极81、漏极82和源漏连接电极83位于层间绝缘层70上。
层间绝缘层70设有位于第一导体电极61上的第一接触孔71、位于第二导体电极62上的第二接触孔72以及位于端子区域的栅极51上的第三接触孔73，所述源极61通过第一接触孔71与第一导体电极61连接，漏极62通过第二接触孔72与第二导体电极62连接，源漏连接电极83通过第三接触孔73与栅极51 连接，使得源极61以第一导体电极61作为中介与半导体层31连接、漏极62 以第二导体电极62作为中介与半导体层31连接、源漏连接电极83与栅极51 连接形成位于端子区域的端子。
本发明通过半导体层和栅极绝缘层连续成膜，改善半导体层和栅极绝缘层之间的界面，可以避免栅极绝缘层在刻蚀的过程中造成源漏极金属产生断线；本发明半导体层作为保护层，可以避免缓冲层过刻。
以上详细描述了本发明的优选实施方式，但是本发明并不限于上述实施方式中的具体细节，在本发明的技术构思范围内，可以对本发明的技术方案进行多种等同变换(如数量、形状、位置等)，这些等同变换均属于本发明的保护范围。
Claims (10)
1.一种薄膜晶体管的制造方法，其特征在于，包括如下步骤：
S1：连续沉积缓冲层、半导体材料层、第一绝缘材料层和第一金属层；
S2：对第一金属层和第一绝缘材料层进行图形化处理形成栅极和位于栅极下方的栅极绝缘层；
S3：对半导体材料层进行刻蚀形成位于栅极绝缘层下方的半导体层，其中在像素区域内的半导体层的长度大于栅极绝缘层的长度，端子区域内的半导体层的长度等于栅极绝缘层的长度；
S4：对暴露于栅极绝缘层外的半导体层进行导体化处理使得栅极绝缘层两侧的半导体层分别形成第一导体电极和第二导体电极；
S5：沉积第二绝缘材料层并对第二绝缘材料层进行刻孔形成层间绝缘层、位于第一导体电极上的第一接触孔、位于第二导体电极上的第二接触孔以及位于端子区域的栅极上的第三接触孔；
S6：沉积第二金属层并对第二金属层进行图形化形成位于第一接触孔内的源极、位于第二接触孔内的漏极以及位于第三接触孔内的源漏连接电极。
2.根据权利要求1所述的薄膜晶体管的制造方法，其特征在于：步骤S2的栅极和栅极绝缘层同时形成。
3.根据权利要求1所述的薄膜晶体管的制造方法，其特征在于：步骤S2的具体步骤为：先对第一金属层进行图形化并形成位于第一绝缘材料层上的栅极，然后对第一绝缘材料层进行整面刻蚀并形成位于栅极下方的栅极绝缘层。
4.根据权利要求1所述的薄膜晶体管的制造方法，其特征在于：所述半导体材料为金属氧化物半导体材料。
5.根据权利要求1所述的薄膜晶体管的制造方法，其特征在于：第一金属层和第二金属层的材料包括但不限于Mo单层、Ti和Cu叠层、Mo/Al/Mo叠层和MoNb/Cu叠层。
6.根据权利要求1所述的薄膜晶体管的制造方法，其特征在于：步骤S4的对暴露于栅极绝缘层外的半导体层进行导体化处理的方法包括：等离子体处理、离子注入和高温烘烤。
7.根据权利要求1所述的薄膜晶体管的制造方法，其特征在于：第一绝缘层材料和第二绝缘层材料包括但不限于SiO2、SiOx、Al2O3和SiNx。
8.一种薄膜晶体管，其特征在于：其包括缓冲层、位于缓冲层上的半导体层、由半导体层材料经过导体化形成的第一导体电极和第二导体电极、覆盖在半导体层上的栅极绝缘层、位于栅极绝缘层上的栅极、源极、漏极和源漏连接电极，所述源极在像素区域内与第一导体电极接触，所述漏极在像素区域内与第二导体电极接触，所述源漏连接电极在端子区域与栅极接触。
9.根据权利要求8所述的薄膜晶体管，其特征在于：还包括位于栅极上的层间绝缘层，所述源极、漏极和源漏连接电极位于层间绝缘层上。
10.根据权利要求9所述的薄膜晶体管，其特征在于：所述层间绝缘层设有位于第一导体电极上的第一接触孔、位于第二导体电极上的第二接触孔以及位于端子区域的栅极上的第三接触孔，所述源极通过第一接触孔与第一导体电极连接，漏极通过第二接触孔与第二导体电极连接，源漏连接电极通过第三接触孔与栅极连接。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201910665610.6A CN110459475A (zh) | 2019-07-23 | 2019-07-23 | 一种薄膜晶体管及其制造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201910665610.6A CN110459475A (zh) | 2019-07-23 | 2019-07-23 | 一种薄膜晶体管及其制造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN110459475A true CN110459475A (zh) | 2019-11-15 |
Family
ID=68483132
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201910665610.6A Pending CN110459475A (zh) | 2019-07-23 | 2019-07-23 | 一种薄膜晶体管及其制造方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN110459475A (zh) |
Citations (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101055892A (zh) * | 2006-04-12 | 2007-10-17 | 群康科技(深圳)有限公司 | 薄膜晶体管及其制造方法 |
| US20090174835A1 (en) * | 2008-01-04 | 2009-07-09 | Samsung Electronics Co., Ltd. | Liquid crystal display and method of fabricating the same to have tft's with pixel electrodes integrally extending from one of the source/drain electrodes |
| US20100244020A1 (en) * | 2009-03-26 | 2010-09-30 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for manufacturing the same |
| KR20110058356A (ko) * | 2009-11-26 | 2011-06-01 | 엘지디스플레이 주식회사 | 어레이 기판 및 이의 제조방법 |
| US20110297938A1 (en) * | 2010-05-26 | 2011-12-08 | Sony Corporation | Thin film transistor, method of manufacturing the same, and electronic device |
| CN103219389A (zh) * | 2013-03-21 | 2013-07-24 | 京东方科技集团股份有限公司 | 一种薄膜晶体管及其制作方法、阵列基板和显示装置 |
| CN103325792A (zh) * | 2013-05-23 | 2013-09-25 | 合肥京东方光电科技有限公司 | 一种阵列基板及制备方法、显示装置 |
| US20140183522A1 (en) * | 2012-12-31 | 2014-07-03 | Samsung Display Co., Ltd. | Thin film transistor, thin film transistor array panel including the same and manufacturing method thereof |
| KR20150101414A (ko) * | 2014-02-24 | 2015-09-03 | 엘지디스플레이 주식회사 | 박막 트랜지스터 기판 및 이를 이용한 표시장치 |
| CN106128944A (zh) * | 2016-07-13 | 2016-11-16 | 深圳市华星光电技术有限公司 | 金属氧化物薄膜晶体管阵列基板的制作方法 |
| CN107170773A (zh) * | 2017-05-23 | 2017-09-15 | 深圳市华星光电技术有限公司 | 微发光二极管显示面板及其制作方法 |
| WO2017166341A1 (zh) * | 2016-03-30 | 2017-10-05 | 深圳市华星光电技术有限公司 | Tft基板的制作方法及制得的tft基板 |
| CN107293555A (zh) * | 2017-06-19 | 2017-10-24 | 深圳市华星光电技术有限公司 | 底发射型白光oled面板的制作方法及其结构 |
| CN109599363A (zh) * | 2018-11-28 | 2019-04-09 | 南京中电熊猫液晶显示科技有限公司 | 一种阵列基板及其制造方法 |
-
2019
- 2019-07-23 CN CN201910665610.6A patent/CN110459475A/zh active Pending
Patent Citations (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101055892A (zh) * | 2006-04-12 | 2007-10-17 | 群康科技(深圳)有限公司 | 薄膜晶体管及其制造方法 |
| US20090174835A1 (en) * | 2008-01-04 | 2009-07-09 | Samsung Electronics Co., Ltd. | Liquid crystal display and method of fabricating the same to have tft's with pixel electrodes integrally extending from one of the source/drain electrodes |
| US20100244020A1 (en) * | 2009-03-26 | 2010-09-30 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for manufacturing the same |
| KR20110058356A (ko) * | 2009-11-26 | 2011-06-01 | 엘지디스플레이 주식회사 | 어레이 기판 및 이의 제조방법 |
| US20110297938A1 (en) * | 2010-05-26 | 2011-12-08 | Sony Corporation | Thin film transistor, method of manufacturing the same, and electronic device |
| US20140183522A1 (en) * | 2012-12-31 | 2014-07-03 | Samsung Display Co., Ltd. | Thin film transistor, thin film transistor array panel including the same and manufacturing method thereof |
| CN103219389A (zh) * | 2013-03-21 | 2013-07-24 | 京东方科技集团股份有限公司 | 一种薄膜晶体管及其制作方法、阵列基板和显示装置 |
| CN103325792A (zh) * | 2013-05-23 | 2013-09-25 | 合肥京东方光电科技有限公司 | 一种阵列基板及制备方法、显示装置 |
| KR20150101414A (ko) * | 2014-02-24 | 2015-09-03 | 엘지디스플레이 주식회사 | 박막 트랜지스터 기판 및 이를 이용한 표시장치 |
| WO2017166341A1 (zh) * | 2016-03-30 | 2017-10-05 | 深圳市华星光电技术有限公司 | Tft基板的制作方法及制得的tft基板 |
| CN106128944A (zh) * | 2016-07-13 | 2016-11-16 | 深圳市华星光电技术有限公司 | 金属氧化物薄膜晶体管阵列基板的制作方法 |
| CN107170773A (zh) * | 2017-05-23 | 2017-09-15 | 深圳市华星光电技术有限公司 | 微发光二极管显示面板及其制作方法 |
| CN107293555A (zh) * | 2017-06-19 | 2017-10-24 | 深圳市华星光电技术有限公司 | 底发射型白光oled面板的制作方法及其结构 |
| CN109599363A (zh) * | 2018-11-28 | 2019-04-09 | 南京中电熊猫液晶显示科技有限公司 | 一种阵列基板及其制造方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| TWI327239B (en) | Pixel and liquid crystal display and method for manufacturing the same | |
| CN102194831B (zh) | 氧化物薄膜晶体管基板 | |
| CN103715137B (zh) | 阵列基板及其制造方法、显示装置 | |
| US20150311223A1 (en) | Thin film transistor array substrate and manufacturing method thereof, and display device | |
| WO2013127202A1 (zh) | 阵列基板的制造方法及阵列基板、显示器 | |
| KR20110069454A (ko) | 박막 트랜지스터 및 그 형성방법 | |
| CN106935659A (zh) | 薄膜晶体管及其制造方法、阵列基板以及显示装置 | |
| WO2015096381A1 (zh) | 阵列基板及其制造方法和显示装置 | |
| CN105977205B (zh) | 薄膜晶体管、阵列基板的制备方法、阵列基板及显示装置 | |
| CN110600483A (zh) | 一种阵列基板及其制造方法 | |
| CN110459475A (zh) | 一种薄膜晶体管及其制造方法 | |
| WO2021035923A1 (zh) | Tft器件及其制备方法、tft阵列基板、显示装置 | |
| CN110224031A (zh) | 改善金属氧化物tft特性的结构与其制作方法 | |
| CN105514122A (zh) | Tft阵列基板及其制造方法 | |
| CN106373888A (zh) | 薄膜晶体管的制造方法 | |
| CN109659325B (zh) | 顶栅型薄膜晶体管基板及其制作方法 | |
| CN109346412B (zh) | 一种薄膜晶体管的制造方法及薄膜晶体管 | |
| CN107316907A (zh) | 共面型薄膜晶体管及其制造方法 | |
| CN105374687B (zh) | 薄膜晶体管的制造方法 | |
| US10553614B2 (en) | Thin-film transistor array substrate and manufacturing method for the same | |
| WO2020181731A1 (zh) | 一种薄膜晶体管及其制造方法 | |
| CN106611794A (zh) | 薄膜晶体管及其制作方法 | |
| CN110190132A (zh) | 薄膜晶体管器件及其制备方法 | |
| KR20160084923A (ko) | 박막 트랜지스터 기판 및 그 제조 방법 | |
| CN109887883A (zh) | 一种阵列基板及其制造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| TA01 | Transfer of patent application right | ||
| TA01 | Transfer of patent application right |
Effective date of registration: 20200909 Address after: No.7 Tianyou Road, Qixia District, Nanjing City, Jiangsu Province Applicant after: NANJING CEC PANDA LCD TECHNOLOGY Co.,Ltd. Address before: Nanjing Crystal Valley Road in Qixia District of Nanjing City Tianyou 210033 Jiangsu province No. 7 Applicant before: NANJING CEC PANDA FPD TECHNOLOGY Co.,Ltd. Applicant before: NANJING CEC PANDA LCD TECHNOLOGY Co.,Ltd. Applicant before: NANJING HUADONG ELECTRONICS INFORMATION & TECHNOLOGY Co.,Ltd. |
|
| WD01 | Invention patent application deemed withdrawn after publication | ||
| WD01 | Invention patent application deemed withdrawn after publication |
Application publication date: 20191115 |