CN103295907A - 半导体装置及其制造方法 - Google Patents

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Abstract

实施方式提供一种具备通过自对准而形成的沟槽栅构造的半导体装置及其制造方法。实施方式的半导体装置的制造方法具备：在并排设置于半导体层的多个沟槽的内面形成第一绝缘膜的工序；隔着所述第一绝缘膜形成控制电极的工序；以及形成设置在所述控制电极之上的第二绝缘膜的工序，该第二绝缘膜的上表面处于比沿着所述沟槽的壁面延伸的所述第一绝缘膜的上端靠下的位置。还具备将所述半导体层蚀刻到所述控制电极的所述上端的附近的深度的工序；以及形成第一半导体区域的工序。而且具备：形成导电膜，并在所述第一半导体区域的上部形成第二半导体区域的工序；以及回蚀所述导电层并形成接触孔的工序。

Description

半导体装置及其制造方法
本申请享受以日本专利申请2012-44158号（申请日：2012年2月29日）为基础申请的优先权。本申请通过参照该基础申请而包含该基础申请的全部内容。 
技术领域
实施方式涉及一种半导体装置及其制造方法。 
背景技术
为了降低功率半导体装置的导通电阻而推进了芯片构造的细微化。例如，在具有沟槽栅结构的MOSFET（Metal Oxide Semiconductor Field Effect Transistor：金属氧化物半导体场效应晶体管）中，通过使栅极间隔变窄而高密度化，可以扩大沟道宽度，减小导通电阻。 
但是，芯片构造的细微化中，光刻法的提升是必不可少的，导致制造成本的上升。因此，使用了不依赖于光刻法的自对准技术的制造方法是必要的。 
发明内容
实施方式提供一种具备通过自对准而形成的沟槽栅构造的半导体装置及其制造方法。 
实施方式的半导体装置的制造方法具备：在并排设置于第一导电型的半导体层的多个沟槽的内面形成第一绝缘膜的工序；在所述沟槽的各自的内部，隔着所述第一绝缘膜形成控制电极的工序；以及在所述沟槽的各自的内部形成设置在所述控制电极之上的第二绝缘膜的工序，该第二绝缘膜的上表面处于比沿着所述沟槽的壁面延伸的所述第一绝缘膜的上端靠下的位置。还具备将相邻的所述沟槽之间的所述半导体层蚀刻到所述控制电极的所述上端的附近的深度的工序；以及形成从所述半导体层的表面到达所 述控制电极的上端和所述控制电极的下端之间的深度的第二导电型的第一半导体区域的工序。而且具备：形成覆盖所述第一绝缘膜、所述第二绝缘膜及所述第一半导体区域的第一导电型的导电层，并形成在所述第一半导体区域的上部扩散了第一导电型的杂质的第二半导体区域的工序；以及回蚀所述导电层，并在所述第二半导体区域的所述表面形成接触孔的工序。 
附图说明
图1是表示实施方式的半导体装置的示意性剖视图。 
图2是表示实施方式的半导体装置的制造过程的示意性剖视图。 
图3是表示继图2之后的制造过程的示意性剖视图。 
图4是表示继图3之后的制造过程的示意性剖视图。 
图5是表示继图4之后的制造过程的示意性剖视图。 
图6是表示继图5之后的制造过程的示意性剖视图。 
图7是表示继图6之后的制造过程的示意性剖视图。 
图8是表示继图7之后的制造过程的示意性剖视图。 
图9是表示继图8之后的制造过程的示意性剖视图。 
图10是表示实施方式的半导体装置的制造过程中的晶片剖面的示意图。 
图11是表示实施方式的半导体装置的制造过程中的蚀刻过程的示意性剖视图。 
具体实施方式
以下，参照附图对实施方式进行说明。另外，对图中的相同部分赋予相同附图标记并适当省略其详细说明，并对不同部分进行说明。下述实施方式中，将第一导电型作为n型、将第二导电型作为p型进行说明，但是，也可以将第一导电型作为p型、将第二导电型作为n型。此外，适当参照图中所示的X-Y正交坐标进行说明。 
图1是表示实施方式的半导体装置100的示意性剖视图。半导体装置100例如是具有沟槽栅构造的功率MOSFFET，可以使用硅晶片形成。例如，使用在n型硅晶片之上外延生长了低浓度的n型硅层的晶片。 
以下的说明中，示出使用硅晶片制造的例子，但并非限定于此。例如也可以使用碳化硅（SiC）、氮化镓（GaN）等化合物半导体。 
半导体装置100例如具备n型硅层即n型漂移层10（半导体层）以及p型基底区域20（第一半导体区域）。p型基底区域20设置在n型漂移层10之上。而且，在以贯通p型基底区域20而到达n型漂移层10的深度设置的沟槽3的内部，具备栅电极30（第一控制电极）。栅电极30隔着设置于沟槽3的内面的栅极绝缘膜5（第一绝缘膜）与p型基底区域20对置。沟槽3例如设置为在图1的纵深（日本語：奥行き)方向上延伸的带状。 
半导体装置100还具备设置在p型基底区域20之上的n型源极区域27（第二半导体区域）、以及p型接触区域35（第三半导体区域）。p型接触区域35选择性地设置于n型源极区域27上设置的接触孔33的底面。 
另外，在沟槽3的底部和栅电极30之间设置有场板电极7（第二控制电极）。场板电极7隔着场板绝缘膜9与n型漂移层10对置。 
另外，在接触孔33的内部，设置有与n型源极区域27和p型接触区域35相接的源电极40。源电极40覆盖设置在栅电极30之上的绝缘膜15（第二绝缘膜）、在绝缘膜15的侧面延伸的栅极绝缘膜5、以及设置在n型源极区域27之上的n型多晶硅层25（导电层）。另一方面，在n型漂移层10的下表面侧设置有漏电极50。漏电极50经由与n型漂移层10的下表面10b相接的n型漏极层43而与n型漂移层10电连接。 
在本实施方式中，栅极绝缘膜5沿着绝缘膜15的侧面向上方延伸，其上端5a比绝缘膜15的上表面15a突出。由此，容易进行接触孔33的形成。以下参照图2~图9说明半导体装置100的制造方法。图2（a）~图9（b）是表示半导体装置100的制造过程的示意性剖视图。 
如图2（a）所示，在n型半导体层10形成沟槽3。n型半导体层10例如是厚度5~10μm、具有1×1016~3×1016cm-3的杂质浓度的n型硅层。 
在n型半导体层10的上表面10a，例如形成由硅氧化膜构成的蚀刻掩模53，并使用RIE（Reactive Ion Etching：反应离子蚀刻）法形成多个沟槽3。沟槽3沿着n型半导体层10的上表面10a并排设置，例如形成为在图2（a）的纵深方向上延伸的带状。相邻的沟槽3的开口部的间隔例如为1μm以下。 
接着，如图2（b）所示，例如使用CDE（Chemical Dry Etching：化学干法蚀刻）法蚀刻沟槽3的内面，扩大其宽度。由此，除去在RIE的过程中形成在沟槽3的内面上的损伤层。结果，沟槽3的宽度例如成为0.3~1.0μm，其深度DT为1~10μm。 
接着，除去蚀刻掩模53，如图2（c）所示，形成覆盖沟槽3的内面的场板绝缘膜9。场板绝缘膜9例如是将n型半导体层10（n型硅层）热氧化后的硅氧化膜（SiO2膜），形成为50~300nm的厚度。 
接着，如图3（a）所示，形成埋入沟槽3的内部的多晶硅层7a。多晶硅层7a例如使用CVD（Chemical Vapor Deposition：化学气相沉积）法来形成。并且，将n型杂质扩散到多晶硅层7a，使其具有导电性。 
接着，如图3（b）所示，将多晶硅层7a回蚀，在沟槽3的下部形成场板电极7。在多晶硅层7a的蚀刻中，例如使用CDE法。 
接着，如图4（a）所示，例如通过湿法蚀刻除去沟槽3的开口3a和场板电极7之间的场板绝缘膜9，使场板电极7的上端7b露出。 
接着，如图4（b）所示，在沟槽3的上部的壁面3b形成栅极绝缘膜5（第一绝缘膜）。栅极绝缘膜5例如是硅氧化膜，通过将露出到壁面3b的n型半导体层10热氧化而形成。而且，使栅极绝缘膜5的厚度比场板绝缘膜9薄。同时，场板电极7的上端7b也被热氧化，形成绝缘层57。 
接着，如图5（a）所示，形成埋入沟槽3的上部的多晶硅层30a。多晶硅层30a例如使用CVD法形成。并且，将n型杂质扩散到多晶硅层30a，使其具有导电性。 
接着，如图5（b）所示，将多晶硅层30a回蚀，在场板电极7之上形成栅电极30。多晶硅层30a回蚀到沟槽3的内部的规定深度。由此，在栅电极30之上形成空间3c。此外，栅电极30隔着栅极绝缘膜5与n型半导体层10对置。场板电极7和栅电极30之间通过绝缘膜57绝缘。 
接着，如图6（a）所示，形成埋入栅电极30之上的空间3c的绝缘膜15b（第二绝缘膜）。绝缘膜15b例如是硅氧化膜，可以通过使用了TEOS（TetraEthOxySilane：正硅酸乙酯）的CVD法形成。 
接着，如图6（b）所示，例如使用RIE法将绝缘膜15b回蚀，在栅电极30之上形成埋入了空间3c的绝缘膜15。即，控制蚀刻量，以使绝缘膜 15的上表面15a成为与n型半导体层10的上表面10a大致相同的位置。 
并且，通过湿法蚀刻绝缘膜15的上表面15a，使其与n型半导体层10的上表面10a相比向内侧凹陷。例如，对于由包含稀释了的氢氟酸的蚀刻液引起的蚀刻速度而言，由热氧化形成的硅氧化膜比使用CVD法形成的硅氧化膜慢。即，栅极绝缘膜5的蚀刻速度比绝缘膜15的蚀刻速度慢。因此，湿法蚀刻后的绝缘膜15的上表面15a位于沿着沟槽3的壁面延伸的栅极绝缘膜5的上端5a之下。换言之，栅极绝缘膜5的上端5a与绝缘膜15的上表面15a相比更向上方突出。 
接着，如图7（a）所示，将相邻的沟槽3之间的n型半导体层10蚀刻到栅电极30的上端30a附近的深度。例如，使用RIE法，在硅氧化膜和硅的选择比成为1：7的条件下进行蚀刻。 
接着，如图7（b）所示，从n型半导体层10的上表面10a向深度方向（Y方向）形成p型基底区域20。例如，将作为p型杂质的硼（B），离子注入到n型半导体层10的上表面10a，施加热处理使硼活性化，并且使其向Y方向扩散。p型基底区域的p型杂质的浓度例如为5×1016~5×1017cm-3。 
p型基底区域20被设置为从n型半导体层10的上表面10a到栅电极30的上端30a和下端30b之间的深度。即，其下端形成为不超过栅电极30的下端30b的深度。 
接着，如图8（a）所示，形成含有n型杂质、例如磷（P）的n型多晶硅层25（导电层）。n型多晶硅层25覆盖绝缘膜15、栅极绝缘膜5以及p型基底区域20的表面。在该过程中，n型多晶硅层25所包含的n型杂质扩散到p型基底区域20的上部，形成n型源极区域27。n型杂质扩散到比栅电极30的上端30a更深的位置。由此，形成隔着栅极绝缘膜5与栅电极30对置的n型源极区域27。换言之，在图7（a）所示的n型半导体层10的蚀刻工序中，考虑形成n型多晶硅层25的过程中的n型杂质的扩散深度，来控制蚀刻后的n型半导体层10的上表面10a的位置。 
接着，如图8（b）所示，将n型多晶硅层25回蚀，在n型源极区域27的中央形成接触孔33。n型多晶硅层25例如使用深度方向（Y方向）的蚀刻速度比横向（X方向）的蚀刻速度快的条件的RIE法来形成。这时，n型多晶硅层25的整个面被蚀刻，但对于在绝缘层15的侧面形成的部分而 言，Y方向的厚度比其它部分厚，因此对于n型源极区域27的蚀刻成为掩模。即，在相邻的沟槽3之间，在n型多晶硅层25的厚度较薄的中央的部分，n型多晶硅层25被完全回蚀，并且n型源极区域27被蚀刻。另一方面，在绝缘膜15的侧面形成的n型多晶硅层25没有被完全回蚀，其下的n型源极区域27被保持。 
这样，通过利用了在沟槽3设置在上部的绝缘膜15和n型源极区域27之间的阶差的自对准（self-alignment），可以在n型源极区域27的中央形成接触孔33。 
接着，如图9（a）所示，在接触孔33的底面，离子注入p型杂质例如硼（B），形成p型接触区域35。p型接触区域35的p型杂质浓度例如为1×1018~5×1018cm-3，比p型基底区域20的p型杂质浓度高。此外，p型接触区域35作为与p型基底区域20连接的p型区域而形成。 
接着，如图9（b）所示，形成覆盖绝缘膜15和栅极绝缘膜5、并与p型接触区域35和n型源极区域27相接的源电极40。源电极40延伸设置到接触孔33的内部。此后，形成源电极40与形成在接触孔33的底面的p型接触区域35和在侧面露出的n型源极区域27相接的所谓沟槽接触构造。并且，在n型半导体层10（n型漂移层）的下表面侧形成漏电极50，从而结束晶片工艺（参见图1）。 
图10是表示半导体装置100的制造过程中的晶片剖面的示意图。图10（a）是在沟槽3的上部的空间3c中形成了绝缘膜15的状态的剖视图。图10（b）是将相邻的沟槽3之间的n型半导体层10蚀刻了的状态的剖视图。图10（c）是将半导体层相邻的绝缘膜15之间扩大了的剖视图。 
如图10（a）所示，绝缘膜15在沟槽3的内部设置在栅电极30之上。而且，绝缘膜15的上表面15a形成在比n型半导体层10的上表面10a稍低的位置。 
如图10（b）所示，蚀刻后的n型半导体层10的上表面10a位于栅电极30的上端30a的附近。此外，绝缘膜15的两侧的部分与其上表面15a相比更向上方突出。 
在图10（c）所示的例子中，栅极绝缘膜5沿着绝缘膜15的侧面向上方延伸，其上端5a比绝缘膜15的上表面15a突出。 
在这种构造的绝缘膜15和栅极绝缘膜5之上形成了n型多晶硅层25的情况下，由于在绝缘膜15的两侧突出地设置的部分的效果，绝缘膜15之上形成的n型多晶硅层25的膜厚，与没有突出的部分的情况相比变厚。由此，可以延长对绝缘膜15之上形成的n型多晶硅层25进行蚀刻的时间。 
图11是表示半导体装置100的制造过程中的n型多晶硅层25的蚀刻过程的示意性剖视图。将覆盖绝缘膜15和栅极绝缘膜5的n型多晶硅层25的蚀刻前的表面用虚线表示。 
在n型多晶硅层25的蚀刻工序中，其蚀刻时间被在绝缘膜15之上形成的n型多晶硅层25的厚度dP1所限制。即，若在将绝缘膜15之上形成的n型多晶硅层25完全除去后继续蚀刻，则绝缘膜15的厚度变薄，栅极源极间的绝缘耐压降低。因此，不优选在绝缘膜15之上的n型多晶硅层25被完全回蚀后，再继续蚀刻。 
另一方面，在相邻的沟槽3之间，将n型源极区域27之上形成的n型多晶硅层25回蚀后，蚀刻n型源极区域27，选择性地形成接触孔33。因此，在将n型多晶硅层25完全回蚀后，也继续蚀刻。 
因而，在n型源极区域27之上形成的n型多晶硅层25被完全回蚀时，优选在绝缘膜15之上残留着n型多晶硅层25。即，优选在绝缘膜15之上形成的n型多晶硅层25的厚度dP1比在n型源极区域27之上形成的n型多晶硅层25的厚度dP2厚。而且，dP1和dP2的差越大，则越能够延长n型源极区域27的蚀刻时间，可以加深接触孔33的深度dH。 
在本实施方式中，沿着绝缘膜15的侧面延伸的栅极绝缘膜5的上端5a与绝缘膜15的上表面相比向上方突出。由此，在绝缘膜15之上形成的n型多晶硅层25的厚度dP1，与栅极绝缘膜5的上端5a位于和绝缘膜15的上表面相同位置或比其靠下的情况相比，变厚。另一方面，n型源极区域27之上的n型多晶硅层25的厚度dP2不依赖于栅极绝缘膜5的上端5a的位置。因而，能够使在绝缘膜15之上形成的n型多晶硅层25的厚度dP1，比在n型源极区域27之上形成的n型多晶硅层25的厚度dP2厚，可以加深接触孔33。 
如上所述，在本实施方式中，在通过自对准形成接触孔33的工序中，使在绝缘膜15之上形成的n型多晶硅层25形成得较厚。而且，可以使接 触孔33形成得较深，将p型接触区域35形成在较深的位置。由此，可以降低经由p型接触区域35的空穴的排出路径上的排出电阻。而且，通过将p型基底区域20中蓄积的空穴顺利地排出到源电极40，能够提高开关特性，并降低开关损失。 
并且，由于在n型漂移层10中产生的空穴也被有效地排出，因此雪崩耐压也得到提高。此外，可以抑制n型漂移层10、p型基底区域20以及n型源极区域27之间的寄生晶体管的导通、并防止闩锁效应。 
虽然说明了本发明的某些实施方式，但是，这些实施方式是作为例子来提示的，并非试图限定发明的范围。这些新的实施方式能够以其它各种方式来实施，在不脱离发明主旨的范围内可以进行各种省略、置换和变更。这些实施方式和其变形包含在发明的范围或主旨内，并且包含在权利要求书所记载的发明及与其等同的范围内。 
符号说明 
3…沟槽、3a…开口、3b…壁面、3c…空间、5…栅极绝缘膜、5a…上端、7…场板电极、7a、30a…多晶硅层、7b…上端、9…场板绝缘膜、10…n型半导体层（n型漂移层）、10a…上表面、10b…下表面、15、15b…绝缘膜、15a…上表面、20…p型基底区域、25…n型多晶硅层、27…n型源极区域、30…栅电极、30a…上端、30b…下端、33…接触孔、35…p型接触区域、40…源电极、43…n型漏极层、50…漏电极、53…蚀刻掩模、57…绝缘层、100…半导体装置 。

Claims (5)

1.一种半导体装置的制造方法，其特征在于，具备：
在并排设置于第一导电型的半导体层的多个沟槽的内面，形成第一绝缘膜的工序；
在所述沟槽的各自的内部，隔着所述第一绝缘膜形成控制电极的工序；
在所述沟槽的各自的内部，形成设置在所述控制电极之上的第二绝缘膜的工序，该第二绝缘膜的上表面处于比沿着所述沟槽的壁面延伸的所述第一绝缘膜的上端靠下的位置；
将相邻的所述沟槽之间的所述半导体层，蚀刻到所述控制电极的所述上端的附近的深度的工序；
形成从所述半导体层的表面到达所述控制电极的上端和所述控制电极的下端之间的深度的第二导电型的第一半导体区域的工序；
形成覆盖所述第一绝缘膜、所述第二绝缘膜及所述第一半导体区域的第一导电型的导电层，并形成在所述第一半导体区域的上部扩散了第一导电型的杂质的第二半导体区域的工序；以及
对所述导电层进行回蚀，并在所述第二半导体区域的所述表面形成接触孔的工序。
2.如权利要求1所述的半导体装置的制造方法，其特征在于，还具备：
在所述接触孔的底面形成所述第二导电型的第三半导体区域的工序；以及
形成与所述第二半导体区域和所述第三半导体区域相接、并覆盖所述第一绝缘膜和所述第二绝缘膜的主电极的工序。
3.如权利要求1或2所述的半导体装置的制造方法，其特征在于，
所述半导体层为硅层，所述第一绝缘膜是将所述半导体层热氧化后的硅氧化膜。
4.一种半导体装置，其特征在于，具备：
第一导电型的半导体层；
第二导电型的第一半导体区域，设置在所述半导体层之上；
第一控制电极，设置在贯通所述第一半导体区域并且深度到达所述半导体层的沟槽的内部，隔着第一绝缘膜设置在所述沟槽的内部；
第二半导体区域，设置在所述第一半导体区域之上；
第三半导体区域，选择性地设置于在所述第二半导体区域设置的接触孔的底面，与所述第一半导体区域连接；
第二绝缘膜，设置在所述第一控制电极之上；以及
主电极，与所述第二半导体区域及所述第三半导体区域相接，
其中，所述第一绝缘膜沿着所述第二绝缘膜的侧面延伸，所述第一绝缘膜的上端比所述第二绝缘膜的上表面突出。
5.如权利要求4所述的半导体装置，其特征在于，还具备：
第二控制电极，设置在所述沟槽的底部与所述第一控制电极之间。
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