JP2010205822A - 半導体装置の製造方法 - Google Patents
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Abstract
【課題】メモリセル領域および周辺回路領域に素子分離溝を同時に形成するときに、メモリセル領域の素子分離溝の深さを十分深くすると共に、周辺回路領域の素子分離溝の深さが深くなりすぎることを防止する。
【解決手段】素子分離溝を形成する際に、半導体基板１上に形成した絶縁膜を加工するとき、メモリセル領域の薄い絶縁膜についてはすべて除去するようにエッチングし、周辺回路領域の厚い絶縁膜については途中で加工が止まるようにエッチングし、この後、周辺回路領域の残存する絶縁膜をエッチングストッパーとして半導体基板１をエッチングし、次いで、周辺回路領域の残存する絶縁膜をすべて除去した後、再び半導体基板１をエッチングした。
【選択図】図７
【解決手段】素子分離溝を形成する際に、半導体基板１上に形成した絶縁膜を加工するとき、メモリセル領域の薄い絶縁膜についてはすべて除去するようにエッチングし、周辺回路領域の厚い絶縁膜については途中で加工が止まるようにエッチングし、この後、周辺回路領域の残存する絶縁膜をエッチングストッパーとして半導体基板１をエッチングし、次いで、周辺回路領域の残存する絶縁膜をすべて除去した後、再び半導体基板１をエッチングした。
【選択図】図７
Description
本発明は、半導体基板にＳＴＩ（shallow trench isolation）の素子分離溝を形成する場合に好適する半導体装置の製造方法に関する。
多数のメモリセルを備えた半導体装置、例えばＮＡＮＤ型フラッシュメモリにおいては、メモリセルトランジスタおよび周辺回路領域のトランジスタのそれぞれを素子分離領域（例えばＳＴＩ（shallow trench isolation））により区切って活性領域を形成している。この場合、メモリセルトランジスタの形成領域（以下、メモリセル領域と称す）では、集積度を高める必要上から素子分離領域の幅寸法を狭く形成し、周辺回路領域では、素子分離領域の幅寸法をメモリセル領域における素子分離領域の幅寸法より広く形成している。
上記素子分離領域を形成する場合、まず、リソグラフィーにてレジストの塗布・露光・現像を行った後、シリコン窒化膜等をマスクにしてドライエッチングによりトレンチ状に加工して素子分離溝を形性する。この場合、浮遊ゲート、シリコン酸化膜（メモリセル領域ではトンネル絶縁膜、周辺回路領域ではゲート絶縁膜）、シリコン基板の順にドライエッチング（例えばＲＩＥ（reactive ion etching））により加工している。この後、上記したように形成した素子分離溝にシリコン酸化膜等の絶縁膜を埋め込んでいる。
上記したように、ドライエッチングによりシリコン基板を加工する場合、メモリセル領域では素子分離溝の開口幅が狭いため、エッチングによるシリコンの削れ量が少なくなる。これに対して、周辺回路領域では素子分離溝の開口幅が広いため、エッチングによるシリコンの削れ量が多くなる。この結果、メモリセル領域に比べて周辺回路領域の方が素子分離溝の深さが深くなってしまう傾向がある。
メモリセル領域において十分な素子分離を行なうために、素子の微細化に伴いメモリセル領域の素子分離溝の深さは深くなる傾向にあるが、そうすると周辺回路領域の素子分離溝の深さがさらに深くなってしまう。メモリセル領域および周辺回路領域の素子分離溝に素子分離絶縁膜としてポリシラザン塗布膜を硬化させたシリコン酸化膜を埋め込む場合、周辺回路領域に体積が大きなシリコン酸化膜が形成されることになる。このポリシラザン塗布膜を硬化させたシリコン酸化膜の体積がおおきいと、ポリシラザン塗布膜の硬化時の引っ張り応力によりシリコン基板にクラック（ひび）が入り、ジャンクションリークが増加してしまうという問題点があった。
また、周辺回路領域の高電圧用トランジスタ用にＬＤＤ構造の高濃度不純物領域を形成する場合に、半導体基板の内部においてｐｎ接合が形成される深さ、つまりイオン注入時に不純物濃度がピークレベルにある深さの位置において、シリコン酸化膜からの応力により結晶欠陥を核とした線状欠陥である転位が半導体基板内で発生しやすくなり、ｐｎ接合のリーク電流が増大するという問題点があった。
本発明は、メモリセル領域および周辺回路領域に素子分離溝をエッチングにより同時に形成するときに、メモリセル領域の素子分離溝の深さを十分深くすると共に、周辺回路領域の素子分離溝の深さが深くなりすぎることを防止する半導体装置の製造方法を提供することを目的とする。
本発明の一態様の半導体装置の製造方法は、メモリセルトランジスタが形成されるメモリセル領域と高電圧用トランジスタが形成される周辺回路領域を有する半導体基板上に絶縁膜を形成する工程であって、前記メモリセル領域に形成される絶縁膜の膜厚より前記周辺回路領域に形成される絶縁膜の膜厚を厚く形成する工程と、前記メモリセル領域および前記周辺回路領域の前記絶縁膜上に第１のポリシリコン膜およびシリコン窒化膜を順次形成する工程と、前記メモリセル領域および前記周辺回路領域の素子分離溝が形成される部分に対応して開口部が形成されるように前記シリコン窒化膜をマスク加工し、加工された前記シリコン窒化膜をマスクにして前記第１のポリシリコン膜を除去する工程と、前記第１のポリシリコン膜の除去により露出した前記絶縁膜を加工する工程であって、前記メモリセル領域の前記露出した絶縁膜は全て除去し、前記周辺回路領域の前記露出した絶縁膜については所定の膜厚だけ残存するように加工する工程と、前記メモリセル領域の前記絶縁膜の除去により露出した前記半導体基板をエッチングし、第１の深さ寸法を有する溝を形成する工程と、前記周辺回路領域に残存した絶縁膜を全て除去した後に、前記周辺回路領域の露出した半導体基板および前記メモリセル領域の溝を同時にエッチングして、前記メモリセル領域に前記第１の深さ寸法より深い第２の深さ寸法の第１の素子分離溝を、また前記周辺回路領域に前記第２の深さ寸法より浅い第３の深さ寸法の第２の素子分離溝を形成する工程と、前記第１および第２の素子分離溝にそれぞれ素子分離絶縁膜を埋め込む工程とを備えたところに特徴を有する。
本発明の他の態様の半導体装置の製造方法は、メモリセルトランジスタが形成されるメモリセル領域と低電圧用トランジスタが形成される第１の周辺回路領域及び高電圧用トランジスタが形成される第２の周辺回路領域を有する半導体基板上に絶縁膜を形成する工程であって、前記メモリセル領域に形成される絶縁膜の膜厚と前記第１の周辺回路領域の前記低電圧用トランジスタのゲート電極が形成される部分に対応する絶縁膜の膜厚とを同じ膜厚で形成すると共に前記第１の周辺回路領域の素子分離溝が形成される部分に対応する絶縁膜の膜厚と前記第２の周辺回路領域に形成される絶縁膜の膜厚とを同じ膜厚で且つ前記メモリセル領域に形成される絶縁膜の膜厚より厚く形成する工程と、前記メモリセル領域および前記第１の周辺回路領域ならびに前記第２の周辺回路領域の前記絶縁膜上に第１のポリシリコン膜およびシリコン窒化膜を順次形成する工程と、前記メモリセル領域および前記第１の周辺回路領域ならびに前記第２の周辺回路領域の素子分離溝が形成される部分に対応して開口部が形成されるように前記シリコン窒化膜をマスク加工し、加工された前記シリコン窒化膜をマスクにして前記第１のポリシリコン膜を除去する工程と、前記第１のポリシリコン膜の除去により露出した前記絶縁膜を加工する工程であって、前記メモリセル領域の前記露出した絶縁膜は全て除去し、前記第１および第２の周辺回路領域の前記露出した絶縁膜については所定の膜厚だけ残存するように加工する工程と、前記メモリセル領域の前記絶縁膜の除去により露出した前記半導体基板をエッチングし、第１の深さ寸法を有する溝を形成する工程と、前記第１および第２の周辺回路領域に残存した絶縁膜を全て除去した後に、前記第１および第２の周辺回路領域の露出した半導体基板および前記メモリセル領域の溝を同時にエッチングして、前記メモリセル領域に前記第１の深さ寸法より深い第２の深さ寸法の第１の素子分離溝を、また前記第１の周辺回路領域に前記第２の深さ寸法より浅い第３の深さ寸法の第２の素子分離溝を、前記第２の周辺回路領域に前記第２の深さ寸法より浅い第４の深さ寸法の第３の素子分離溝を形成する工程と、前記第１および第２ならび第３の素子分離溝にそれぞれ素子分離絶縁膜を埋め込む工程とを備えたところに特徴を有する。
本発明によれば、メモリセル領域および周辺回路領域に素子分離溝をエッチングにより同時に形成するときに、メモリセル領域の素子分離溝の深さを十分深くすることができると共に、周辺回路領域の素子分離溝の深さが深くなりすぎることを防止できる。
（第１実施形態）
以下、本発明をＮＡＮＤ型フラッシュメモリ装置に適用した場合の第１実施形態について、図１ないし図９を参照しながら説明する。尚、以下の図面の記載において、同一又は類似の部分には同一又は類似の符号で表している。但し、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なる。
以下、本発明をＮＡＮＤ型フラッシュメモリ装置に適用した場合の第１実施形態について、図１ないし図９を参照しながら説明する。尚、以下の図面の記載において、同一又は類似の部分には同一又は類似の符号で表している。但し、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なる。
まず、本実施形態のＮＡＮＤ型フラッシュメモリ装置の構成を説明する。
図１は、ＮＡＮＤ型のフラッシュメモリ装置のメモリセル領域に形成されるメモリセルアレイの一部を示す等価回路図である。
図１は、ＮＡＮＤ型のフラッシュメモリ装置のメモリセル領域に形成されるメモリセルアレイの一部を示す等価回路図である。
ＮＡＮＤ型フラッシュメモリ装置のメモリセルアレイは、２個の選択ゲートトランジスタＴｒｓと、当該選択ゲートトランジスタＴｒｓ間に対して直列接続された複数個（例えば３２個）のメモリセルトランジスタＴｒｍとからなるＮＡＮＤセルユニットＳＵが行列状に形成されることにより構成されている。ＮＡＮＤセルユニットＳＵ内において、複数個のメモリセルトランジスタＴｒｍは隣接するもの同士でソース／ドレイン領域を共用して形成されている。
図１中Ｘ方向（ワード線方向、ゲート幅方向に相当）に配列されたメモリセルトランジスタＴｒｍは、ワード線（コントロールゲート線）ＷＬにより共通接続されている。また、図１中Ｘ方向に配列された選択ゲートトランジスタＴｒｓ１は選択ゲート線ＳＧＬ１で共通接続され、選択ゲートトランジスタＴｒｓ２は選択ゲート線ＳＧＬ２で共通接続されている。選択ゲートトランジスタＴｒｓ１のドレイン領域にはビット線コンタクトＣＢが接続されている。このビット線コンタクトＣＢは図１中Ｘ方向に直交するＹ方向（ゲート長方向、ビット線方向に相当）に延びるビット線ＢＬに接続されている。また、選択ゲートトランジスタＴｒｓ２はソース領域を介して図１中Ｘ方向に延びるソース線ＳＬに接続されている。
図２はメモリセル領域の一部のレイアウトパターンを示す。この図２において、半導体基板としてのシリコン基板１に、素子分離領域としてのＳＴＩ２が図２中Ｙ方向に沿って所定間隔で複数本形成され、これによって活性領域３が図２中Ｘ方向に分離形成されている。上記活性領域３と直交する図２中Ｘ方向に沿って所定間隔でメモリセルトランジスタのワード線ＷＬが形成されている。この場合、ワード線ＷＬと活性領域３は、格子状に形成されており、例えばワード線ＷＬ３２本を一組とするＮＡＮＤ列を形成している。
また、ＮＡＮＤ列の両端には、それぞれ一対の選択ゲートトランジスタの選択ゲート線ＳＧＬ１、ＳＧＬ２が形成されている。一対の選択ゲート線ＳＧＬ１がドレイン側であり、一対の選択ゲート線ＳＧＬ２がソース側である。一対の選択ゲート線ＳＧＬ１間の活性領域３にはビット線コンタクトＣＢがそれぞれ形成されている。ビット線コンタクトＣＢは、ホール配置を１つおきにビット線方向にずらして２列に配置（即ち、隣接するもの同士でビット線方向に交互にずらして２列に配置）されており、これにより所謂チドリ配置される構成となっている。
また、一対の選択ゲート線ＳＧＬ２間の活性領域３にはソース線コンタクトＣＳがそれぞれ形成されている。ソース線コンタクトＣＳは、ビット線コンタクトＣＢとは異なり、ライン状の１本の溝パターンから構成されたワード線方向に延びるライン状パターンである。
また、上記構成の場合、ＮＡＮＤ列をひとつおきにソース/ドレイン反転させて、ビット線コンタクトＣＢおよびソース線コンタクトＣＳを隣接ＮＡＮＤ列間で共用し、繰り返し配置することにより、セルアレイを形成している。また、ワード線ＷＬと交差する活性領域３上にはメモリセルトランジスタのゲート電極ＭＧが形成され、選択ゲート線ＳＧＬ１、２と交差する活性領域３上には選択ゲートトランジスタのゲート電極ＳＧが形成されている。
図３は、上記したＮＡＮＤ型フラッシュメモリ装置の製造工程の途中段階における模式的な断面構造を示すものである。尚、図３（ａ）は図２に示したメモリセル領域における切断線Ａ−Ａで示す部分、即ち、ワード線ＷＬに沿って切断した部分の断面図である。また、図３（ｂ）は周辺回路領域のうちの低電圧用トランジスタが形成される第１の周辺回路領域の断面図であり、図３（ｃ）は周辺回路領域のうちの高電圧用トランジスタが形成される第２の周辺回路領域の断面図である。
上記図３（ａ）、（ｂ）、（ｃ）において、シリコン基板１には、活性領域２で挟まれた部分にＳＴＩ３を形成するためのトレンチ（素子分離溝）４が形成されている。メモリセル領域のトレンチ４（第１の素子分離溝）のシリコン基板１の上面からの深さ寸法ｄ１は、隣接セルとの間で誤書き込みが起こらない程度の十分な深さ寸法が確保されるように設定されている。また、第１の周辺回路領域のトレンチ４（第２の素子分離溝）のシリコン基板１の上面からの深さ寸法ｄ２は、トレンチ４に埋め込まれるシリコン酸化膜７で引っ張り応力が生じない程度の深さ寸法に設定されている。さらに第２の周辺回路領域のトレンチ４（第３の素子分離溝）のシリコン基板１の上面からの深さ寸法ｄ３はシリコン酸化膜７で引っ張り応力が生じない程度の深さ寸法でｄ３＜ｄ２となる深さ寸法に設定されている。なお、第１の周辺回路領域のシリコン基板１の上面を基準にした際の、第１の周辺回路領域のトレンチ４の底面の位置は第２の周辺回路領域のトレンチ４の底面の位置と等しい。
図３（ａ）において、メモリセル領域における活性領域２のシリコン基板１の上面には、シリコン酸化膜５（メモリセルトランジスタのトンネル絶縁膜１０）、フローティングゲート電極となるポリシリコン（多結晶シリコン）膜６、ＯＮＯ（silicon oxide - silicon nitride - silicon oxide）膜やアルミナ（Al2O3）膜などの高誘電率膜からなる電極間絶縁膜１３、コントロールゲート電極となるポリシリコン膜８が積層形成されている。電極間絶縁膜１３はポリシリコン膜６の上面および側面に沿って形成されると共にシリコン酸化膜７の上面に延出し、隣接するポリシリコン膜６上に形成された電極間絶縁膜１３と連続している。ポリシリコン膜８は電極間絶縁膜１３に沿ってシリコン酸化膜７上に延出することで隣接するポリシリコン膜８同士で接続され、図中左右方向に延出するワード線（ＷＬ）を構成している。
図３（ｂ）において、第１の周辺回路領域における活性領域２のシリコン基板１の上面には、シリコン酸化膜５（低電圧用トランジスタのゲート絶縁膜１２）、低電圧用トランジスタの下部ゲート電極となるポリシリコン膜６、低電圧用トランジスタの上部ゲート電極となるポリシリコン膜８が積層されている。図３（ｃ）において、第２の周辺回路領域における活性領域２のシリコン基板１の上面には、シリコン酸化膜５（高電圧用トランジスタのゲート絶縁膜１１）、高電圧用トランジスタの下部ゲート電極となるポリシリコン膜６、高電圧用トランジスタの上部ゲート電極となるポリシリコン膜８が積層されている。なお、図３（ｂ）および（ｃ）において、ポリシリコン膜８はシリコン酸化膜７上に延出し、隣接するポリシリコン膜８同士で接続され、図中左右方向に延出している。
そして、各トレンチ４の内部には、ポリシラザン塗布膜を硬化させたシリコン酸化膜（素子分離絶縁膜）７が埋め込み形成され、素子分離領域としてのＳＴＩ３が形成される。図３（ａ）において、シリコン酸化膜７の上部はシリコン基板１の表面から突出し、かつシリコン酸化膜７の上面の高さがポリシリコン膜６の上面の高さより低くなるよう形成されている。また、図３（ｂ）および（ｃ）において、シリコン酸化膜７の上面の高さはポリシリコン膜６の上面の高さと等しくなるよう形成されている。
次に、上記したＮＡＮＤ型フラッシュメモリ装置のＳＴＩ３を形成する製造工程について、図４ないし図８を参照して説明する。尚、図４ないし図８中の（ａ）は、図３（ａ）に対応しており、図４ないし図８中の（ｂ）は、図３（ｂ）に対応しており、図４ないし図８中の（ｃ）は、図３（ｃ）に対応している。
まず、図４に示すように、メモリセル領域および第１の周辺回路領域ならびに第２の周辺回路領域のシリコン基板１にシリコン酸化膜５（トンネル絶縁膜１０、ゲート絶縁膜１１、１２）を熱酸化にて形成した後、ポリシリコン膜６を堆積し、更に、ハードマスク材となるシリコン窒化膜９を堆積する。続いて、フォトリソグラフィとドライエッチング（例えばＲＩＥ）により、各領域においてＳＴＩが形成される部分に対応して開口部が形成されるようにシリコン窒化膜９をマスク加工する。
この構成の場合、メモリセル領域のシリコン酸化膜５は、図４（ａ）に示すように、膜厚が薄いトンネル絶縁膜１０であり、第２の周辺回路領域のシリコン酸化膜５は、図４（ｃ）に示すように、膜厚がトンネル絶縁膜１０の膜厚より厚いゲート絶縁膜１１である。そして、第１の周辺回路領域のシリコン酸化膜５は、図４（ｂ）に示すように、最終的にＳＴＩ３が形成される部分１２ａの膜厚寸法が第２の周辺回路領域に形成されるゲート絶縁膜１１の膜厚寸法と同程度に形成されている。さらに、低電圧用トランジスタのゲート電極を構成するポリシリコン膜６の下に位置する部分１２ｂのシリコン酸化膜５の膜厚寸法はメモリセル領域のトンネル絶縁膜１０の膜厚寸法と同程度に形成されている。尚、このように第１の周辺回路領域にて膜厚が異なるゲート絶縁膜１２（シリコン酸化膜５）を形成する方法については後述する。
次に、図５に示すように、シリコン窒化膜９をマスクにして、ドライエッチングによりシリコン酸化膜５が露出するまでポリシリコン膜６の加工を行う。これにより、複数のフローティングゲート電極、高電圧用トランジスタの下部ゲート電極、低電圧用トランジスタの下部ゲート電極が形成される。
続いて、図６に示すように、ドライエッチングにより露出したシリコン酸化膜５を加工する。このとき、図６（ａ）に示すように、メモリセル領域の露出したシリコン酸化膜５（トンネル絶縁膜１０）についてはすべて除去するようにエッチングし、周辺回路領域の露出したシリコン酸化膜５（ゲート絶縁膜１１、１２ａ）については、図６（ｂ）、（ｃ）に示すように、膜厚差を利用して、シリコン酸化膜５の途中で加工が止まり、所定膜厚だけシリコン酸化膜５が残存するように、エッチング時間を制御してエッチングする。
続いて、シリコンとシリコン酸化膜との選択性がある条件で、メモリセル領域において露出したシリコン基板１のドライエッチングを行う。これにより、図７（ａ）に示すように、メモリセル領域のシリコン基板１に予め決められた第１の深さ寸法（＜ｄ１）のトレンチ４が形成される。これに対して、第１および第２の周辺回路領域では、図７（ｂ）、（ｃ）に示すように、残存するシリコン酸化膜５がエッチングストッパーになり、シリコン基板１はエッチングされない。
この後、第１および第２の周辺回路領域に残存するシリコン酸化膜５を全て除去し、シリコン基板１を露出させる。次いで、図８に示すように、メモリセル領域に形成された溝および第１ならびに第２の周辺回路領域のシリコン基板１を同時にエッチングし、メモリセル領域においては深さ寸法ｄ１の第１の素子分離溝４、第１の周辺回路領域においては深さ寸法ｄ２の第２の素子分離溝４、第２の周辺回路領域においては深さ寸法ｄ３の第３の素子分離溝４をそれぞれ形成する（図３参照）。
この後、ＳＯＧ（spin on glass）法により、メモリセル領域、第１および第２の周辺回路領域上にポリシラザンを塗布してトレンチ４内に埋め込み、このポリシラザン塗布膜を硬化させることによりシリコン酸化膜７を形成する。
ここで、図４（ｂ）に示した第２の周辺回路領域のシリコン酸化膜５（ゲート絶縁膜１２）の製造工程について、図９ないし図１５を参照して説明する。
まず、図９に示すように、メモリセル領域、第１の周辺回路領域および第２の周辺回路領域のシリコン基板１上に、例えばシリコン窒化膜からなる犠牲膜１４をそれぞれ形成する。
まず、図９に示すように、メモリセル領域、第１の周辺回路領域および第２の周辺回路領域のシリコン基板１上に、例えばシリコン窒化膜からなる犠牲膜１４をそれぞれ形成する。
次に、メモリセル領域の犠牲膜１４上と、第１の周辺回路領域において最終的にＳＴＩが形成される部分１２ａを除く部分１２ｂの犠牲膜１４上とに、例えばレジスト膜からなるマスク材１５を形成する。その後、図１０に示すように、マスク材１５をマスクに、第１の周辺回路領域の部分１２ａの犠牲膜１４およびマスク材１５が形成されていない第２の周辺回路領域全面の犠牲膜１４をホット燐酸で除去し、露出したシリコン基板１をＲＩＥにより所定深さまでエッチングする。続いて、メモリセル領域および第１の周辺回路領域に形成されていたマスク材１５を除去する。
次に、図１１に示すように、エッチングされた第１の周辺回路領域の部分１２ａおよび第２の周辺回路領域全面のシリコン基板１上に、熱酸化により高電圧用トランジスタのゲート絶縁膜１１用のシリコン酸化膜５を形成する。
次に、図１２に示すように、メモリセル領域および第１の周辺回路領域に形成されていた犠牲膜１４を除去する。
次に、図１３に示すように、第１の周辺回路領域の部分１２ａに形成されたシリコン酸化膜５および高電圧用トランジスタ領域の全面に形成されたシリコン酸化膜５上に、例えばシリコン窒化膜からなるマスク材１６を形成する。
次に、図１３に示すように、第１の周辺回路領域の部分１２ａに形成されたシリコン酸化膜５および高電圧用トランジスタ領域の全面に形成されたシリコン酸化膜５上に、例えばシリコン窒化膜からなるマスク材１６を形成する。
次に、図１４に示すように、マスク材１６で覆われていないメモリセル領域および第１周辺回路領域のシリコン基板１の表面に、熱酸化によりメモリセルトランジスタのトンネル絶縁膜１０および低電圧用トランジスタのゲート絶縁膜１２用のシリコン酸化膜５を形成する。
次に、図１５に示すように、第１および第２の周辺回路領域のマスク材１６を除去することで、第１の周辺回路領域の部分１２ａには第２の周辺回路領域の高電圧用トランジスタのゲート酸化膜１１と同じ膜厚で、部分１２ｂにはメモリセル領域のメモリセルトランジスタのトンネル絶縁膜１０と同じ膜厚でシリコン酸化膜５が形成される。
このような構成の本実施形態によれば、第１の周辺回路領域のＳＴＩ３のトレンチ４の深さ寸法ｄ２および第２の周辺回路領域のＳＴＩ３のトレンチ４の深さ寸法ｄ３を必要十分なある程度の深さに抑えつつ、メモリセル領域のＳＴＩ３のトレンチ４の深さ寸法ｄ１を深くすることが可能となる。この結果、第１および第２の周辺回路領域のトレンチ４に埋め込まれたシリコン酸化膜７の体積を抑え、シリコン酸化膜７による引っ張り応力を抑えることができるので、第１および第２の周辺回路領域のシリコン基板１にクラックが入ることを防止でき、ジャンクションリークの発生を防止することができる。
図１６及び図１７は、本発明の第２実施形態を示すものである。尚、第１実施形態と同一構成には、同一符号を付している。この第２実施形態では、第１の周辺回路領域のシリコン酸化膜５（ゲート絶縁膜１２）のうちの膜厚寸法を第２の周辺回路領域のゲート絶縁膜１１の膜厚寸法と同程度に厚く形成した部分１２ａと、ＳＴＩ３のトレンチ４となる部分との間で、フォトリソグラフィの合わせずれが起こった場合について説明する。
尚、上記合わせずれが起こる場合には、第１の周辺回路領域のシリコン酸化膜５（ゲート絶縁膜１２）のうちの膜厚寸法を厚くした部分１２ａの幅寸法ｗ１（図１６参照）がＳＴＩ３のトレンチ４の幅寸法ｗ２（図１６参照）よりも小さくなり、且つ、膜厚寸法を厚くした部分１２ａがＳＴＩ３のトレンチ４の内側に配置されるような合わせずれが必ず起こるように構成している。このように構成する理由は、上記した合わせずれと反対の合わせずれが起こる場合、即ち、膜厚寸法を厚くした部分１２ａの幅寸法がＳＴＩ３のトレンチ４の幅寸法よりも大きかったり、膜厚寸法を厚くした部分１２ａの少なくとも一方の端部がＳＴＩ３のトレンチ４の外側に配置されるような合わせずれが起こる場合には、第１の周辺回路領域の低電圧用トランジスタの特性が悪くなるためである。
さて、上記フォトリソグラフィの合わせずれが起こっている状態で、図６に示すように、ドライエッチングによりシリコン酸化膜５を加工すると、第１の周辺回路領域のシリコン酸化膜５の膜厚寸法が厚いシリコン酸化膜５（１２ａ）については、シリコン酸化膜５の途中で加工が止まり、所定膜厚だけシリコン酸化膜５が残存するが、その両端部の膜厚寸法が薄いシリコン酸化膜５（１２ｂ）に対応する部分ではシリコン基板１が露出してしまう。このため、続いて、シリコン基板１のドライエッチングを行うと、図１６（ｂ）に示すように、残存するシリコン酸化膜５（１２ａ）の両端部のシリコン基板１が細い溝状に加工される。
この後、第１および第２の周辺回路領域に残存するシリコン酸化膜５（１２ａ、１１）をすべて除去し、シリコン基板１を露出させる。次いで、メモリセル領域および第１ならびに第２の周辺回路領域のシリコン基板１を同時にエッチングし、メモリセル領域においては深さ寸法ｄ１の第１の素子分離溝４、第１の周辺回路領域においては深さ寸法ｄ２の第２の素子分離溝４、第２の周辺回路領域においては深さ寸法ｄ３の第３の素子分離溝４をそれぞれ形成すると、図１７に示すような形状となる。この形状の場合、図１７（ｂ）に示すように、シリコン基板１における第１の周辺回路領域のトレンチ４の底部の両端に細い溝が形成されるが、この第１の周辺回路領域のトレンチ４にシリコン酸化膜７を埋め込んだ場合、トレンチ４内のシリコン酸化膜７の体積は、第１実施形態の場合とそれほど変わらない。このため、シリコン酸化膜７による引っ張り応力を抑えることができるので、第１の周辺回路領域のシリコン基板１にクラックが入ることを防止できる。従って、上記フォトリソグラフィの合わせずれが起こっていても問題がない。
（他の実施形態）
本発明は、上記実施形態にのみ限定されるものではなく、次のように変形または拡張できる。
本発明は、上記実施形態にのみ限定されるものではなく、次のように変形または拡張できる。
フローティングゲート電極とコントロールゲート電極との間に設ける電極間絶縁膜として、ＮＯＮＯＮ膜等を用いても良い。また、上記各実施形態では、フローティングゲート電極構造を有するＮＡＮＤ型フラッシュメモリ装置に適用したが、シリコン窒化膜を電荷蓄積層として用いるＭＯＮＯＳ型ゲート構造を有するＮＡＮＤ型フラッシュメモリ装置に適用しても良い。
なお、上記実施形態では低電圧トランジスタが形成される周辺回路領域と高電圧用トランジスタが形成される周辺回路領域の両方を対象としていたが、高電圧トランジスタの高濃度不純物領域におけるｐｎ接合のリーク電流の増大を抑える点に限れば、高電圧用トランジスタが形成される周辺回路領域の素子分離溝のみを他の素子分離溝より浅く形成しても良い。
図面中、１はシリコン基板(半導体基板)、２は活性領域、３はＳＴＩ、４はトレンチ（素子分離溝）、５はシリコン酸化膜、６はポリシリコン膜、７はシリコン酸化膜（素子分離絶縁膜）、８はポリシリコン膜、１３は電極間絶縁膜である。
Claims (5)
- メモリセルトランジスタが形成されるメモリセル領域と高電圧用トランジスタが形成される周辺回路領域を有する半導体基板上に絶縁膜を形成する工程であって、前記メモリセル領域に形成される絶縁膜の膜厚より前記周辺回路領域に形成される絶縁膜の膜厚を厚く形成する工程と、
前記メモリセル領域および前記周辺回路領域の前記絶縁膜上に第１のポリシリコン膜およびシリコン窒化膜を順次形成する工程と、
前記メモリセル領域および前記周辺回路領域の素子分離溝が形成される部分に対応して開口部が形成されるように前記シリコン窒化膜をマスク加工し、加工された前記シリコン窒化膜をマスクにして前記第１のポリシリコン膜を除去する工程と、
前記第１のポリシリコン膜の除去により露出した前記絶縁膜を加工する工程であって、前記メモリセル領域の前記露出した絶縁膜は全て除去し、前記周辺回路領域の前記露出した絶縁膜については所定の膜厚だけ残存するように加工する工程と、
前記メモリセル領域の前記絶縁膜の除去により露出した前記半導体基板をエッチングし、第１の深さ寸法を有する溝を形成する工程と、
前記周辺回路領域に残存した絶縁膜を全て除去した後に、前記周辺回路領域の露出した半導体基板および前記メモリセル領域の溝を同時にエッチングして、前記メモリセル領域に前記第１の深さ寸法より深い第２の深さ寸法の第１の素子分離溝を、また前記周辺回路領域に前記第２の深さ寸法より浅い第３の深さ寸法の第２の素子分離溝を形成する工程と、
前記第１および第２の素子分離溝にそれぞれ素子分離絶縁膜を埋め込む工程とを備えたことを特徴とする半導体装置の製造方法。 - メモリセルトランジスタが形成されるメモリセル領域と低電圧用トランジスタが形成される第１の周辺回路領域及び高電圧用トランジスタが形成される第２の周辺回路領域を有する半導体基板上に絶縁膜を形成する工程であって、前記メモリセル領域に形成される絶縁膜の膜厚と前記第１の周辺回路領域の前記低電圧用トランジスタのゲート電極が形成される部分に対応する絶縁膜の膜厚とを同じ膜厚で形成すると共に前記第１の周辺回路領域の素子分離溝が形成される部分に対応する絶縁膜の膜厚と前記第２の周辺回路領域に形成される絶縁膜の膜厚とを同じ膜厚で且つ前記メモリセル領域に形成される絶縁膜の膜厚より厚く形成する工程と、
前記メモリセル領域および前記第１の周辺回路領域ならびに前記第２の周辺回路領域の前記絶縁膜上に第１のポリシリコン膜およびシリコン窒化膜を順次形成する工程と、
前記メモリセル領域および前記第１の周辺回路領域ならびに前記第２の周辺回路領域の素子分離溝が形成される部分に対応して開口部が形成されるように前記シリコン窒化膜をマスク加工し、加工された前記シリコン窒化膜をマスクにして前記第１のポリシリコン膜を除去する工程と、
前記第１のポリシリコン膜の除去により露出した前記絶縁膜を加工する工程であって、前記メモリセル領域の前記露出した絶縁膜は全て除去し、前記第１および第２の周辺回路領域の前記露出した絶縁膜については所定の膜厚だけ残存するように加工する工程と、
前記メモリセル領域の前記絶縁膜の除去により露出した前記半導体基板をエッチングし、第１の深さ寸法を有する溝を形成する工程と、
前記第１および第２の周辺回路領域に残存した絶縁膜を全て除去した後に、前記第１および第２の周辺回路領域の露出した半導体基板および前記メモリセル領域の溝を同時にエッチングして、前記メモリセル領域に前記第１の深さ寸法より深い第２の深さ寸法の第１の素子分離溝を、また前記第１の周辺回路領域に前記第２の深さ寸法より浅い第３の深さ寸法の第２の素子分離溝を、前記第２の周辺回路領域に前記第２の深さ寸法より浅い第４の深さ寸法の第３の素子分離溝を形成する工程と、
前記第１および第２ならび第３の素子分離溝にそれぞれ素子分離絶縁膜を埋め込む工程とを備えたことを特徴とする半導体装置の製造方法。 - 前記素子分離絶縁膜はポリシラザン塗布膜を硬化させたシリコン酸化膜であることを特徴とする請求項１または２記載の半導体装置の製造方法。
- 前記メモリセル領域に形成される絶縁膜の膜厚よりも厚く形成される絶縁膜は、前記半導体基板が所定の深さ掘り下げられた部分に形成されることを特徴とする請求項１ないし３のいずれかに記載の半導体装置の製造方法。
- 前記低電圧用トランジスタのゲート電極が形成された部分に対応する絶縁膜と前記半導体基板との界面から前記第２の素子分離溝の底面までの深さ寸法は、前記高電圧用トランジスタのゲート電極が形成された部分に対応する絶縁膜と前記半導体基板との界面から前記第３の素子分離溝の底面までの深さ寸法より大きいことを特徴とする請求項２記載の半導体装置の製造方法。
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Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014187199A (ja) * | 2013-03-22 | 2014-10-02 | Toshiba Corp | 不揮発性半導体記憶装置およびその製造方法 |
| JP2014187132A (ja) * | 2013-03-22 | 2014-10-02 | Toshiba Corp | 半導体装置 |
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| KR20130066935A (ko) * | 2011-12-13 | 2013-06-21 | 에스케이하이닉스 주식회사 | 반도체 소자 및 이의 제조 방법 |
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Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002368077A (ja) * | 2001-06-07 | 2002-12-20 | Toshiba Corp | 半導体装置及びその製造方法 |
| JP2004039734A (ja) * | 2002-07-01 | 2004-02-05 | Fujitsu Ltd | 素子分離膜の形成方法 |
| JP2006012970A (ja) * | 2004-06-23 | 2006-01-12 | Toshiba Corp | 半導体装置およびその製造方法 |
| JP2006041397A (ja) * | 2004-07-29 | 2006-02-09 | Renesas Technology Corp | 半導体装置の製造方法 |
| JP2006080310A (ja) * | 2004-09-09 | 2006-03-23 | Toshiba Corp | 半導体装置及びその製造方法 |
| JP2006319295A (ja) * | 2005-05-12 | 2006-11-24 | Hynix Semiconductor Inc | 半導体素子の製造方法 |
| JP2008085102A (ja) * | 2006-09-28 | 2008-04-10 | Toshiba Corp | 半導体装置およびその製造方法 |
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Patent Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002368077A (ja) * | 2001-06-07 | 2002-12-20 | Toshiba Corp | 半導体装置及びその製造方法 |
| JP2004039734A (ja) * | 2002-07-01 | 2004-02-05 | Fujitsu Ltd | 素子分離膜の形成方法 |
| JP2006012970A (ja) * | 2004-06-23 | 2006-01-12 | Toshiba Corp | 半導体装置およびその製造方法 |
| JP2006041397A (ja) * | 2004-07-29 | 2006-02-09 | Renesas Technology Corp | 半導体装置の製造方法 |
| JP2006080310A (ja) * | 2004-09-09 | 2006-03-23 | Toshiba Corp | 半導体装置及びその製造方法 |
| JP2006319295A (ja) * | 2005-05-12 | 2006-11-24 | Hynix Semiconductor Inc | 半導体素子の製造方法 |
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Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9082866B2 (en) | 2013-02-22 | 2015-07-14 | Kabushiki Kaisha Toshiba | Semiconductor storage device and method of manufacturing the same |
| JP2014187199A (ja) * | 2013-03-22 | 2014-10-02 | Toshiba Corp | 不揮発性半導体記憶装置およびその製造方法 |
| JP2014187132A (ja) * | 2013-03-22 | 2014-10-02 | Toshiba Corp | 半導体装置 |
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