JP2010205822A - 半導体装置の製造方法 - Google Patents
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Abstract
【解決手段】素子分離溝を形成する際に、半導体基板1上に形成した絶縁膜を加工するとき、メモリセル領域の薄い絶縁膜についてはすべて除去するようにエッチングし、周辺回路領域の厚い絶縁膜については途中で加工が止まるようにエッチングし、この後、周辺回路領域の残存する絶縁膜をエッチングストッパーとして半導体基板1をエッチングし、次いで、周辺回路領域の残存する絶縁膜をすべて除去した後、再び半導体基板1をエッチングした。
【選択図】図7
Description
以下、本発明をNAND型フラッシュメモリ装置に適用した場合の第1実施形態について、図1ないし図9を参照しながら説明する。尚、以下の図面の記載において、同一又は類似の部分には同一又は類似の符号で表している。但し、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なる。
図1は、NAND型のフラッシュメモリ装置のメモリセル領域に形成されるメモリセルアレイの一部を示す等価回路図である。
まず、図9に示すように、メモリセル領域、第1の周辺回路領域および第2の周辺回路領域のシリコン基板1上に、例えばシリコン窒化膜からなる犠牲膜14をそれぞれ形成する。
次に、図13に示すように、第1の周辺回路領域の部分12aに形成されたシリコン酸化膜5および高電圧用トランジスタ領域の全面に形成されたシリコン酸化膜5上に、例えばシリコン窒化膜からなるマスク材16を形成する。
本発明は、上記実施形態にのみ限定されるものではなく、次のように変形または拡張できる。
Claims (5)
- メモリセルトランジスタが形成されるメモリセル領域と高電圧用トランジスタが形成される周辺回路領域を有する半導体基板上に絶縁膜を形成する工程であって、前記メモリセル領域に形成される絶縁膜の膜厚より前記周辺回路領域に形成される絶縁膜の膜厚を厚く形成する工程と、
前記メモリセル領域および前記周辺回路領域の前記絶縁膜上に第1のポリシリコン膜およびシリコン窒化膜を順次形成する工程と、
前記メモリセル領域および前記周辺回路領域の素子分離溝が形成される部分に対応して開口部が形成されるように前記シリコン窒化膜をマスク加工し、加工された前記シリコン窒化膜をマスクにして前記第1のポリシリコン膜を除去する工程と、
前記第1のポリシリコン膜の除去により露出した前記絶縁膜を加工する工程であって、前記メモリセル領域の前記露出した絶縁膜は全て除去し、前記周辺回路領域の前記露出した絶縁膜については所定の膜厚だけ残存するように加工する工程と、
前記メモリセル領域の前記絶縁膜の除去により露出した前記半導体基板をエッチングし、第1の深さ寸法を有する溝を形成する工程と、
前記周辺回路領域に残存した絶縁膜を全て除去した後に、前記周辺回路領域の露出した半導体基板および前記メモリセル領域の溝を同時にエッチングして、前記メモリセル領域に前記第1の深さ寸法より深い第2の深さ寸法の第1の素子分離溝を、また前記周辺回路領域に前記第2の深さ寸法より浅い第3の深さ寸法の第2の素子分離溝を形成する工程と、
前記第1および第2の素子分離溝にそれぞれ素子分離絶縁膜を埋め込む工程とを備えたことを特徴とする半導体装置の製造方法。 - メモリセルトランジスタが形成されるメモリセル領域と低電圧用トランジスタが形成される第1の周辺回路領域及び高電圧用トランジスタが形成される第2の周辺回路領域を有する半導体基板上に絶縁膜を形成する工程であって、前記メモリセル領域に形成される絶縁膜の膜厚と前記第1の周辺回路領域の前記低電圧用トランジスタのゲート電極が形成される部分に対応する絶縁膜の膜厚とを同じ膜厚で形成すると共に前記第1の周辺回路領域の素子分離溝が形成される部分に対応する絶縁膜の膜厚と前記第2の周辺回路領域に形成される絶縁膜の膜厚とを同じ膜厚で且つ前記メモリセル領域に形成される絶縁膜の膜厚より厚く形成する工程と、
前記メモリセル領域および前記第1の周辺回路領域ならびに前記第2の周辺回路領域の前記絶縁膜上に第1のポリシリコン膜およびシリコン窒化膜を順次形成する工程と、
前記メモリセル領域および前記第1の周辺回路領域ならびに前記第2の周辺回路領域の素子分離溝が形成される部分に対応して開口部が形成されるように前記シリコン窒化膜をマスク加工し、加工された前記シリコン窒化膜をマスクにして前記第1のポリシリコン膜を除去する工程と、
前記第1のポリシリコン膜の除去により露出した前記絶縁膜を加工する工程であって、前記メモリセル領域の前記露出した絶縁膜は全て除去し、前記第1および第2の周辺回路領域の前記露出した絶縁膜については所定の膜厚だけ残存するように加工する工程と、
前記メモリセル領域の前記絶縁膜の除去により露出した前記半導体基板をエッチングし、第1の深さ寸法を有する溝を形成する工程と、
前記第1および第2の周辺回路領域に残存した絶縁膜を全て除去した後に、前記第1および第2の周辺回路領域の露出した半導体基板および前記メモリセル領域の溝を同時にエッチングして、前記メモリセル領域に前記第1の深さ寸法より深い第2の深さ寸法の第1の素子分離溝を、また前記第1の周辺回路領域に前記第2の深さ寸法より浅い第3の深さ寸法の第2の素子分離溝を、前記第2の周辺回路領域に前記第2の深さ寸法より浅い第4の深さ寸法の第3の素子分離溝を形成する工程と、
前記第1および第2ならび第3の素子分離溝にそれぞれ素子分離絶縁膜を埋め込む工程とを備えたことを特徴とする半導体装置の製造方法。 - 前記素子分離絶縁膜はポリシラザン塗布膜を硬化させたシリコン酸化膜であることを特徴とする請求項1または2記載の半導体装置の製造方法。
- 前記メモリセル領域に形成される絶縁膜の膜厚よりも厚く形成される絶縁膜は、前記半導体基板が所定の深さ掘り下げられた部分に形成されることを特徴とする請求項1ないし3のいずれかに記載の半導体装置の製造方法。
- 前記低電圧用トランジスタのゲート電極が形成された部分に対応する絶縁膜と前記半導体基板との界面から前記第2の素子分離溝の底面までの深さ寸法は、前記高電圧用トランジスタのゲート電極が形成された部分に対応する絶縁膜と前記半導体基板との界面から前記第3の素子分離溝の底面までの深さ寸法より大きいことを特徴とする請求項2記載の半導体装置の製造方法。
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