JP2010186403A - データ処理装置 - Google Patents
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Abstract
【解決手段】データ処理装置1は、SDRAM5の領域のいずれをIP(2−1〜2−m,3−1〜3−n)のそれぞれに割付けるかを示す情報を保持するSDRAMアドレス割付けレジスタ18と、バッファSRAM12および15の領域のいずれをIP(2−1〜2−m,3−1〜3−n)のそれぞれに割付けるかを示す情報を保持するバッファSRAMアドレス割付けレジスタ17とを含む。バスI/F16は、SDRAMアドレス割付けレジスタ18およびバッファSRAMアドレス割付けレジスタ17を参照してSDRAM5から読み出したデータをバッファSRAM15に格納する。したがって、IP毎にバッファSRAMを持たせる必要がなくなり、少数のバッファSRAMに統合することが可能となる。
【選択図】図2
Description
図2は、本発明の第1の実施の形態におけるデータ処理装置を含んだ半導体集積回路の構成例を示す図である。この半導体集積回路は、データサーバ(データ処理装置)1と、画像処理、通信処理などを行なうIP_W(1)〜(m)(2−1〜2−m)およびIP_R(1)〜IP_R(n)(3−1〜3−n)と、SDRAMコントローラ4と、SDRAM5とを含む。なお、図示していないが、図1に示すマルチメディア用システムLSIと同様に、CPUによって、IP_W(1)〜(m)(2−1〜2−m)、IP_R(1)〜(n)(3−1〜3−n)およびSDRAMコントローラ4の制御が行なわれる。また、IP_W(1)〜(m)(2−1〜2−m)およびIP_R(1)〜IP_R(n)(3−1〜3−n)を、単にモジュールとも呼ぶ。
第1の実施の形態における半導体集積回路においては、図8および図9に示すように、IP_R(1)〜(n)(3−1〜3−n)内にSRAM32〜34を設け、SRAM32〜34にデータを格納しながら演算処理を行なうものであった。本発明の第2の実施の形態におけるデータ処理装置を含んだ半導体集積回路は、IP_R(1)〜(n)(3−1〜3−n)内にデータを格納するためのSRAMを設けずに、データサーバ1内に統合したSRAMを設けることによりそのような機能を実現するものである。なお、第1の実施の形態における半導体集積回路と同様の構成および機能を有する部分については、その詳細な説明は繰り返さない。
Claims (5)
- 複数のモジュールとメモリとの間のデータ転送を制御するデータ処理装置であって、
前記メモリからのデータの読み出しを制御する第1のインタフェースと、
前記第1のインタフェースによって読み出されたデータを格納する第1のバッファと、
前記複数のモジュールの中の少なくとも2つのモジュールに対応して設けられ、当該少なくとも2つのモジュールに対するデータの出力を制御する第2のインタフェースと、
前記メモリの領域のいずれを前記少なくとも2つのモジュールのそれぞれに割付けるかを示す情報を保持する第1のレジスタと、
前記第1のバッファの領域のいずれを前記少なくとも2つのモジュールのそれぞれに割付けるかを示す情報を保持する第2のレジスタとを含み、
前記第1のインタフェースは、前記第1のレジスタを参照して前記メモリのいずれの領域からデータを読み出すかを決定し、前記第2のレジスタを参照して前記メモリから読み出したデータを前記第1のバッファのいずれに格納するかを決定し、
前記第2のインタフェースは、前記第2のレジスタを参照して前記第1のバッファのいずれの領域にデータが格納されているかを決定し、当該データを読み出して前記少なくとも2つのモジュールのいずれかに出力する、データ処理装置。 - 前記少なくとも2つのモジュールのそれぞれに対応して複数の前記第2のインタフェースが設けられており、
前記第1のバッファは、前記複数の第2のインタフェースのそれぞれに対応して設定された複数の領域を含んでおり、
前記第1のインタフェースが前記メモリから読み出したデータを前記複数の領域のいずれかに格納しているときに、それ以外の前記複数の領域に対応する複数の第2のインタフェースのそれぞれが対応する領域からデータを読み出して前記少なくとも2つのモジュールのいずれかに並行して出力する、請求項1記載のデータ処理装置。 - 前記第1のインタフェースは、前記メモリからバーストアクセスでデータを読み出す、請求項1または2記載のデータ処理装置。
- 前記データ処理装置はさらに、前記複数のモジュールの中の少なくとも2つのモジュールに対応して設けられ、当該少なくとも2つのモジュールからのデータの入力を制御する第3のインタフェースと、
前記第3のインタフェースによって入力されたデータを格納する第2のバッファと、
前記第2のバッファに格納されるデータの前記メモリへの書き込みを制御する第4のインタフェースとを含み、
前記第3のインタフェースは、前記第2のレジスタを参照して前記少なくとも2つのモジュールから入力されたデータを前記第2のバッファのいずれの領域に格納するかを決定し、
前記第4のインタフェースは、前記第2のレジスタを参照して前記第2のバッファのいずれの領域からデータを読み出すかを決定し、前記第1のレジスタを参照して前記メモリのいずれの領域に前記第2のバッファから読み出したデータを書き込むかを決定する、請求項1〜3のいずれかに記載のデータ処理装置。 - 前記第4のインタフェースは、前記メモリに対してバーストアクセスでデータを書き込む、請求項4記載のデータ処理装置。
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN106713142B (zh) * | 2015-11-17 | 2019-12-24 | 陕西重型汽车有限公司 | 在can总线上传输ip报文的方法及利用can总线网络构建的ip局域网 |
US10764455B2 (en) | 2018-12-31 | 2020-09-01 | Kyocera Document Solutions Inc. | Memory control method, memory control apparatus, and image forming method that uses memory control method |
US10579318B1 (en) * | 2018-12-31 | 2020-03-03 | Kyocera Document Solutions Inc. | Memory control method, memory control apparatus, and image forming method that uses memory control method |
Citations (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6426220A (en) * | 1987-07-22 | 1989-01-27 | Omron Tateisi Electronics Co | Writing system for memory card |
JPH07262083A (ja) * | 1994-03-17 | 1995-10-13 | Hitachi Ltd | 複数組のデータバッファを備える記憶素子及び記憶素子を用いたデータ処理システム |
JPH0876942A (ja) * | 1994-08-31 | 1996-03-22 | Fuji Photo Film Co Ltd | メモリカードインタフェース装置 |
JP2000148400A (ja) * | 1998-11-18 | 2000-05-26 | Sony Corp | 記録装置 |
JP2002288034A (ja) * | 2001-03-23 | 2002-10-04 | Mitsubishi Electric Corp | 半導体記憶装置とその読出し・書き込み方法 |
JP2003535380A (ja) * | 1998-11-16 | 2003-11-25 | インフィネオン・テクノロジーズ・アーゲー | メモリ要求の再順序付けによりバス稼働率を向上させるメモリコントローラ |
JP2005011029A (ja) * | 2003-06-18 | 2005-01-13 | Matsushita Electric Ind Co Ltd | メモリアクセス制御装置 |
Family Cites Families (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6237108B1 (en) * | 1992-10-09 | 2001-05-22 | Fujitsu Limited | Multiprocessor system having redundant shared memory configuration |
DE19802868C2 (de) * | 1997-02-05 | 1999-06-17 | Siemens Ag | Verfahren und Vorrichtung zur Datenakquisition |
US6678801B1 (en) * | 1998-04-17 | 2004-01-13 | Terraforce Technologies Corp. | DSP with distributed RAM structure |
US7050097B2 (en) * | 2001-11-13 | 2006-05-23 | Microsoft Corporation | Method and apparatus for the display of still images from image files |
US6877048B2 (en) * | 2002-03-12 | 2005-04-05 | International Business Machines Corporation | Dynamic memory allocation between inbound and outbound buffers in a protocol handler |
US20040034858A1 (en) * | 2002-08-14 | 2004-02-19 | Kushlis Robert J. | Programming a multi-threaded processor |
US7853760B2 (en) * | 2003-08-07 | 2010-12-14 | Siemens Corporation | Advanced memory management architecture for large data volumes |
JP4266900B2 (ja) | 2004-09-03 | 2009-05-20 | Necアクセステクニカ株式会社 | 画像処理システム |
US20070174411A1 (en) * | 2006-01-26 | 2007-07-26 | Brokenshire Daniel A | Apparatus and method for efficient communication of producer/consumer buffer status |
US8510481B2 (en) * | 2007-01-03 | 2013-08-13 | Apple Inc. | Memory access without internal microprocessor intervention |
US20090083496A1 (en) * | 2007-09-26 | 2009-03-26 | Stevens Jr David L | Method for Improved Performance With New Buffers on NUMA Systems |
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Patent Citations (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6426220A (en) * | 1987-07-22 | 1989-01-27 | Omron Tateisi Electronics Co | Writing system for memory card |
JPH07262083A (ja) * | 1994-03-17 | 1995-10-13 | Hitachi Ltd | 複数組のデータバッファを備える記憶素子及び記憶素子を用いたデータ処理システム |
JPH0876942A (ja) * | 1994-08-31 | 1996-03-22 | Fuji Photo Film Co Ltd | メモリカードインタフェース装置 |
JP2003535380A (ja) * | 1998-11-16 | 2003-11-25 | インフィネオン・テクノロジーズ・アーゲー | メモリ要求の再順序付けによりバス稼働率を向上させるメモリコントローラ |
JP2000148400A (ja) * | 1998-11-18 | 2000-05-26 | Sony Corp | 記録装置 |
JP2002288034A (ja) * | 2001-03-23 | 2002-10-04 | Mitsubishi Electric Corp | 半導体記憶装置とその読出し・書き込み方法 |
JP2005011029A (ja) * | 2003-06-18 | 2005-01-13 | Matsushita Electric Ind Co Ltd | メモリアクセス制御装置 |
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