JP2010102764A - メモリモジュール、該メモリモジュールに用いられる制御方法、及び電子装置 - Google Patents

メモリモジュール、該メモリモジュールに用いられる制御方法、及び電子装置 Download PDF

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Abstract

【課題】メモリセルがマトリクス状に配置されて構成され、低消費電力で効率良く使用されるメモリモジュールを提供する。
【解決手段】通常アクセスモードが設定されたとき、メモリセル２２のワード線が各行毎に活性化される一方、並び替えアクセスモードが設定されたとき、一定数の行（８行）に対応するメモリセル２２で１単位ブロックとし、活性化するワード線の行が、この１単位ブロックの範囲内で一定列（１列）のメモリセル２２毎に変更（改行）されることにより、一度のアクセスで複数行に跨がって特定のメモリセル２２がアクセスされる。
【選択図】図１

Description

この発明は、メモリモジュール、該メモリモジュールに用いられる制御方法、及び電子装置に係り、たとえば、組み込み機器、ＰＣ（パーソナルコンピュータ）、データサーバなどに設けられているプロセッサ、ＤＳＰ（Digital Signal Processor）、ＳｏＣ（System on Chip）などの能動モジュールと、ＳＤＲＡＭ（Synchronous DRAM）などの受動モジュールとの間に設けられるキャッシュメモリや一時バッファなどに用いて好適なメモリモジュール、該メモリモジュールに用いられる制御方法、及び電子装置に関する。
プロセッサなどの能動モジュールでは、クロック周波数や並列処理数が増大されることにより、その演算能力や処理能力が向上してきている。その一方で、ＳＤＲＡＭなどの主記憶装置として用いられるメモリや、ディスクなどの２次記憶装置のアクセス速度は、プロセッサの処理速度の向上に対応して向上させることは困難である。このため、同時に多数のＳＤＲＡＭを並列に同時にアクセスすることによってデータ転送のスループット（バンド幅）を向上させたり、能動モジュール内に高速にアクセスできるＳＲＡＭ（Static Random Access Memory ）をキャッシュメモリや内部ローカルメモリとして配置することにより、この速度のギャップを埋める工夫が行われている。しかしながら、上記能動モジュール内に配置できるメモリの規模には限界があり、通常は非常に小さいものである。このため、システム設計やソフトウェア設計の際、このメモリが効率良く使用されるように設計することが、システムの実効性能を確保するために重要である。
ところが、通常のＳＲＡＭセルでは、Ｒｏｗ（行）方向へのアクセスは効率的に行われるが、Ｃｏｌｕｍｎ（列）方向に連続する縦データや、複数のＲｏｗに跨るデータに対するアクセスを行う場合では、複数回のＲｏｗ方向のアクセスを行なった後にデータの取捨選択が必要となり、非効率的なアクセスとなる。たとえば、画像データなどをＳＲＡＭに配置した場合、画像を９０度回転させるような処理や、データがＲｏｗ方向で複数行に跨って配置される場合の画像参照更新などの処理によるＳＲＡＭアクセスは、非効率的になるという問題点がある。このような問題点を改善するために、複数のＲｏｗに跨るデータが同時に効率的にアクセスされるＳＲＡＭが提案されている。
この種の関連する技術としては、たとえば、特許文献１に記載された画像処理用メモリがある。
この画像処理用メモリは、図１０に示すように、メモリアレイ（ＭＣ−Ａｒｒａｙ）１と、行デコーダ（ＸＤＥＣ）２と、データプリデコーダ（ＸＤＰＤ）３と、データプリデコーダ（ＸＤＰＤ２）４と、列デコーダ（ＹＤＥＣ０）５と、列デコーダ（ＹＤＥＣ１）６と、データプリデコーダ（ＹＤＡＤＤ）７と、データプリデコーダ（ＹＤＰＤ）８と、メモリアドレス（ＡＤＤＲ）９と、縦横選択信号（ＶＨ）入力回路１０とから構成されている。この画像処理用メモリでは、メモリアレイ１はＳＲＡＭで構成され、同ＳＲＡＭ内部がＣｏｌｕｍｎ方向に８ビット単位で分割されてＣｏｌｕｍｎブロックが構成されている。そして、縦横選択信号に基づいて、各データプリデコーダ３，４，７，８を経て、デコーダ２，５，６からメモリアレイ１に対し、一定規則に基づいて８ビット毎に任意のＲｏｗにアクセスされる。
たとえば、縦横選択信号入力回路１０から縦選択信号が入力されている場合、行デコーダ２がブロックの異なる連続した８行を選択し、列デコーダ５，６がアクセスするブロックの異なる８列を選択して、画像フレーム上における縦方向データにアクセスする。また、縦横選択信号入力回路１０から横選択信号が入力されている場合、行デコーダ２が連続した４行を選択し、列デコーダ５，６がアクセスするブロックの異なる８列を選択して、画像フレーム上における横方向データにアクセスする。
図１１は、図１０中のメモリアレイ１の内部構成を示す図であり、非特許文献１に記載されているものである。
このメモリアレイ１では、同図１１に示すように、メモリセル群１３に対するアクセスは、ＡＮＤゲート１２によって司られ、メモリセル群１３毎に、カラム信号群ＣＳとグローバルワードラインＧＷＬとの両者が有効になった場合のみ有効になるように制御される。グローバルワードラインＧＷＬは、論理ゲート１１及び論理信号ＬＳによって必要なグローバルワードラインＧＷＬの全てが活性化され、さらにカラム信号群ＣＳの必要な信号が活性化されることで、カラム毎にどの行のメモリセル群１３をアクセスするか決定され、任意のＲｏｗにアクセスされる。これにより、縦方向のアクセスや、隣接する２つのＲｏｗに跨るデータが１回のアクセスでリード及びライトが可能となり、処理の高速化や消費電力の低減が可能となる。
一方、組み込み機器などでは、システムの小型化及び低消費電力化の要求に対応するため、汎用プロセッサ、ＤＳＰ、ハードウェア・アクセラレータなどの複数の能動モジュールを１チップに集積したＳｏＣ（System on a Chip）を用いる場合が増えてきている。このようなＳｏＣでは、ＳｏＣ内に存在する能動モジュールや受動モジュール間でデータの交信を行うためのオンチップバスが設けられている。その代表的なものとして、たとえばＡＲＭ社が提唱するＡＭＢＡ（Advanced Microcontroller Bus Architecture ）、ＡＨＢ（Advanced High-performance Bus ）、ＡＸＩ（Advanced eXtensible Interface ）規格や、各社の共通規格として活動が進められているＯＣＰ（Open Core Protocol）規格がある。これらのオンチップバスでは、バスのビット幅及び動作周波数は、ＳｏＣのデータの転送要求の数及び各モジュールの動作可能な最高周波数に応じて、ＳｏＣ設計者により決定され、近年では、６４ビットや１２８ビットなどの広ビット幅のバス構成が採用される例も増えてきている。
ＳｏＣの外部にＳＤＲＡＭが接続される場合では、上記広ビット幅のバス構成に応じて、接続データのビット幅も拡大される傾向にあり、１回のデータアクセスで活性化されるＳＤＲＡＭの素子数も増加する傾向にある。たとえば、ＳＩＭＭ（Single inline memory module ）やＤＩＭＭ（Dual inline memory module ）などは、これらの広ビット幅のデータをアクセスするために、複数のＳＤＲＡＭの素子を１枚の基板にまとめたものである。
図１２は、ＤＩＭＭの要部の電気的構成の一例を示すブロック図である。
このＤＩＭＭ１４では、同図に示すように、ＳＤＲＡＭ１５0 ，１５1 ，…，１５7 ，１６が同一基板上に実装されている。ＳＤＲＡＭ１５0 ，１５1 ，…，１５7 は、それぞれ８ビットのデータ入出力バス＃Ｄ０，＃Ｄ１，…，＃Ｄ７を有し、同データ入出力バス＃Ｄ０，＃Ｄ１，…，＃Ｄ７が、データ線１７を構成する６４ビット（［０：６３］）中の対応するデータ線（［０：７］，［８：１５］，［１６：２３］，［２４：３１］，［３２：３９］，［４０：４７］，［４８：５５］）にそれぞれ接続されている。ＳＤＲＡＭ１６は、８ビットのデータ入出力バス＃ＥＣＣ（Error Correcting Code 、誤り訂正符号）を有し、同データ入出力バス＃ＥＣＣが、ＥＣＣ線１８（［０：７］）に接続されている。制御信号線群１９は、ＳＤＲＡＭ１５0 ，１５1 ，…，１５7 ，１６に接続され、図示しないプロセッサなどからクロック、コマンド及びアドレスなどの制御信号を入力する。
一方、情報機器では、発熱量の低減、バッテリ駆動時間の延長、地球環境問題への適合などの観点から、低消費電力化が必須の課題である。ＳＤＲＡＭでは、アクセスが行われていない待機時に消費電力を節約するため、パワーダウンモードやセルフリフレッシュモードという省電力モードがあり、同省電力モード又は通常のアクセス時のアクティブモードに切替え設定されるようになっている。上記省電力モードでは、消費電流がアクティブモードの１／２乃至１／５程度に低減される。しかしながら、上記省電力モードから通常モードへ切り替えるとき、数サイクルから数十サイクルのオーバヘッドが生じるため、性能低下が発生し、その間は通常モード並の電力が消費されるので、省電力状態からの切替え回数は極力減らす方が効率的である。この観点から、データバスを広ビット幅化して多数のＳＤＲＡＭを同時にアクセスすると、電力効率が低下することになる。
ＳＤＲＡＭのバーストアクセス単位か、それを上回るようなデータ量のアクセスを行う場合には、ＳＩＭＭやＤＩＭＭのように並列に複数のＳＤＲＡＭを同時に活性化することは、データ転送効率が良くなり、通常のＳＤＲＡＭでは、１つのリードコマンドもしくはライトコマンドに対して連続して４回乃至１６回程度のデータのバースト転送が行われる。一方、単一のデータのリード／ライトが必要となる状態も、能動モジュールの処理内容に応じて、少なからず存在することがある。この場合、単一のリードの場合には、残りのデータを破棄することにより処理が行われ、また単一のライトの場合には、バーストサイクル中の他のデータに対してマスクを行うことによって処理が行われる。この場合、たとえば図１３に示すように、ライトデータ（Write Data）のデータＷ３のみがＳＤＲＡＭに書き込まれるとき、同データＷ３が書き込まれるサイクルＴ５の後半以外では、ライトマスク（Write Mask）信号及びＥＣＣマスク信号が有効とされ、データＷ１〜Ｗ２、及びデータＷ４〜Ｗ８とそれに相当するＥＣＣ信号がＳＤＲＡＭ素子に書き込まれない。また、無駄な転送サイクルを削減するために、必要データのアクセスが完了した時点でバーストアクセスが中断されることもある。
特開２００８−３３４３１号公報（要約書、図２） J.Miyakoshi,Y.Murachi,T.Ishihara,H.Kawaguchi,and M. Yoshimoto,"A Power-and Area-Efficient SRAM Core Architecture with Segmentation-Free and Horizontal/Vertical Accessibility for Super-Parallel Video Processing,"IEICE Trans.Electronics,Vol.E89-C,No.11,pp.1629-1636,Nov.2006
しかしながら、上記文献を含む上記技術では、次のような問題点があった。
すなわち、ＳＩＭＭや図１２のＤＩＭＭでは、図１３に示すような単一データのリード転送もしくはライト転送を行う場合でも、同ＳＩＭＭやＤＩＭＭ上の全てのＳＤＲＡＭをアクティブ状態とし、さらにアクセスを行う必要があるため、通常のバースト転送とほぼ同じ電力が消費されるという問題点がある。また、特許文献１に記載された画像処理用メモリのＳＲＡＭモジュールでは、データを並び替えることも可能であるが、同ＳＲＡＭでは、複数メモリセル群毎に任意の行が選択可能とされ、並び替えに用いるには、Ｃｏｌｕｍｎ線や論理ゲートが多く、ハードウェアの規模が過剰であるという問題点がある。
この発明は、上述の事情に鑑みてなされたもので、メモリセルがマトリクス状に配置されて構成され、低消費電力で効率良く使用されるメモリモジュール、該メモリモジュールに用いられる制御方法、及び電子装置を提供することを目的としている。
上記課題を解決するために、この発明の第１の構成は、メモリセルが所定行かつ所定列のマトリクス状に配置されてなるメモリセル群と、入力される行アドレスに基づいて、前記メモリセル群のうちからアクセスするメモリセルの行を決定して当該メモリセルのワード線を活性化する行アドレスデコーダとを有し、該行アドレスデコーダにより前記ワード線が活性化されたメモリセルに対してデータの書き込み又は読み出しを行うメモリモジュールに係り、通常アクセスモードが設定されたとき、前記メモリセルの前記ワード線を前記各行毎に活性化する一方、並び替えアクセスモードが設定されたとき、一定数の行に対応する前記メモリセルで１単位ブロックとし、活性化する前記ワード線の行を、前記１単位ブロックの範囲内で一定列の前記メモリセル毎に変更するワード線拡張手段が設けられていることを特徴としている。
この発明の第２の構成は、メモリセルが所定行かつ所定列のマトリクス状に配置されてなるメモリセル群と、入力される行アドレスに基づいて、前記メモリセル群のうちからアクセスするメモリセルの行を決定して当該メモリセルのワード線を活性化する行アドレスデコーダとを有し、該行アドレスデコーダにより前記ワード線が活性化されたメモリセルに対してデータの書き込み又は読み出しを行うメモリモジュールに用いられる制御方法に係り、通常アクセスモードが設定されたとき、前記メモリセルの前記ワード線を前記各行毎に活性化する一方、並び替えアクセスモードが設定されたとき、一定数の行に対応する前記メモリセルで１単位ブロックとし、活性化する前記ワード線の行を、前記１単位ブロックの範囲内で一定列の前記メモリセル毎に変更するワード線拡張処理を行うことを特徴としている。
この発明の構成によれば、並び替えアクセスモードが設定されたとき、一定数の行に対応するメモリセルで１単位ブロックとし、活性化するワード線の行が、同１単位ブロックの範囲内で一定列のメモリセル毎に変更されることにより、一度のアクセスで複数行に跨がって特定のメモリセルがアクセスされるので、データの並び替えによる処理サイクルが増加することなくデータの並び替えと転送が可能となり、処理時間のオーバヘッドを低減できる。
通常アクセスモードが設定されたとき、メモリセルのワード線を各行毎に活性化する一方、並び替えアクセスモードが設定されたとき、一定数の行に対応するメモリセルで１単位ブロックとし、活性化するワード線の行を、上記１単位ブロックの範囲内で一定列のメモリセル毎に変更することにより、一度のアクセスで複数行に跨がって特定のメモリセルをアクセスするためのワード線拡張手段が設けられているメモリモジュールを提供する。
また、この発明では、上記ワード線拡張手段は、上記並び替えアクセスモードが設定されたとき、活性化する上記ワード線の行を、上記１単位ブロックの範囲内で一定列の上記メモリセル毎に改行すると共に、アクセスが上記１単位ブロック中の後端行に達したとき、上記後端行に達したときの列の次の列の先端行から当該アクセスが継続する構成とされている。
また、この発明では、上記ワード線拡張手段は、入力されるモード選択信号が上記通常アクセスモードを示すとき、上記メモリセルの上記ワード線を上記各行毎に連結する一方、上記モード選択信号が上記並び替えアクセスモードを示すとき、上記ワード線の行を、上記１単位ブロックの範囲内で一定列毎に改行すると共に、上記１単位ブロック中の後端列以外の上記各一定列の最終列の後端行から、上記最終列の次の列の先端行に連結するワード線連結手段を有する。
また、この発明では、上記行アドレスデコーダは、入力されるモード選択信号が上記通常アクセスモードを示すとき、入力される行アドレスに基づいて、第１のワード線活性化信号を出力する一方、上記モード選択信号が上記並び替えアクセスモードを示すとき、上記行アドレスに基づいて、第２のワード線活性化信号を出力する構成とされ、上記ワード線拡張手段は、上記第１のワード線活性化信号を上記各行毎の上記メモリセルの上記ワード線に供給する一方、上記第２のワード線活性化信号を、上記１単位ブロックの範囲内で一定列毎に改行して該当するメモリセルの上記ワード線に供給すると共に、上記１単位ブロック中の後端列以外の上記各一定列の最終列の後端行から、上記最終列の次の列の先端行のメモリセルの上記ワード線に供給する活性化信号供給手段を有する。
また、この発明では、メモリセルが所定行かつ所定列のマトリクス状に配置されてなるメモリセル群と、入力される行アドレスに基づいて、上記メモリセル群のうちからアクセスするメモリセルの行を決定して当該メモリセルのワード線を活性化する行アドレスデコーダとを有し、該行アドレスデコーダにより上記ワード線が活性化されたメモリセルに対してデータの書き込み又は読み出しを行うメモリモジュールに係り、上記行アドレスデコーダは、通常アクセスモードに対応した第１の行アドレスに基づいて、第１のワード線活性化信号を出力する第１のデコーダと、並び替えアクセスモードに対応した第２の行アドレスに基づいて、第２のワード線活性化信号を出力する第２のデコーダとから構成され、上記第１のワード線活性化信号を上記各行毎の上記メモリセルの上記ワード線に供給する一方、上記第２のワード線活性化信号を、上記１単位ブロックの範囲内で一定列毎に改行して該当するメモリセルの上記ワード線に供給すると共に、上記１単位ブロック中の後端列以外の上記各一定列の最終列の後端行から、上記最終列の次の列の先端行のメモリセルの上記ワード線に供給する活性化信号供給手段が設けられている。
また、この発明では、上記通常アクセスモードに対応した第１の書き込み／読み出し選択信号に基づいて、上記ワード線が活性化されたメモリセルに対してデータの書き込み／読み出しを行う第１の書き込み／読み出し手段と、上記並び替えアクセスモードに対応した第２の書き込み／読み出し選択信号に基づいて、上記ワード線が活性化されたメモリセルに対してデータの書き込み／読み出しを行う第２の書き込み／読み出し手段とが設けられている。
図１は、この発明の第１の実施例であるメモリモジュールの要部の電気的構成を示す回路図である。
この例のメモリモジュールは、同図に示すように、ＳＲＡＭモジュール２１であり、メモリセル２２と、アドレスデコーダ２３と、ワード線２４と、リード／ライト線２５と、リードデータバッファ２６と、データ読み出し線２７と、ライトデータバッファ２８と、データ書き込み線２９と、選択信号線３０と、ワード線セレクタ３１とから構成されている。メモリセル２２は、たとえば２０４８行（Ｒｏｗ）８列（Column）のマトリクス状に配置されてメモリセル群を構成し、各メモリセル２２は、たとえば８ビット（ｂｉｔ）の記憶容量を有している。これにより、ＳＲＡＭモジュール２１は、６４ビット＊２０４８ワードの記憶容量を有している。
リード／ライト線２５は、各メモリセル２２のリードライト選択ポート、各リードデータバッファ２６のイネーブル端子及び各ライトデータバッファ２８のイネーブル端子に共通に接続され、リードライト選択信号ＲＷが入力される。各リードデータバッファ２６は、メモリセル２２の各列（Column０，１，…，７）毎に設けられ、各データ読み出し線２７を介して同各列毎のメモリセル２２の読み出しポートに共通に接続されている。同各リードデータバッファ２６は、リードライト選択信号ＲＷがリードモードのとき、各列毎のメモリセル２２から各データ読み出し線２７を介してデータを読み出し、データ入出力信号Ｄ中の出力データとして出力する。各ライトデータバッファ２８は、メモリセル２２の各列（Column０，１，…，７）毎に設けられ、各データ書き込み線２９を介して同各列毎のメモリセル２２の書き込みポートに共通に接続されている。同各ライトデータバッファ２８は、リードライト選択信号ＲＷがライトモードのとき、データ入出力信号Ｄ中の入力データを各データ書き込み線２９を介して各列毎のメモリセル２２に書き込む。
アドレスデコーダ２３は、アクセス有効信号ＡＳがアクティブモードのとき、入力されるアドレス入力信号ＡＤ（行アドレス）に基づいて、上記メモリセル群のうちからアクセスするメモリセルの行を決定して当該メモリセルのワード線を活性化する。特に、この実施例では、アドレスデコーダ２３の各出力側に各ワード線２４が接続され、また、選択信号線３０が各ワード線セレクタ３１の選択入力端子に共通に接続され、通常アクセスモード又は並び替えアクセスモードを設定するためのモード選択信号ＭＳが入力される。そして、モード選択信号ＭＳで通常アクセスモードが設定されたとき、メモリセル２２のワード線が各行毎に活性化される一方、並び替えアクセスモードが設定されたとき、一定数の行（たとえば、８行）に対応するメモリセル２２で１単位ブロックとし、活性化されるワード線の行が、この１単位ブロックの範囲内で一定列（たとえば、１列）のメモリセル２２毎に変更（改行）されることにより、一度のアクセスで複数行（８行）に跨がって特定のメモリセル２２がアクセスされるようになっている。
また、アクセスが１単位ブロック中の後端行に達したとき、後端行に達したときの列の次の列の先端行から当該アクセスが継続するようになっている。この場合、各ワード線セレクタ３１は、モード選択信号ＭＳが通常アクセスモードを示すとき、メモリセル２２のワード線を各行毎に連結する一方、モード選択信号ＭＳが並び替えアクセスモードを示すとき、ワード線の行を、１単位ブロックの範囲内で一定列（１列）毎に改行すると共に、１単位ブロック中の後端列（Column７）以外の各一定列の最終列の後端行（Ｒｏｗ７）から、同最終列の次の列の先端行（Ｒｏｗ０）に連結する。
図２は、図１のＳＲＡＭモジュール２１がシステムキャッシュとして用いられているＳｏＣ（System on Chip）の要部の電気的構成を示すブロック図である。
このＳｏＣ４１では、同図２に示すように、システムバス４２に、能動モジュールとして、プロセッサコア４３、たとえばハードウェアアクセラレータなどの専用能動モジュール４４、及びＬＣＤ（Liquid Crystal Display）表示制御モジュール４５が接続されている。また、システムバス４２に、受動モジュールとして、専用受動モジュール４６、オンチップメモリ４７、システムキャッシュ４８、及びメモリコントローラ４９が接続されている。また、ＬＣＤ表示制御モジュール４５には、外部にＬＣＤパネル５０が接続され、また、メモリコントローラ４９には、外部主記憶メモリ５１がメモリバス５２を介して接続されている。図１のＳＲＡＭモジュール２１は、上記システムキャッシュ４８中に設けられている。
図３は、図２中のシステムキャッシュ４８の要部の電気的構成を示すブロック図である。
このシステムキャッシュ４８は、同図３に示すように、システムキャッシュコントローラ６０を中心として、キャッシュデータメモリ６１と、キャッシュタグメモリ６２と、データセレクタ／マルチプレクサ６３と、システムバスインタフェース６４とから構成されている。キャッシュデータメモリ６１は、図１のＳＲＡＭモジュール２１で構成され、データセレクタ／マルチプレクサ６３を介して図２中のメモリコントローラ４９に接続され、外部主記憶メモリ５１の一部のデータのコピーを保持するなど、同外部主記憶メモリ５１とデータ入出力信号Ｄのデータをやり取りする。また、キャッシュデータメモリ６１は、データセレクタ／マルチプレクサ６３及びシステムバスインタフェース６４を介して図２中のシステムバス４２に接続され、ＳｏＣ４１の各部とデータ入出力信号Ｄのデータをやり取りする。
システムキャッシュコントローラ６０は、システムバスインタフェース６４と制御信号ＣＴａをやり取りすると共にデータセレクタ／マルチプレクサ６３と制御信号ＣＴｂをやり取りすることにより、キャッシュデータメモリ６１に対して、モード選択信号ＭＳを与えて通常アクセスモード又は並び替えアクセスモードを設定する他、リードライト選択信号ＲＷ、アクセス有効信号ＡＳ及びアドレス入力信号ＡＤを入力する。また、システムキャッシュコントローラ６０は、キャッシュタグメモリ６２に対して、リードライト選択信号ＲＷＴ及びアドレス入力信号ＡＤＴを与えると共にタグデータＴＤをやり取りする。キャッシュタグメモリ６２は、タグデータＴＤとして、システムキャッシュコントローラ６０がキャッシュヒット／ミスを判定するための情報を保持し、同情報は、キャッシュデータメモリ６１でキャッシュしているデータのアドレスやアクセスの有効／無効の区別などから構成されている。
図４は、外部主記憶メモリ５１とシステムキャッシュ４８との間でデータのバースト転送を行う際のデータの並び順序を示す図である。
この図を参照して、この例のメモリモジュール（ＳＲＡＭモジュール２１）に用いられる制御方法の処理内容について説明する。
このＳＲＡＭモジュール２１では、通常アクセスモードが設定されたとき、メモリセル２２のワード線が各行毎に活性化される一方、並び替えアクセスモードが設定されたとき、一定数の行（８行）に対応するメモリセル２２で１単位ブロックとし、活性化するワード線の行が、同１単位ブロックの範囲内で一定列（１列）のメモリセル２２毎に変更（改行）されることにより、一度のアクセスで複数行に跨がって特定のメモリセル２２がアクセスされる（ワード線拡張処理）。
外部主記憶メモリ５１とシステムキャッシュ４８との間でデータのバースト転送を行う場合、図４に示すように、１ワードが６４ビット構成のデータが８ワードバースト転送され、転送の１回目では、アドレス“０ｘ０”，“０ｘ９”，“０ｘ１２”，“０ｘ１ｂ”，“０ｘ２４”，“０ｘ２ｄ”，“０ｘ３６”，“０ｘ３ｆ”から構成される６４ビットのデータが転送される。さらに、転送の２回目では、アドレス“０ｘ１”，“０ｘａ”，“０ｘ１３”，“０ｘ１ｃ”，“０ｘ２５”，“０ｘ２ｅ”，“０ｘ３７”，“０ｘ３８”から構成されるデータと続き、最後の８回目では、アドレス“０ｘ７”，“０ｘ８”，“０ｘ１１”，“０ｘ１ａ”，“０ｘ２３”，“０ｘ２ｃ”，“０ｘ３５”，“０ｘ３ｅ”から構成されるデータが転送される。
以下、このようなバースト転送におけるＳＲＡＭモジュール２１の動作を、時系列的に説明する。
まず、外部主記憶メモリ５１からデータが読み出され、ＳＲＡＭモジュール２１のＲｏｗ０〜７にあたる部分に同データが書き込まれる場合では、同外部主記憶メモリ５１から、メモリバス５２を介して、バースト転送の１回目に、アドレス“０ｘ０”，“０ｘ９”，“０ｘ１２”，“０ｘ１ｂ”，“０ｘ２４”，“０ｘ２ｄ”，“０ｘ３６”，“０ｘ３ｆ”から構成される６４ビットデータが到着する。このとき、システムキャッシュコントローラ６０から、アドレス入力信号ＡＤとして“０”番地、モード選択信号ＭＳとして“並び替えアクセスモード”という情報、及び、リードライト選択信号ＲＷとして“ライト”という情報が、キャッシュデータメモリ６１（すなわち、ＳＲＡＭモジュール２１）に送られる。
キャッシュデータメモリ６１（ＳＲＡＭモジュール２１）では、アドレスデコーダ２３によりＲｏｗ０に対応するワード線２４が活性化され、かつ並び替えモードとされる。このとき、ワード線セレクタ３１によりシフト方向のワード線が選択されるため、活性化されるメモリセル２２は、それぞれ、［Ｒｏｗ０，Column０］、［Ｒｏｗ１，Column１］、［Ｒｏｗ２，Column２］、［Ｒｏｗ３，Column３］、［Ｒｏｗ４，Column４］、［Ｒｏｗ５，Column５］、［Ｒｏｗ６，Column６］及び［Ｒｏｗ７，Column７］となり、外部主記憶メモリ５１から読み出されたデータが該当するメモリセル２２に書き込まれる。
次のサイクルでは、アドレスが“１”番地となり、Ｒｏｗ１に対応するワード線２４が活性化される。引き続き、モードは並び替えモードであるため、活性化されるメモリセル２２は、それぞれ、［Ｒｏｗ１，Column０］、［Ｒｏｗ２，Column１］、［Ｒｏｗ３，Column２］、［Ｒｏｗ４，Column３］、［Ｒｏｗ５，Column４］、［Ｒｏｗ６，Column５］、［Ｒｏｗ７，Column６］及び［Ｒｏｗ０，Column７］となる。ここで、ＳＲＡＭモジュール２１の並び替えモードは、８Ｒｏｗ毎で１単位となっているため、並び替えモードでＲｏｗが“７”に達すると、次のColumnではＲｏｗが“０”に戻る。これらの動作が８回繰り返されることによって、図４に示された全てのデータがキャッシュデータメモリ６１の対応する位置のメモリセル２２に書き込まれる。キャッシュデータメモリ６１にデータが書き込まれた後、ＳｏＣ４１内の能動モジュールがキャッシュデータメモリ６１をアクセスする際には、モード選択信号ＭＳが“通常アクセスモード”となり、ワード線セレクタ３１により通常のワード線が選択される。これにより、通常のキャッシュメモリと同等にデータがアクセスされることが可能となり、システムキャッシュ４８のみで、データの並び替えが実現される。
一方、ＳＲＡＭモジュール２１のＲｏｗ０〜７にあたる部分を外部主記憶メモリ５１へ書き戻す場合、システムキャッシュ４８からのデータの追い出しとなるため、キャッシュデータメモリ６１からデータが読み出され、外部主記憶メモリ６１へ転送される。このとき、システムキャッシュコントローラ６０から、アドレス入力信号ＡＤとして“０”番地、モード選択信号ＭＳとして“並び替えアクセスモード”、及び、リードライト選択信号ＲＷとして“リード”という情報が、キャッシュデータメモリ６１（ＳＲＡＭモジュール２１）に送られる。このとき、ワード線セレクタ３１によりシフト方向のワード線が選択されるため、活性化されるメモリセル２２は、それぞれ、［Ｒｏｗ０，Column０］，［Ｒｏｗ１，Column１］，［Ｒｏｗ２，Column２］，［Ｒｏｗ３，Column３］，［Ｒｏｗ４，Column４］，［Ｒｏｗ５，Column５］，［Ｒｏｗ６，Column６］，［Ｒｏｗ７，Column７］となる。従って、ここから得られるデータは、アドレス“０ｘ０”，“０ｘ９”，“０ｘ１２”，“０ｘ１ｂ”，“０ｘ２４”，“０ｘ２ｄ”，“０ｘ３６”，“０ｘ３ｆ”に位置するバイトデータとなり、これらが外部主記憶メモリ５１へ書き戻される。
次のサイクルでは、アドレスが“１”番地となり、［Ｒｏｗ１，Column０］，［Ｒｏｗ２，Column１］，［Ｒｏｗ３，Column２］，［Ｒｏｗ４，Column３］，［Ｒｏｗ５，Column４］，［Ｒｏｗ６，Column５］，［Ｒｏｗ７，Column６］，［Ｒｏｗ０，Column７］に対応するメモリセル２２のワード線が活性化される。ここで、ＳＲＡＭモジュール２１の並び替えモードは、８Ｒｏｗ毎で１単位となっているため、書き込みの場合と同様に、並び替えモードでＲｏｗが“７”に達すると、次のColumnではＲｏｗが“０”に戻る。ここから得られるデータは、アドレス“０ｘ１”，“０ｘａ”，“０ｘ１３”，“０ｘ１ｃ”，“０ｘ２５”，“０ｘ２ｅ”，“０ｘ３７”，“０ｘ３８”に位置するバイトデータとなり、これらが外部主記憶メモリ５１へ書き戻される。
これらの動作が８回繰り返されることによって、図４に示された全てのデータの順列で、外部主記憶メモリ５１への書き込みが行われる。外部主記憶メモリ５１への書き込みの場合、キャッシュデータメモリ６１から書き込む動作だけであり、能動モジュールからのデータを直接書き戻すわけではないので、データの並び替えによる処理サイクルが増加することなくデータの並び替えと転送が行われ、処理時間のオーバヘッドが低減される。
以上のように、この第１の実施例では、並び替えアクセスモードが設定されたとき、一定数の行（８行）に対応するメモリセル２２で１単位ブロックとし、活性化するワード線の行が、同１単位ブロックの範囲内で一定列（１列）のメモリセル２２毎に改行されることにより、一度のアクセスで複数行に跨がって特定のメモリセル２２がアクセスされるので、データの並び替えによる処理サイクルが増加することなくデータの並び替えと転送が可能となり、処理時間のオーバヘッドが低減される。
図５は、この発明の第２の実施例であるメモリモジュールの要部の電気的構成を示す回路図であり、第１の実施例を示す図１中の要素と共通の要素には共通の符号が付されている。
この例のメモリモジュールは、同図５に示すように、ＳＲＡＭモジュール２１Ａであり、図１中のアドレスデコーダ２３、ワード線２４及びワード線セレクタ３１に代えて、アドレスデコーダ２３Ｄ、ワード線２４Ａ，２４Ｂ及びＯＲ回路３２が設けられている。アドレスデコーダ２３Ｄは、モード選択信号ＭＳが“通常アクセスモード”を示すとき、アドレス入力信号ＡＤに基づいて、ワード線活性化信号ｗａ（第１のワード線活性化信号）を出力する（すなわち、アクティブモードとする）一方、モード選択信号ＭＳが“並び替えアクセスモード”を示すとき、アドレス入力信号ＡＤに基づいて、ワード線活性化信号ｗｂ（第２のワード線活性化信号）を出力する（すなわち、アクティブモードとする）。
ワード線２４Ａは、アドレスデコーダ２３Ｄから出力されるワード線活性化信号ｗａを各ＯＲ回路３２を介して各行毎のメモリセル２２のワード線に供給する。ワード線２４Ｂは、アドレスデコーダ２３Ｄから出力されるワード線活性化信号ｗｂを、１単位ブロックの範囲内で一定列（たとえば、１列）毎に改行して該当するＯＲ回路３２を介してメモリセル２２のワード線に供給すると共に、１単位ブロック中の後端列以外の各一定列の最終列の後端行から、この最終列の次の列の先端行のメモリセル２２のワード線に供給する。他は、図１と同様の構成である。
このＳＲＡＭモジュール２１Ａでは、モード選択信号ＭＳが“通常アクセスモード”を示すとき、アドレスデコーダ２３Ｄから出力されるワード線活性化信号ｗａが、ワード線２４Ａ及び各ＯＲ回路３２を介して各行毎のメモリセル２２のワード線に供給される。一方、モード選択信号ＭＳが“並び替えアクセスモード”を示すとき、アドレスデコーダ２３Ｄから出力されるワード線活性化信号ｗｂが、ワード線２４Ｂ及び各ＯＲ回路３２を介して、１単位ブロックの範囲内で一定列（１列）毎に改行されて該当するメモリセル２２のワード線に供給されると共に、１単位ブロック中の後端列以外の各一定列の最終列の後端行から、この最終列の次の列の先端行のメモリセル２２のワード線に供給される。
以上のように、この第２の実施例では、第１の実施例のＳＲＡＭモジュール２１と異なるハード構成のＳＲＡＭモジュール２１Ａにより、第１の実施例と同様の利点がある。
図６は、この発明の第３の実施例であるメモリモジュールの要部の電気的構成を示す回路図であり、第１の実施例を示す図１中の要素と共通の要素には共通の符号が付されている。
この例のメモリモジュールは、同図６に示すように、ＳＲＡＭモジュール２１Ｂであり、図１中のアドレスデコーダ２３、ワード線２４、リード／ライト線２５、リードデータバッファ２６、データ読み出し線２７、ライトデータバッファ２８、及びデータ書き込み線２９に代えて、アドレスデコーダ２３Ａ，２３Ｂ、ワード線２４Ｃ，２４Ｄ、リード／ライト線２５Ａ，２５Ｂ、リードデータバッファ２６Ａ，２６Ｂ、データ読み出し線２７Ａ，２７Ｂ、ライトデータバッファ２８Ａ，２８Ｂ、及びデータ書き込み線２９Ａ，２９Ｂが設けられ、また、選択信号線３０及びワード線セレクタ３１が削除されている。
アドレスデコーダ２３Ａは、アクセス有効信号ＡＳＡがアクティブモードのとき、通常アクセスモードに対応したアドレス入力信号ＡＤＡ（第１のアドレス入力信号）に基づいて、ワード線活性化信号ｗｃ（第１のワード線活性化信号）を出力する。アドレスデコーダ２３Ｂは、アクセス有効信号ＡＳＢがアクティブモードのとき、並び替えアクセスモードに対応したアドレス入力信号ＡＤＢ（第２のアドレス入力信号）に基づいて、ワード線活性化信号ｗｄ（第２のワード線活性化信号）を出力する。ワード線２４Ｃは、ワード線活性化信号ｗｃを各行毎のメモリセル２２のワード線に供給する。ワード線２４Ｄは、ワード線活性化信号ｗｄを、１単位ブロックの範囲内で一定列（たとえば、１列）毎に改行して該当するメモリセル２２のワード線に供給すると共に、１単位ブロック中の後端列以外の各一定列の最終列の後端行から、この最終列の次の列の先端行のメモリセル２２のワード線に供給する。
リード／ライト線２５Ａは、各メモリセル２２のリードライト選択ポート、各リードデータバッファ２６Ａのイネーブル端子及び各ライトデータバッファ２８Ａのイネーブル端子に共通に接続され、リードライト選択信号ＲＷＡ（第１の書き込み／読み出し選択信号）が入力される。リード／ライト線２５Ｂは、各メモリセル２２のリードライト選択ポート、各リードデータバッファ２６Ｂのイネーブル端子及び各ライトデータバッファ２８Ｂのイネーブル端子に共通に接続され、リードライト選択信号ＲＷＢ（第２の書き込み／読み出し選択信号）が入力される。各リードデータバッファ２６Ａは、メモリセル２２の各列（Column０，１，…，７）毎に設けられ、各データ読み出し線２７Ａを介して同各列毎のメモリセル２２の読み出しポートに共通に接続されている。同各リードデータバッファ２６Ａは、リードライト選択信号ＲＷＡがリードモードのとき、各列毎のメモリセル２２から各データ読み出し線２７Ａを介してデータを読み出し、データ入出力信号ＤＡ中の出力データとして出力する。
各リードデータバッファ２６Ｂは、メモリセル２２の各列（Column０，１，…，７）毎に設けられ、各データ読み出し線２７Ｂを介して同各列毎のメモリセル２２の読み出しポートに共通に接続されている。同各リードデータバッファ２６Ｂは、リードライト選択信号ＲＷＢがリードモードのとき、各列毎のメモリセル２２から各データ読み出し線２７Ｂを介してデータを読み出し、データ入出力信号ＤＢ中の出力データとして出力する。各ライトデータバッファ２８Ａは、メモリセル２２の各列（Column０，１，…，７）毎に設けられ、各データ書き込み線２９Ａを介して同各列毎のメモリセル２２の書き込みポートに共通に接続されている。同各ライトデータバッファ２８Ａは、リードライト選択信号ＲＷＡがライトモードのとき、データ入出力信号ＤＡ中の入力データを各データ書き込み線２９Ａを介して各列毎のメモリセル２２に書き込む。ライトデータバッファ２８Ｂは、メモリセル２２の各列（Column０，１，…，７）毎に設けられ、各データ書き込み線２９Ｂを介して同各列毎のメモリセル２２の書き込みポートに共通に接続されている。同各ライトデータバッファ２８Ｂは、リードライト選択信号ＲＷＢがライトモードのとき、データ入出力信号ＤＢ中の入力データを各データ書き込み線２９Ｂを介して各列毎のメモリセル２２に書き込む。
このように、ＳＲＡＭモジュール２１Ｂは、２ポートメモリの構成とされ、図２中のシステムバス４２側の接続と、外部主記憶メモリ５１との接続とが、それぞれ１ポートで行われることになり、一方のポートＡが通常アクセス用としてシステムバス４２、及び他方のポートＢが並び替えアクセス用として外部主記憶メモリ５１と接続される。
図７は、図６のＳＲＡＭモジュール２１Ｂがキャッシュデータメモリとして用いられているシステムキャッシュの要部の電気的構成を示すブロック図であり、第１の実施例を示す図３中の要素と共通の要素には共通の符号が付されている。
このシステムキャッシュ４８Ａは、第１の実施例を示す図２中のシステムキャッシュ４８に代えて設けられるものであり、同図７に示すように、図３中のシステムキャッシュコントローラ６０及びキャッシュデータメモリ６１に代えて、異なる機能を有するシステムキャッシュコントローラ６０Ａ及びキャッシュデータメモリ６１Ａが設けられ、また、データセレクタ／マルチプレクサ６３が削除されている。また、この実施例では、図２のＳｏＣにおいて、メモリコントローラ４９に代えて、異なる構成のメモリコントローラ４９Ａが設けられている。キャッシュデータメモリ６１Ａは、図６のＳＲＡＭモジュール２１Ｂで構成され、メモリコントローラ４９Ａに接続されて外部主記憶メモリ５１の一部のデータのコピーを保持するなど、同外部主記憶メモリ５１とデータ入出力信号ＤＢのデータをやり取りする。また、キャッシュデータメモリ６１Ａは、システムバスインタフェース６４を介して図２中のシステムバス４２に接続され、ＳｏＣ４１の各部とデータ入出力信号ＤＡのデータをやり取りする。
システムキャッシュコントローラ６０Ａは、システムバスインタフェース６４と制御信号ＣＴａをやり取りすると共にメモリコントローラ４９Ａと制御信号ＣＴｂをやり取りすることにより、キャッシュデータメモリ６１Ａに対して、リードライト選択信号ＲＷＡとリードライト選択信号ＲＷＢ、アクセス有効信号ＡＳＡとアクセス有効信号ＡＳＢ、及びアドレス入力信号ＡＤＡとアドレス入力信号ＡＤＢを、それぞれ同時に入力する。また、システムキャッシュコントローラ６０は、キャッシュタグメモリ６２に対して、リードライト選択信号ＲＷＴ及びアドレス入力信号ＡＤＴを与えると共にタグデータＴＤをやり取りする。
図８は、１ポートメモリ及び２ポートメモリの動作を説明するタイムチャート、及び図９が、図６のＳＲＡＭモジュール２１Ｂのキャッシュ動作を示すタイムチャートである。
これらの図を参照して、この例のメモリモジュール（ＳＲＡＭモジュール２１Ｂ）に用いられる制御方法の処理内容について説明する。
このＳＲＡＭモジュール２１Ｂでは、アドレスデコーダ２３Ａにより、通常アクセスモードに対応したアドレス入力信号ＡＤＡに基づいて、ワード線活性化信号ｗｃが出力され、また、アドレスデコーダ２３Ｂにより、並び替えアクセスモードに対応したアドレス入力信号ＡＤＢに基づいて、ワード線活性化信号ｗｄが出力される。ワード線活性化信号ｗｃは、各行毎のメモリセル２２のワード線に供給される一方、ワード線活性化信号ｗｄが、１単位ブロックの範囲内で一定列（たとえば、１列）毎に改行されて該当するメモリセル２２のワード線に供給されると共に、上記１単位ブロック中の後端列以外の上記各一定列の最終列の後端行から、同最終列の次の列の先端行のメモリセル２２のワード線に供給される（活性化信号供給処理）。
すなわち、ＳＲＡＭモジュール２１Ｂは、２ポートメモリの構成となっているため、１ポートメモリよりも回路規模が増大するが、システムキャッシュ４８Ａに対する能動モジュールからのアクセスと外部主記憶メモリ５１からのアクセスとが、同一のメモリセル２２をアクセスしない（すなわち、アクセスの競合が発生しない）限りにおいて同時に行うことが可能なため、キャッシュミスによるデータの主記憶メモリ５１への書き戻しや、同主記憶メモリ５１から読み出したデータの書き込みと、キャッシュヒットによる能動モジュールのアクセスとを同時に行うことができたり、連続したキャッシュミスが生じた際のデータの並び替えによるデータ転送容量（スループット）の低下が防止される。
たとえば、図８に示すように、バーストデータ［１］とバーストデータ［２］とを外部主記憶メモリ５１から読み出す場合、１ポートのＳＲＡＭモジュールでは、同図８（ａ）に示すように、バーストデータ［１］の主記憶格納配列でキャッシュメモリに書き込んだ後、通常配列で読み出し、この後、バーストデータ［２］の主記憶格納配列でキャッシュメモリに書き込み、通常配列で読み出すという段階を経る必要がある。一方、２ポートのＳＲＡＭモジュールでは、同図８（ｂ）に示すように、バーストデータ［１］の通常配列での読み出しと、バーストデータ［２］の主記憶格納配列でのキャッシュメモリへの書き込みとが同時に実行可能であり、処理時間の短縮が可能である。なお、１ポートのＳＲＡＭモジュールを複数のバンクに分割し、データを異なったバンクに振り分けることにより、上記と同様の動作が可能である。
以上、バーストデータの転送について説明したが、ＳＲＡＭモジュール２１Ｂが設けられているＳｏＣ全体の低電力化は、外部主記憶メモリ５１に対する単一データのリードもしくはライト転送のとき、この外部主記憶メモリ５１を構成するＳＤＲＡＭ素子のうち、活性化するものを限定し、それ以外のものは低消費電力モードを維持することによって実現される。このため、リードのときには、キャッシュラインを全て充足するバーストデータとしてではなく、単一データとして到着することになる。たとえば、図４中のアドレス“０ｘ１８”のデータは、メモリバス５２の領域［２４：３１］で８サイクルかけて転送されるが、そのときには、他の領域、すなわち領域［０：２３，３２：６３］には有効なデータが転送されないことになる。従って、この実施例のように、システムキャッシュ４８Ａにおいて、データの並び替えを行う際には、この一部データのみ書き込んだキャッシュラインは有効にせず、単一データの転送のみに利用する必要がある。
図９（ａ）では、能動モジュールから同一バーストデータ（バーストデータ［１］）で２回データ読み出し要求があった場合のＳＲＡＭモジュール２１Ｂのキャッシュ動作が示されている。また、図９（ｂ）では、能動モジュールから、１回目は単一データの読み出し要求、２回目は１回目の単一データを含むバーストデータで読み出し要求があった場合のＳＲＡＭモジュール２１Ｂのキャッシュ動作が示されている。
すなわち、図９（ａ）では、時刻ｔ０でキャッシュミスのデータが外部主記憶メモリ５１からシステムキャッシュ４８Ａに取り込まれ、取り込みが完了した時刻ｔ１の時点で、このデータが格納されたキャッシュラインが有効となる。従って、時刻ｔ２の時点での再度のバーストデータの読み出しでは、キャッシュヒットとなり、この転送は時刻ｔ３で完了する。これは、２回目の読み出しが単一データであっても同様である。一方、図９（ｂ）では、時刻ｔ０からのデータの読み出しは単一データであるが、メモリバス５２の一部の領域のみが用いられているため、転送時間は、図９（ａ）と同様、時刻ｔ１までかかる。ところが、時刻ｔ１の時点では、キャッシュメモリに一部データのみしか取り込まれていないので、当該キャッシュラインは無効のままである。従って、時刻ｔ２までの時点で１回目の単一データを含むバーストデータで読み出し要求が行われた場合、キャッシュミスとなり、時刻ｔ２から、キャッシュミスのデータが外部主記憶メモリ５１からシステムキャッシュ４８Ａに取り込まれる。この場合、全てのデータが取り込まれるので、時刻ｔ３の時点でキャッシュラインが有効化される。
これらのことから、再度読み出される可能性が高いデータは、最初のアクセスが単一データの読み出しの場合でも、バーストデータ全てを読み出した方が有利となる。一方、能動モジュールから単一データを書き込む場合、必要なデータのみを外部主記憶メモリ５１に書き戻すことによって、この外部主記憶メモリ５１の活性化するＳＤＲＡＭの素子数が効率的に削減される。このときも、キャッシュラインを無効のままで、システムキャッシュ４８Ａ内でデータの並び替えが必要である。
以上のように、この第３の実施例では、ワード線活性化信号ｗｃが各行毎のメモリセル２２のワード線に供給される一方、ワード線活性化信号ｗｄが１単位ブロックの範囲内で一定列（たとえば、１列）毎に改行されて該当するメモリセル２２のワード線に供給されると共に、上記１単位ブロック中の後端列以外の上記各一定列の最終列の後端行から、同最終列の次の列の先端行のメモリセル２２のワード線に供給されるので、システムキャッシュ４８Ａに対する能動モジュールからのアクセスと外部主記憶メモリ５１からのアクセスとを、同時に行うことが可能となる。これにより、たとえば、外部主記憶メモリ５１に対して単一データをやり取りするアクセスを行う際、ＳＩＭＭ／ＤＩＭＭ上の全てのＳＤＲＡＭ素子を活性化する必要がなくなるようにデータを並び替えることが可能となり、システムバス４２のデータ配列と並び替えを行うためのハードウェアバッファを設けることなく、低消費電力化及びハードウェアの低規模化が両立可能である。
以上、この発明の実施例を図面により詳述してきたが、具体的な構成は同実施例に限られるものではなく、この発明の要旨を逸脱しない範囲の設計の変更などがあっても、この発明に含まれる。
たとえば、上記各実施例では、活性化されるワード線の行が、１単位ブロックの範囲内で１列のメモリセル２２毎に改行されるようになっているが、たとえば２列毎など、複数列のメモリセル２２毎に改行されるようにしても良い。
この発明は、メモリセルがマトリクス状に配置されて構成されているメモリモジュール全般に適用できる。
この発明の第１の実施例であるメモリモジュールの要部の電気的構成を示す回路図である。 図１のＳＲＡＭモジュール２１がシステムキャッシュとして用いられているＳｏＣの要部の電気的構成を示すブロック図である。 図２中のシステムキャッシュ４８の要部の電気的構成を示すブロック図である。 外部主記憶メモリ５１とシステムキャッシュ４８との間でデータのバースト転送を行う際のデータの並び順序を示す図である。 この発明の第２の実施例であるメモリモジュールの要部の電気的構成を示す回路図である。 この発明の第３の実施例であるメモリモジュールの要部の電気的構成を示す回路図である。 図６のＳＲＡＭモジュール２１Ｂがキャッシュデータメモリとして用いられているシステムキャッシュの要部の電気的構成を示すブロック図である。 １ポートメモリ及び２ポートメモリの動作を説明するタイムチャートである。 図６のＳＲＡＭモジュール２１Ｂのキャッシュ動作を示すタイムチャートである。 特許文献１に記載された画像処理用メモリの構成図である。 図１０中のメモリアレイ１の内部構成を示す図である。 ＤＩＭＭの要部の電気的構成の一例を示すブロック図である。 図１２のＤＩＭＭの動作を説明するタイムチャートである。
符号の説明
２１，２１Ａ，２１Ｂ ＳＲＡＭモジュール（メモリモジュール）
２２ メモリセル（メモリセル群の一部）
２３，２３Ｄ アドレスデコーダ（行アドレスデコーダ、メモリモジュールの一部）
２３Ａ，２３Ｂ アドレスデコーダ（デコーダ、メモリモジュールの一部）
２４，２４Ａ，２４Ｂ ワード線（ワード線拡張手段の一部）
２４Ｃ，２４Ｄ ワード線（活性化信号供給手段）
２５，２５Ａ，２５Ｂ リード／ライト線（メモリモジュールの一部）
２６，２６Ａ，２６Ｂ リードデータバッファ（メモリモジュールの一部、書き込み／読み出し手段の一部）
２７，２７Ａ，２７Ｂ データ読み出し線（メモリモジュールの一部）
２８，２８Ａ，２８Ｂ ライトデータバッファ（メモリモジュールの一部、書き込み／読み出し手段の一部）
２９，２９Ａ，２９Ｂ データ書き込み線（メモリモジュールの一部）
３０ 選択信号線（ワード線拡張手段の一部）
３１ ワード線セレクタ（ワード線拡張手段の一部、ワード線連結手段）
３２ ＯＲ回路（ワード線拡張手段の一部、活性化信号供給手段）
４１ ＳｏＣ（電子装置）
４２ システムバス（電子装置の一部）
４３ プロセッサコア（電子装置の一部）
４４ 専用能動モジュール（電子装置の一部）
４５ ＬＣＤ（Liquid Crystal Display）表示制御モジュール（電子装置の一部）
４６ 専用受動モジュール（電子装置の一部）
４７ オンチップメモリ（電子装置の一部）
４８ システムキャッシュ（電子装置の一部）
４９ メモリコントローラ（電子装置の一部）
６０ システムキャッシュコントローラ（電子装置の一部、制御手段）
６１ キャッシュデータメモリ（電子装置の一部）
６２ キャッシュタグメモリ（電子装置の一部）
６３ データセレクタ／マルチプレクサ（電子装置の一部）
６４ システムバスインタフェース（電子装置の一部）

Claims (12)

  1. メモリセルが所定行かつ所定列のマトリクス状に配置されてなるメモリセル群と、
    入力される行アドレスに基づいて、前記メモリセル群のうちからアクセスするメモリセルの行を決定して当該メモリセルのワード線を活性化する行アドレスデコーダとを有し、
    該行アドレスデコーダにより前記ワード線が活性化されたメモリセルに対してデータの書き込み又は読み出しを行うメモリモジュールであって、
    通常アクセスモードが設定されたとき、前記メモリセルの前記ワード線を前記各行毎に活性化する一方、並び替えアクセスモードが設定されたとき、一定数の行に対応する前記メモリセルで１単位ブロックとし、活性化する前記ワード線の行を、前記１単位ブロックの範囲内で一定列の前記メモリセル毎に変更するワード線拡張手段が設けられていることを特徴とするメモリモジュール。
  2. 所定の記憶容量を有するメモリセルが所定行かつ所定列のマトリクス状に配置されてなるメモリセル群と、
    入力される行アドレスに基づいて、前記メモリセル群のうちからアクセスするメモリセルの行を決定して当該メモリセルのワード線を活性化する行アドレスデコーダとを有し、
    該行アドレスデコーダにより前記ワード線が活性化されたメモリセルに対してデータの書き込み又は読み出しを行うメモリモジュールであって、
    通常アクセスモードが設定されたとき、前記メモリセルの前記ワード線を前記各行毎に活性化する一方、並び替えアクセスモードが設定されたとき、一定数の行に対応する前記メモリセルで１単位ブロックとし、活性化する前記ワード線の行を、前記１単位ブロックの範囲内で一定列の前記メモリセル毎に変更することにより、一度のアクセスで複数行に跨がって特定の前記メモリセルをアクセスするためのワード線拡張手段が設けられていることを特徴とするメモリモジュール。
  3. 前記ワード線拡張手段は、
    前記並び替えアクセスモードが設定されたとき、活性化する前記ワード線の行を、前記１単位ブロックの範囲内で一定列の前記メモリセル毎に改行すると共に、アクセスが前記１単位ブロック中の後端行に達したとき、前記後端行に達したときの列の次の列の先端行から当該アクセスが継続する構成とされていることを特徴とする請求項２記載のメモリモジュール。
  4. 前記ワード線拡張手段は、
    入力されるモード選択信号が前記通常アクセスモードを示すとき、前記メモリセルの前記ワード線を前記各行毎に連結する一方、前記モード選択信号が前記並び替えアクセスモードを示すとき、前記ワード線の行を、前記１単位ブロックの範囲内で一定列毎に改行すると共に、前記１単位ブロック中の後端列以外の前記各一定列の最終列の後端行から、前記最終列の次の列の先端行に連結するワード線連結手段を有することを特徴とする請求項３記載のメモリモジュール。
  5. 前記行アドレスデコーダは、
    入力されるモード選択信号が前記通常アクセスモードを示すとき、入力される行アドレスに基づいて、第１のワード線活性化信号を出力する一方、前記モード選択信号が前記並び替えアクセスモードを示すとき、前記行アドレスに基づいて、第２のワード線活性化信号を出力する構成とされ、
    前記ワード線拡張手段は、
    前記第１のワード線活性化信号を前記各行毎の前記メモリセルの前記ワード線に供給する一方、前記第２のワード線活性化信号を、前記１単位ブロックの範囲内で一定列毎に改行して該当するメモリセルの前記ワード線に供給すると共に、前記１単位ブロック中の後端列以外の前記各一定列の最終列の後端行から、前記最終列の次の列の先端行のメモリセルの前記ワード線に供給する活性化信号供給手段を有することを特徴とする請求項３記載のメモリモジュール。
  6. メモリセルが所定行かつ所定列のマトリクス状に配置されてなるメモリセル群と、
    入力される行アドレスに基づいて、前記メモリセル群のうちからアクセスするメモリセルの行を決定して当該メモリセルのワード線を活性化する行アドレスデコーダとを有し、
    該行アドレスデコーダにより前記ワード線が活性化されたメモリセルに対してデータの書き込み又は読み出しを行うメモリモジュールであって、
    前記行アドレスデコーダは、
    通常アクセスモードに対応した第１の行アドレスに基づいて、第１のワード線活性化信号を出力する第１のデコーダと、
    並び替えアクセスモードに対応した第２の行アドレスに基づいて、第２のワード線活性化信号を出力する第２のデコーダとから構成され、
    前記第１のワード線活性化信号を前記各行毎の前記メモリセルの前記ワード線に供給する一方、前記第２のワード線活性化信号を、前記１単位ブロックの範囲内で一定列毎に改行して該当するメモリセルの前記ワード線に供給すると共に、前記１単位ブロック中の後端列以外の前記各一定列の最終列の後端行から、前記最終列の次の列の先端行のメモリセルの前記ワード線に供給する活性化信号供給手段が設けられていることを特徴とするメモリモジュール。
  7. 前記通常アクセスモードに対応した第１の書き込み／読み出し選択信号に基づいて、前記ワード線が活性化されたメモリセルに対してデータの書き込み／読み出しを行う第１の書き込み／読み出し手段と、
    前記並び替えアクセスモードに対応した第２の書き込み／読み出し選択信号に基づいて、前記ワード線が活性化されたメモリセルに対してデータの書き込み／読み出しを行う第２の書き込み／読み出し手段とが設けられていることを特徴とする請求項６記載のメモリモジュール。
  8. メモリセルが所定行かつ所定列のマトリクス状に配置されてなるメモリセル群と、
    入力される行アドレスに基づいて、前記メモリセル群のうちからアクセスするメモリセルの行を決定して当該メモリセルのワード線を活性化する行アドレスデコーダとを有し、
    該行アドレスデコーダにより前記ワード線が活性化されたメモリセルに対してデータの書き込み又は読み出しを行うメモリモジュールに用いられる制御方法であって、
    通常アクセスモードが設定されたとき、前記メモリセルの前記ワード線を前記各行毎に活性化する一方、並び替えアクセスモードが設定されたとき、一定数の行に対応する前記メモリセルで１単位ブロックとし、活性化する前記ワード線の行を、前記１単位ブロックの範囲内で一定列の前記メモリセル毎に変更するワード線拡張処理を行うことを特徴とする制御方法。
  9. 所定の記憶容量を有するメモリセルが所定行かつ所定列のマトリクス状に配置されてなるメモリセル群と、
    入力される行アドレスに基づいて、前記メモリセル群のうちからアクセスするメモリセルの行を決定して当該メモリセルのワード線を活性化する行アドレスデコーダとを有し、
    該行アドレスデコーダにより前記ワード線が活性化されたメモリセルに対してデータの書き込み又は読み出しを行うメモリモジュールに用いられる制御方法であって、
    通常アクセスモードが設定されたとき、前記メモリセルの前記ワード線を前記各行毎に活性化する一方、並び替えアクセスモードが設定されたとき、一定数の行に対応する前記メモリセルで１単位ブロックとし、活性化する前記ワード線の行を、前記１単位ブロックの範囲内で一定列の前記メモリセル毎に変更することにより、一度のアクセスで複数行に跨がって特定の前記メモリセルをアクセスするワード線拡張処理を行うことを特徴とする制御方法。
  10. メモリセルが所定行かつ所定列のマトリクス状に配置されてなるメモリセル群と、
    入力される行アドレスに基づいて、前記メモリセル群のうちからアクセスするメモリセルの行を決定して当該メモリセルのワード線を活性化する行アドレスデコーダとを有し、
    該行アドレスデコーダにより前記ワード線が活性化されたメモリセルに対してデータの書き込み又は読み出しを行うメモリモジュールに用いられる制御方法であって、
    前記行アドレスデコーダを、通常アクセスモードに対応した第１の行アドレスに基づいて、第１のワード線活性化信号を出力する第１のデコーダと、並び替えアクセスモードに対応した第２の行アドレスに基づいて、第２のワード線活性化信号を出力する第２のデコーダとから構成しておき、
    前記第１のワード線活性化信号を前記各行毎の前記メモリセルの前記ワード線に供給する一方、前記第２のワード線活性化信号を、前記１単位ブロックの範囲内で一定列毎に改行して該当するメモリセルの前記ワード線に供給すると共に、前記１単位ブロック中の後端列以外の前記各一定列の最終列の後端行から、前記最終列の次の列の先端行のメモリセルの前記ワード線に供給する活性化信号供給処理を行うことを特徴とする制御方法。
  11. 請求項１乃至５のいずれか一に記載のメモリモジュールと、
    該メモリモジュールに対して、前記行アドレスを入力すると共に、前記通常アクセスモード又は前記並び替えアクセスモードを設定する制御手段とを有することを特徴とする電子装置。
  12. 請求項６乃至７のいずれか一に記載のメモリモジュールと、
    該メモリモジュールに対して、前記第１の行アドレス及び第２の行アドレスを入力する制御手段とを有することを特徴とする電子装置。
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