KR20070060846A - 반도체 메모리의 이미지 회전을 위한 버스트 접근 장치 - Google Patents

Abstract

본 발명은 반도체 메모리의 이미지 회전을 위한 버스트 접근 장치에 관한 것으로, 반도체 메모리에 이미지 프로세싱을 위하여 제공되는 이미지 데이터를 회전하는 경우에, 싱글이 아닌 버스트로 데이터 읽기를 수행하도록 하여, 메모리 대역폭이 적어지며 이로 인해 낮은 클럭을 사용할 수 있게 되므로 저전력 설계가 가능하게 되어 제품의 성능을 향상시킨다.

DRAM, SRAM, 이미지, 데이터, 회전, 버스트, 싱글

Description

반도체 메모리의 이미지 회전을 위한 버스트 접근 장치{Apparatus for burst access for rotating image in semiconducrot memory}

도 1은 일반적인 DRAM의 인퍼테이스 구조를 나타낸 예시도,

도 2a는 이미지 프로세싱을 위하여 입력되는 이미지,

도 2b는 종래의 이미지 프로세싱에서의 프로세싱되는 어드레스의 순서를 설명하기 위한 예시도,

도 2c는 도 2a를 이미지 프로세싱한 출력 이미지,

도 3a는 이미지 프로세싱을 위하여 입력되는 이미지,

도 3b는 종래의 이미지 프로세싱에서의 이미지를 회전하는 경우 프로세싱되는 어드레스의 순서를 설명하기 위한 예시도,

도 3c는 도 3a를 이미지 프로세싱한 출력 이미지,

도 4는 본 발명에 따른 반도체 메모리의 이미지 회전을 위한 버스트 접근 장치의 일실시예 구조도,

도 5a는 이미지가 인가되는 경우 데이터의 어드레스를 나타내기 위한 예시도,

도 5b는 도 4의 회전 버스트부가 어드레스를 읽어들여 저장부에 저장하는 방 식을 설명하기 위한 일예시도,

도 5c는 도 4의 제어부가 저장부에 저장된 데이터를 읽어내는 방식을 설명하기 위한 일예시도,

도 5d는 도 4의 이미지 프로세싱부에 의해 처리된 이미지 데이터의 어드레스를 설명하기 위한 일예시도.

도 6a는 도 4의 회전 버스트부(410)에 입력되는 이미지 데이터의 일예시도,

도 6b는 도 4의 저장부에 저장되는 이미지 데이터의 일예시도,

도 6c는 도 4의 이미지 프로세싱부의 출력인 이미지 데이터의 일예시도.

<도면의 주요부분에 대한 부호의 설명>

410 : 회전 버스트부 420 : 저장부

430 : 제어부 440 : 이미지 프로세싱부

본 발명은 반도체 메모리의 이미지 회전을 위한 버스트 접근 장치에 관한 것으로서, 보다 상세하게는 동적기억장치(dynamic random access memory; 이하, 간단히 'DRAM'이라 함)에서, 이미지를 90° 또는 270°로 회전하는 경우에 사용하기 위한 반도체 메모리의 이미지 회전을 위한 버스트 접근 장치에 관한 것이다.

일반적으로, 이미지 프로세싱 과정에서 이미지를 회전(rotate)해야 하는 경우가 발생한다. 이 경우, 사용하는 메모리가 DRAM이라면, 'non-sequence address'로 인하여 접근 방식(access type)이 싱글(single)로 진행되므로, 회전하지 않는 이미비와 비교하였을 때 최소 6배 이상 프로세스 속도가 느려지는 문제점이 발행하며, DRAM에 접근하는 동안 대역폭(bandwidth)의 점유율도 늘어나게 되므로, 전체적인 시스템이 느려지는 현상이 발생하는 문제점이 있다.

본 발명은 상기한 바와 같은 문제점을 해결하기 위하여 제안된 것으로, 이미지 회전을 버스트(burst)로 진행하여, 이미지 프로세스의 속도를 향상시키기 위한, 반도체 메모리의 이미지 회전을 위한 버스트 접근 장치를 제공하는데 그 목적이 있다.

상기한 바와 같은 목적을 달성하기 위해, 본 발명의 바람직한 실시예에 따르면, 이미지 처리를 수행하기 위한 이미지 프로세싱부를 구비하는 반도체 메모리의 이미지 회전을 위한 버스트 접근 장치에 있어서, 인가되는 이미지 데이터를 버스트 길이 단위로 증가시키면서 버스트로 읽기 위한 회전 버스트부; 상기 회전 버스트부로부터 수신한 데이터를 열방향으로 저장하기 위한 저장부; 및 상기 저장부에 저장된 데이터를 행방향으로 읽어 상기 이미지 프로세싱부에 전달하기 위한 제어부를 포함하는 반도체 메모리의 이미지 회전을 위한 버스트 접근 장치가 제공된다.

이때, 상기 회전 버스트부는, 이미지 데이터의 어드레스의 왼쪽 아랫부분부터 버스트 길이 단위로 위방향으로 읽기를 수행하고, 버스트 길이의 모든 행에 대하여 읽기를 완료한 경우에는, 버스트 길이 단위로 오른쪽으로 이동한 왼쪽 아랫부분부터 버스트 길이 단위로 위방향으로 읽기를 수행하여, 모든 어드레스의 데이터를 버스트 길이 단위로 읽기를 수행한다.

또한, 상기 저장부는, 내부 라인 메모리인 것이 바람직하며, 정적기억장치(SRAM)인 것도 바람직하다. 이때, 상기 저장부의 크기는, 이미지의 폭과 버스트 길이에 따라 결정될 수 있다.

한편, 상기 제어부는, 캐시일 수 있으며, 더블 버퍼 콘트롤러일 수도 있다.

먼저, 본 발명의 설명에 앞서, 종래의 이미지 프로세스를 위한 데이터 접근에 대하여 설명하기로 하자.

일반적으로, 정적기억장치(static random access memory; 이하, 간단히 'SRAM'이라 함)은 DRAM보다 접근(access) 속도가 빠르다. 그러나 이러한 SRAM은 그 가격이 비싸기 때문에 캐시(cache)와 같은 메모리는 SRAM을 사용하지만, 이미지 프로세싱과 같이 큰 메모리를 필요로 하는 부분은 DRAM을 사용한다. DRAM의 인터페이스(interface) 구조는 다음의 도 1과 같다.

도 1은 일반적인 DRAM의 인퍼테이스 구조를 나타낸 예시도이다.

도면과 같은 DRAM의 어드레스(address) 측면에서 보면, 시퀀스 어드레스 (sequence address)가 BANK, RAS(row address strobe), CAS(column address strobe)로 정렬되어 있다. 이러한 어드레스는 메모리 사이즈에 따라 각각 다른 비트폭(bit width)를 가지지만, 편의상 설명을 위하여 다음과 같은 예를 들기로 하자.

전체적으로 512개의 바이트(byte)를 가지는 DRAM을 가정하고, BANK[0], RAS[3:0], CAS[3:0]으로 구성되어 있으며,

BANK[0] - sequence address[8] : 1bit width

RAS[3:0] - sequence address[7:4] : 4bit width

CAS[3:0] - sequence address[3:0] : 4bit width

이라고 가정하면, DRAM 메모리에 쓰기(write)를 수행하는 유닛(unit)이 16×16의 16비트 이미지를 쓰면(write), 다음 표 1과 같은 어드레스를 가지게 된다.

0	2	4	6	8	10	12	14	16	18	20	22	24	26	28	30
32	34	36	38	40	42	44	46	48	50	52	54	56	58	60	62
64	66	68	70	72	74	76	78	80	82	84	86	88	90	92	94
96	98	100	102	104	106	108	110	112	114	116	118	120	122	124	126
128	130	132	134	136	138	140	142	144	146	148	150	152	154	156	158
160	162	164	166	168	170	172	174	176	178	180	182	184	186	188	190
192	194	196	198	200	202	204	206	208	210	212	214	216	218	220	222
224	226	228	230	232	234	236	238	240	242	244	246	248	250	252	254
256	258	260	262	264	266	268	270	272	274	276	278	280	282	284	286
288	290	292	294	296	298	300	302	304	306	308	310	312	314	316	318
320	322	324	326	328	330	332	334	336	338	340	342	344	346	348	350
352	354	356	358	360	362	364	366	368	370	372	374	376	378	380	382
384	386	388	390	392	394	396	398	400	402	404	406	408	410	412	414
416	418	420	422	424	426	428	430	432	434	436	438	440	442	444	446
448	450	452	454	456	458	460	462	464	466	468	470	472	474	476	478
480	482	484	486	488	490	492	494	496	498	500	502	504	506	508	510

위 예의 DRAM은 총 2개의 BANK를 가지고, RAS는 16개의 열(row)로 구성되고, CAS는 16개의 행(column)으로 구성되어 있다. 만약 '0'번지에 접근하려면, RAS=0, CAS=0을 부여해야 하며, '32'번지는 RAS=1, CAS=0이고, '34'번지는 RAS=1, CAS=1을부여한다.

만약, 어드레스를 '0'번지부터 '510'번지까지 진행하며 데이터를 읽는다면, '0'에서 '30'번지까지는 버스트로 동작한다. 즉, 같은 RAS 내에 있는 행은 모두 버스트 동작을 수행할 수 있다. 여기서 버스트 동작이란, 매 클럭(clock)마다 데이터를 읽기/쓰기(read/write)하는 동작을 말한다. '30'번지가 되면, BANK 프리차지(pre-charge) 명령으로 버스트를 종료하게 된다. 그 다음 버스트를 진행하기 위하여, '32'번지가 되면, BANK 액티브(active) 명령이 전달되고 RAS 주소가 갱신되며, CAS 지연(latency)을 기다린 후 다시 버스트로 진행할 수 있다. 이와 같은 과정을 반복하여, 총 16개의 버스트16(burst16)으로 진행할 수 있다.

만약, 위 예시에서의 이미지를 90°회전한다고 가정하자. 이미지를 90°회전하였을 때 메모리를 읽는 형태에서 그린 어드레스는 다음의 표 2와 같다.

480	448	416	384	352	320	288	256	224	192	160	128	96	64	32	0
482	450	418	386	354	322	290	258	226	194	162	130	98	66	34	2
484	452	420	388	356	324	292	260	228	196	164	132	100	68	36	4
486	454	422	390	358	326	294	262	230	198	166	134	102	70	38	6
488	456	424	392	360	328	296	264	232	200	168	136	104	72	40	8
490	458	426	394	362	330	298	266	234	202	170	138	106	74	42	10
492	460	428	396	364	332	300	268	236	204	172	140	108	76	44	12
494	462	430	398	366	334	302	270	238	206	174	142	110	78	46	14
496	464	432	400	368	336	304	272	240	208	176	144	112	80	48	16
498	466	434	402	370	338	306	274	242	210	178	146	114	82	50	18
500	468	436	404	372	340	308	276	244	212	180	148	116	84	52	20
502	470	438	406	374	342	310	278	246	214	182	150	118	86	54	22
504	472	440	408	376	344	312	280	248	216	184	152	120	88	56	24
506	474	442	410	378	346	314	282	250	218	186	154	122	90	58	26
508	476	444	412	380	348	316	284	252	220	188	156	124	92	60	28
510	478	446	414	382	350	318	286	254	222	190	158	126	94	62	30

표에서 설명하는 바와 같이, 표 1의 메모리 자체를 90°회전한 것이다.

이러한 방식에서 메모리를 읽는 경우, 480, 448, 416, 384,…..형태로 읽어 들이게 되며, 이는 DRAM이 비효율적으로 동작하게 되는 문제점이 발생한다. 즉, 데이터를 읽을 때 계속해서 RAS 주소를 갱신해야 하므로 싱글 동작(single operation)이 일어나며, 버스트 전송이 일어나지 못한다.

즉, 표 1에서와 같은 버스트 전송의 전송의 경우에는, 1.2 클럭에 데이터를 읽기/쓰기할 수 있지만, 이와 같은 싱글 전송이 반복되는 경우에는 BANK 액티브(1클럭), RAS 로드(load)(1클럭), CAS 로드(1클럭), CAS 지연(2~3클럭), 데이터 읽기/쓰기(1클럭) 및 BANK 프리차지(1클럭)의 형태가 발생되어, 이러한 데이터에 접근할 때 최소 6~7배의 속도차가 발생하게 되는 문제점이 있다.

도 2a는 이미지 프로세싱을 위하여 입력되는 이미지를 나타내며, 도 2b는 종래의 이미지 프로세싱에서의 프로세싱되는 어드레스의 순서를 설명하기 위한 예시도이고, 도 2c는 도 2a를 이미지 프로세싱한 출력 이미지를 나타내며, 표 1을 참조로 설명한 바와 같은 방식으로 이미지 프로세싱이 수행된다. 도 2a 내지 도 2c에서는 100×100 비트를 예를 들어 나타내었다.

한편, 도 3a는 이미지 프로세싱을 위하여 입력되는 이미지를 나타내며, 도 3b는 종래의 이미지 프로세싱에서의 이미지를 회전하는 경우 프로세싱되는 어드레스의 순서를 설명하기 위한 예시도이고, 도 3c는 도 3a를 이미지 프로세싱한 출력 이미지를 나타내며, 표 2를 참조로 설명한 바와 같은 방식으로 이미지 프로세싱이 수행되는 것이다. 도 3a 내지 도 3c에서도, 도 2a 내지 도 2c에 사용된 이미지를 사용하였으며, 따라서, 100×100 비트를 예를 들어 설명한 것이다.

따라서, 본 발명은 이미지 데이터를 90°회전하는 경우에도, DRAM에 접근하는 방식을 버스트로 수행하도록 하여, 싱글 동작보다 속도를 향상시키는 것을 그 목적으로 하는 것이다.

상술한 목적, 특징들 및 장점은 첨부된 도면과 관련한 다음의 상세한 설명을 통하여 보다 분명해 질 것이다. 우선 각 도면의 구성요소들에 참조 번호를 부가함에 있어서, 동일한 구성요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다. 이하, 첨부된 도면을 참조하여 본 발명에 따른 바람직한 일실시예를 상세히 설명한다.

도 4는 본 발명에 따른 반도체 메모리의 이미지 회전을 위한 버스트 접근 장치의 일실시예 구조도이다.

도면에 도시된 바와 같이, 본 발명에 따른 버스트 접근 장치는, 회전 버스트부(410), 저장부(420) 및 제어부(430)를 포함하여 구성되며, 제어부(430)에서 출력된 데이터가 이미지 프로세싱부(440)에 입력된다. 데이터의 이미지 프로세싱을 수행하는 이미지 프로세싱부(440)는 이미 종래에 알려진 바와 같으므로, 이에 대한 상세한 설명은 생략하는 것으로 하겠다.

본 발명의 설명에 앞서, 90° 및 270°로 회전하지 않는 데이터(즉, 180°회전 데이터 또는 회전하지 않는 데이터)는 메모리에서 원래부터 버스트로 읽어들일 수 있는 것이므로, 본 발명은 90° 및 270°로 회전하는 데이터에 한하여 적용될 수 있는 것이다.

먼저, 회전 버스트부(410)는 인가되는 이미지 데이터를 버스트 길이(burst length) 단위로 증가시키면서 버스트로 읽는 기능을 담당한다. 즉, 이미지 데이터를 읽을 때, 도 3b와 같은 방식으로 회전시킨 데이터를 읽지 않고, 버스트 단위로 증가시키면서 읽어들이는 것이다. 이를 도 5a를 참조로 설명하자.

도 5a는 도 3a의 이미지가 인가되는 경우 이미지 데이터의 어드레스를 나타내기 위한 예시도이며, 도 5b는 도 4의 회전 버스트부가 어드레스를 읽어들여 저장부에 저장하는 방식을 설명하기 위한 일예시도이다. 본 발명의 설명에서 도 2a 또는 도 3a의 100×100 비트의 이미지 데이터가 입력되는 경우를 예를 들어 설명하기로 하자.

종래의 도 3b와 같은 방식에 따르면, 9900, 9800, 9700,,,,,,100, 0, 9901, 9801,,,,,,101, 1, 9902, 9802,,,,,199, 99 순으로 데이터를 읽어들이게 되지만, 본 발명의 회전 버스트부(410)는 버스트4(burst4)를 그 버스트 길이로 한다고 가정하면, 9900, 9901, 9902, 9903, 9800, 9801, 9802, 9803, …, 100, 101, 102, 103, 0, 1, 2, 3, 9904, 9905, 9906, 9907, 9804, 9805, 9806, 9807, …, 96, 97, 98, 99의 순으로 4단위의 버스트로 읽어 들여 저장부(420)에 저장하게 된다. 다만, 본 발명의 설명에서, 편의상 4개 단위로 버스트를 읽는 것을 예를 들어 설명하였으나, 이에 한정되는 것은 아니며, 그 수는 시스템에 따라 다르게 결정될 수 있는 것이다.

이때, 저장부(420)는 내부 라인 메모리 역할을 수행하는 것으로, SRAM일 수 있다. 저장부(420)은 회전 버스트부(410)로부터 수신한 데이터를 열방향(즉, 세로 방향)으로 저장하는 기능을 담당한다.

즉, 회전 버스트부(410)는 도 5a의 어드레스를 왼쪽 아랫부분(bottom)부터 4개 단위로 위 방향으로 읽게 되며, 왼쪽 윗부분이 마지막을 만나게 되면, 다시 4개 단위로 오른쪽으로 이동한 왼쪽 아랫부분부터 위 방향으로 4개씩 버스트로 읽게 되는 것이다.

이후, 제어부(430)는 이미지 프로세싱부(440)가 요구하는 데이터를 제공하기 위하여, 저장부(420)에 저장된 데이터를 도 5c에 도시된 화살표 방향(즉, 행방향;가로 방향)으로 읽어 이미지 프로세싱부(440)에 제공하는 기능을 담당한다.

도 5c는 도 4의 제어부가 저장부에 저장된 데이터를 읽어내는 방식을 설명하기 위한 일예시도이며, 도 5d는 도 4의 이미지 프로세싱부에 의해 처리된 이미지 데이터의 어드레스를 설명하기 위한 일예시도이다.

도면에 도시된 바와 같이, 저장부(420)에 저장된 데이터를 제어부(430)가 가로 방향으로 읽어내며, 이로써 도 5d와 같은 데이터 어드레스를 얻을 수 있게 된다.

본 발명에 따르면, DRAM에 접근하는 방식이 모두 다 버스트로 수행되므로, 기존의 싱글로 접근하여 속도가 많이 떨어지는 단점을 보완할 수 있다.

한편, 저장부(420)의 크기는 회전 버스트부(410)의 이미지의 폭(image width)와 버스트 길이(burst length)에 따라 결정된다. 이를 수식으로 표현하면 다음의 수학식과 같다.

만약, 회전 버스트부(410)가 'burst4'로 진행한다면, 저장부(420)의 크기는 'image width×burst4'가 된다.

또한, 제어부(430)는 캐시(cache)인 것이 바람직하나, 그 뒷단인 이미지 프로세싱부(440)에서 보간(interpolation)과 같이 시간차를 두고 하나의 픽셀에 여러 번 접근하는 어플리케이션(application)이 있는 경우에는 더블 버퍼 콘트롤러(double buffer controller)가 사용될 수도 있다.

도 6a는 도 4의 회전 버스트부(410)에 입력되는 이미지 데이터의 일예시도이며, 도 6b는 도 4의 저장부에 저장되는 이미지 데이터의 일예시도이다. 또한, 도 6c는 도 4의 이미지 프로세싱부의 출력인 이미지 데이터의 일예시도이다. 도 6b의 간격 A는 버스트 길이를 나타내는 것이다.

이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.

상기한 바와 같은 본 발명은, DRAM에 이미지 프로세싱을 위하여 제공되는 이미지 데이터를 회전하는 경우에 싱글이 아닌 버스트로 진행하도록 함으로써, 메모리 대역폭이 적어지며 이로 인해 낮은 클럭을 사용할 수 있게 되므로 저전력 설계가 가능하게 되어 제품의 성능을 향상시킬 수 있도록 하는 효과가 있다.

Claims (7)

1. 이미지 처리를 수행하기 위한 이미지 프로세싱부를 구비하는 반도체 메모리의 이미지 회전을 위한 버스트 접근 장치에 있어서,

   인가되는 이미지 데이터를 버스트 길이 단위로 증가시키면서 버스트로 읽기 위한 회전 버스트부;

   상기 회전 버스트부로부터 수신한 데이터를 열방향으로 저장하기 위한 저장부; 및

   상기 저장부에 저장된 데이터를 행방향으로 읽어 상기 이미지 프로세싱부에 전달하기 위한 제어부를 포함하는 반도체 메모리의 이미지 회전을 위한 버스트 접근 장치.
2. 제1항에 있어서, 상기 회전 버스트부는, 이미지 데이터의 어드레스의 왼쪽 아랫부분부터 버스트 길이 단위로 위방향으로 읽기를 수행하고, 버스트 길이의 모든 행에 대하여 읽기를 완료한 경우에는, 버스트 길이 단위로 오른쪽으로 이동한 왼쪽 아랫부분부터 버스트 길이 단위로 위방향으로 읽기를 수행하여, 모든 어드레스의 데이터를 버스트 길이 단위로 읽기를 수행하는 반도체 메모리의 이미지 회전을 위한 버스트 접근 장치.
3. 제1항에 있어서, 상기 저장부는, 내부 라인 메모리인 반도체 메모리의 이미지 회전을 위한 버스트 접근 장치.
4. 제3항에 있어서, 상기 저장부는, 정적기억장치(SRAM)인 반도체 메모리의 이미지 회전을 위한 버스트 접근 장치.
5. 제1항, 제3항 또는 제4항 중 어느 한 항에 있어서, 상기 저장부의 크기는, 이미지의 폭과 버스트 길이에 따라 결정되는 반도체 메모리의 이미지 회전을 위한 버스트 접근 장치.
6. 제1항에 있어서, 상기 제어부는, 캐시인 반도체 메모리의 이미지 회전을 위한 버스트 접근 장치.
7. 제1항에 있어서, 상기 제어부는, 더블 버퍼 콘트롤러인 반도체 메모리의 이미지 회전을 위한 버스트 접근 장치.

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