JP2010177318A - Semiconductor device and production method thereof - Google Patents
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Abstract
Description
本発明は、ゲート容量を低減することで高速動作を実現する半導体装置及びその製造方法に関する。 The present invention relates to a semiconductor device that realizes high-speed operation by reducing gate capacitance and a manufacturing method thereof.
従来の半導体装置の一実施例として、下記の構造が知られている。図8及び図9は、従来の半導体装置を説明するための断面図である。 As an example of a conventional semiconductor device, the following structure is known. 8 and 9 are cross-sectional views for explaining a conventional semiconductor device.
図8に示す如く、P型の半導体基板33にN型のウェル領域34とP型のウェル領域35が形成される。N型のウェル領域34には、ソース領域としてのP型の拡散層36とドレイン領域としてのP型の拡散層37が形成される。そして、基板33上面にはゲート電極38が形成され、Pチャネル型のMOSトランジスタ31が形成される。一方、P型のウェル領域35には、ソース領域としてのN型の拡散層39、40とドレイン領域としてのN型の拡散層41、42が形成される。そして、基板33上面にはゲート電極43が形成され、Nチャネル型のMOSトランジスタ32が形成される(例えば、特許文献1参照。)。
As shown in FIG. 8, an N-
図9に示す如く、N型の半導体基板52上にN型のエピタキシャル層53が形成される。N型のエピタキシャル層53には、バックゲート領域としてのP型の拡散層54が形成される。エピタキシャル層53には、P型の拡散層54を貫通するようにトレンチ55が形成され、トレンチ55内にはゲート酸化膜56とゲート電極57が形成される。そして、P型の拡散層54には、ソース領域としてのN型の拡散層58とバックゲート導出領域としてのP型の拡散層59が形成され、Nチャネル型のMOSトランジスタ51が形成される(例えば、特許文献2参照。)。
As shown in FIG. 9, an N type
図8に示すように、プレーナ型のMOSトランジスタ31、32では、微細化技術の進歩により高集積化が図られている。しかしながら、ソース−ドレイン領域間がショートする問題や、所望の耐圧特性が確保され難いという問題等により、その高集積化にも技術的な限界がある。そのため、プレーナ型のMOSトランジスタ31、32では、トレンチ型のMOSトランジスタ51と比較して小型化や高集積化が図り難く、オン抵抗値が低減し難いという問題がある。
As shown in FIG. 8, the
その一方、図9に示すように、トレンチ型のMOSトランジスタ51では、トレンチ55が、P型の拡散層54よりも深部まで形成される必要がある。P型の拡散層54の拡散深さも熱処理時間に左右され易く、トレンチ55が必要以上に深く形成される傾向にある。そして、トレンチ55内にはゲート電極57が形成され、トレンチ55の周囲には、拡散層54、58やエピタキシャル層53が配置される。この構造により、トレンチ型のMOSトランジスタ51では、トレンチ55の全周囲に渡りゲート容量が発生し、更に、ゲート酸化膜56は薄膜のため、そのゲート容量も大きくなる。そして、トレンチ型のMOSトランジスタ51では、プレーナ型のMOSトランジスタ31、32と比較してゲート容量が低減し難いという問題がある。
On the other hand, as shown in FIG. 9, in the trench
つまり、プレーナ型のMOSトランジスタ31、32をスイッチング素子として用いる場合には、オン抵抗値が高速動作の妨げとなる。一方、トレンチ型のMOSトランジスタ51をスイッチング素子として用いる場合には、ゲート容量が高速動作の妨げとなる。そのため、更なる高速動作に対応するスイッチング素子が切望されている。
That is, when the
上述した各事情に鑑みて成されたものであり、本発明の半導体装置では、半導体層と、前記半導体層に形成されたバックゲート拡散層と、前記半導体層に形成されたソース拡散層及びドレイン拡散層と、前記半導体層に形成されたトレンチと、前記トレンチに形成されたゲート酸化膜と、前記トレンチに形成された絶縁スペーサーと、前記トレンチに形成されたゲート電極とを有し、前記ゲート電極と前記ソース拡散層及び前記ドレイン拡散層との間には、少なくとも前記絶縁スペーサーが配置され、前記絶縁スペーサーの開口領域下方には前記バックゲート拡散層が配置されることを特徴とする。従って、本発明では、トレンチ内に絶縁スペーサーを配置することで、ゲート容量を低減し、スイッチング素子としての高速動作が実現される。 In view of the above-described circumstances, the semiconductor device according to the present invention includes a semiconductor layer, a back gate diffusion layer formed in the semiconductor layer, and a source diffusion layer and a drain formed in the semiconductor layer. A diffusion layer; a trench formed in the semiconductor layer; a gate oxide film formed in the trench; an insulating spacer formed in the trench; and a gate electrode formed in the trench; At least the insulating spacer is disposed between the electrode and the source diffusion layer and the drain diffusion layer, and the back gate diffusion layer is disposed below the opening region of the insulating spacer. Therefore, in the present invention, by disposing the insulating spacer in the trench, the gate capacitance is reduced and a high-speed operation as a switching element is realized.
本発明では、ゲート電極用のトレンチ内に絶縁スペーサーを配置することで、ゲート容量が低減される。この構造により、スイッチング素子としての高速動作が実現される。 In the present invention, the gate capacitance is reduced by disposing the insulating spacer in the trench for the gate electrode. With this structure, high-speed operation as a switching element is realized.
また、本発明では、絶縁スペーサーがトレンチ内に配置されることで、ゲート領域の小型化が実現される。この構造により、MOSトランジスタの高集積化が図られ、オン抵抗値が低減される。 In the present invention, the insulating spacer is disposed in the trench, so that the gate region can be downsized. With this structure, the MOS transistor is highly integrated and the on-resistance value is reduced.
また、本発明では、チャネル拡散層が、ソース拡散層やドレイン拡散層に対して位置精度良く配置され、電流経路における抵抗値が低減される。 In the present invention, the channel diffusion layer is arranged with high positional accuracy with respect to the source diffusion layer and the drain diffusion layer, and the resistance value in the current path is reduced.
また、本発明では、電流が放熱性に優れた半導体層の深部側を流れることで、熱破壊することが防止される。また、電流密度が低減され、電流による発熱が抑止される。 Moreover, in this invention, it is prevented that a thermal destruction occurs because an electric current flows through the deep part side of the semiconductor layer excellent in heat dissipation. Further, the current density is reduced and heat generation due to the current is suppressed.
また、本発明では、トレンチ内に配置された絶縁スペーサーをマスクとして利用し、チャネル拡散層を形成する。この製造方法により、チャネル拡散層が位置精度良く形成され、チャネル長を短くし、その濃度調整も可能となる。 In the present invention, a channel diffusion layer is formed using an insulating spacer disposed in the trench as a mask. By this manufacturing method, the channel diffusion layer is formed with high positional accuracy, the channel length is shortened, and the concentration can be adjusted.
以下に、本発明の第1の実施の形態である半導体装置について、図1を参照し、詳細に説明する。図1(A)及び(B)は、本実施の形態におけるNチャネル型MOSトランジスタ(以下、N−MOSと呼ぶ。)1を説明するための断面図である。 Hereinafter, the semiconductor device according to the first embodiment of the present invention will be described in detail with reference to FIG. 1A and 1B are cross-sectional views for explaining an N-channel MOS transistor (hereinafter referred to as N-MOS) 1 in this embodiment.
図1に示す如く、P型の単結晶シリコン基板2上には、N型のエピタキシャル層3が形成される。尚、本実施の形態では、基板2上に1層のエピタキシャル層3が形成される場合を示すが、この場合に限定するものではない。例えば、基板上面に複数のエピタキシャル層が積層される場合でも良い。また、エピタキシャル層3は、分離領域4により複数の素子形成領域に区分される。そして、分離領域4は、P型の埋込層4AとP型の拡散層4Bから構成される。エピタキシャル層3表面からの拡散層4Bの拡散深さ(這い下がり幅)は、基板2表面からの埋込層4Aの拡散深さ(這い上がり幅)よりも浅くなり、分離領域4の形成領域を狭めることができる。
As shown in FIG. 1, an N-type
N型の埋込層5が、基板2及びエピタキシャル層3の両領域に渡り形成される。そして、P型の埋込層6が、少なくともN型の埋込層5の上面から導出するように、N型の埋込層5と重畳して形成される。P型の拡散層7が、エピタキシャル層3に形成され、P型の埋込層6と連結する。P型の拡散層7は、N−MOS1のバックゲート領域として用いられる。この構造により、N−MOS1には、寄生NPNトランジスタTr1(以下、寄生Tr1と呼ぶ。)が形成されるが、寄生Tr1のベース領域での抵抗値が低減し、hfeが低減されることで、寄生Tr1動作が抑止される。尚、P型の拡散層7には、P型の拡散層8が重畳して形成され、N−MOS1のバックゲート導出領域として用いられる。
An N type buried
トレンチ9が、P型の拡散層7の形成領域に、拡散層7を貫通しない深さにて形成される。トレンチ9の側面及び底面にはゲート酸化膜10が形成され、トレンチ9の側面に沿って絶縁スペーサー11が一環状に形成される。そして、トレンチ9内はポリシリコン膜にて埋設され、ゲート電極12が形成される。尚、ゲート酸化膜10は、例えば、シリコン酸化膜から形成され、絶縁スペーサー11は、例えば、シリコン酸化膜等の絶縁膜から形成される。
The
P型の拡散層13が、トレンチ9の底面下方にP型の拡散層7と重畳して形成される。そして、P型の拡散層13は、少なくとも絶縁スペーサー11の開口領域下方に配置され、N−MOS1のチャネル領域に配置される。
A P
N型の拡散層14が、P型の拡散層7に形成され、N−MOS1のソース領域として用いられる。N型の拡散層14は、トレンチ9の側面とトレンチ9の底面の一部に沿って配置される。そして、N型の拡散層14は、トレンチ9の底面側では、P型の拡散層13と接合領域を形成する。
An N
N型の拡散層15が、P型の拡散層7に形成され、N−MOS1のドレイン領域として用いられる。N型の拡散層15は、トレンチ9の側面とトレンチ9の底面の一部に沿って配置される。そして、N型の拡散層15は、トレンチ9の底面側では、P型の拡散層13と接合領域を形成する。更に、N型の拡散層16が、N型の拡散層15と重畳して形成される。N型の拡散層16は、N−MOS1のドレイン導出領域として用いられる。そして、トレンチ9のコーナー部周囲には、低濃度であるN型の拡散層15が配置されることで電界集中を緩和し、N−MOS1の耐圧特性が向上される。また、ドレイン電極の周囲を低濃度層であるN型の拡散層15にて囲む構造により、ドレイン電極とバックゲート領域間に発生する容量が低減され、更なるN−MOS1の高速動作が可能となる。
An N
N型の拡散層17が、P型の拡散層7の周囲に位置するエピタキシャル層3に形成される。N型の拡散層17には、ソース電位が印加される。この構造により、寄生Tr1の各領域には、実質、同電位が印加され、寄生Tr1動作が抑止され易い構造となる。
An N
図1(B)に示す如く、N−MOS1では、ゲート電極12にゲート電位が印加されることで、トレンチ9の底面下方のP型の拡散層13表面に反転層が形成され、点線で示すように電流I1が流れる。そして、N−MOS1では、以下に説明する構造により、スイッチング素子としての高速動作が可能となる。
As shown in FIG. 1B, in the N-MOS 1, when a gate potential is applied to the
先ず、絶縁スペーサー11が、トレンチ9の側面に沿って一環状に配置される。そして、トレンチ9の周囲には、ソース領域としてのN型の拡散層14、チャネル領域としてのP型の拡散層13、ドレイン領域としてのN型の拡散層15及びバックゲート領域としてのP型の拡散層7が配置される。この構造により、ゲート電極12の周囲にはゲート容量Cが発生する。このとき、ゲート容量Cは、主に、絶縁スペーサー11の配置領域でのゲート容量C1とゲート酸化膜10のみの配置領域でのゲート容量C2に大別される。絶縁スペーサー11の配置領域では、絶縁層が絶縁スペーサー11とゲート酸化膜10とを合わせた膜厚となり、そのゲート容量C1が、ゲート容量C2よりも大幅に低減される。更に、絶縁スペーサー11がトレンチ9内に一環状に配置され、ゲート容量C1となる領域が増大することで、全体としてのゲート容量Cも大幅に低減される。
First, the insulating
次に、絶縁スペーサー11がトレンチ9内に形成されることで、ゲート領域の小型化が図られ、N−MOS1の高集積化が実現される。そして、その高集積化により、一定領域へ形成されるN−MOS1数が増大し、N−MOS1のオン抵抗値が低減される。
Next, the insulating
次に、絶縁スペーサー11を利用してP型の拡散層13を形成することで、N−MOS1のチャネル長L1を短くでき、チャネル領域での濃度調整が可能となる。P型の拡散層13は、絶縁スペーサー11が形成された後、絶縁スペーサー11をマスクの一部として用いて形成される。その結果、P型の拡散層13は、絶縁スペーサー11に対してマスクずれ幅を考慮する必要がない。そして、P型の拡散層13とN型の拡散層14、15との重畳領域は、その濃度差により、N型の拡散層14、15となることで、チャネル長L1を短くすることができる。また、P型の拡散層13が、N型の拡散層14、15とPN接合領域を形成し、電流I1の電流経路での抵抗値が低減される。
Next, by forming the P-
その結果、N−MOS1はトレンチ型として構成され、ゲート容量Cが低減し、低抵抗値の短チャネル化が実現され、オン動作時の高速動作が実現される。 As a result, the N-MOS 1 is configured as a trench type, the gate capacitance C is reduced, a short channel with a low resistance value is realized, and a high-speed operation at the ON operation is realized.
更に、N−MOS1では、点線で示すように、電流I1が、エピタキシャル層3の深部側を流れる。ここで、熱伝導率は、シリコン(エピタキシャル層)の方が絶縁層(シリコン酸化膜等)よりも優れている。そのため、エピタキシャル層3の深部側は、エピタキシャル層3の表面側よりも放熱性の優れた領域となり、N−MOS1は、電流I1に対して放熱性に優れた素子となる。また、N−MOS1では、電流I1がエピタキシャル層3の深部側を流れることで、電流密度も低下し、電流I1による発熱も抑制される。更に、N−MOS1にESDサージ等の過電圧が印加され、ブレークダウン電流が発生した場合にも、同様に、その電流経路がエピタキシャル層3の深部側となることで、熱破壊され難い構造となる。
Further, in the N-MOS 1, as indicated by a dotted line, the current I 1 flows through the deep side of the
尚、本実施の形態では、N−MOS1について説明するが、Pチャネル型MOSトランジスタ(以下、P−MOSと呼ぶ。)においても、トレンチ内に絶縁スペーサーを形成し、その絶縁スペーサーに対応したチャネル領域用の拡散層を形成することで、同様な効果を得ることができる。 In this embodiment, the N-MOS 1 will be described. In a P-channel MOS transistor (hereinafter referred to as P-MOS), an insulating spacer is formed in the trench, and a channel corresponding to the insulating spacer is formed. A similar effect can be obtained by forming the diffusion layer for the region.
また、絶縁スペーサー11が、トレンチ9の開口形状に対して一環状に形成される場合について説明したがこの場合に限定するものではない。絶縁スペーサー11は、少なくともソース領域としてのN型の拡散層14とドレイン領域としてのN型の拡散層15が配置された領域に対して形成されていればよい。その他、本発明の要旨を逸脱しない範囲で、種々の変更が可能である。
Moreover, although the case where the insulating
次に、本発明の第2の実施の形態である半導体装置の製造方法について、図2〜図7を参照し、詳細に説明する。図2〜図7は、本実施の形態における半導体装置の製造方法を説明するための断面図である。尚、以下の説明では、図1に示したNチャネル型MOSトランジスタ1(以下、N−MOS1と呼ぶ。)にて説明した各構成要素と同じ構成要素には同じ符番を付している。 Next, a method for manufacturing a semiconductor device according to the second embodiment of the present invention will be described in detail with reference to FIGS. 2 to 7 are cross-sectional views for explaining a method for manufacturing a semiconductor device in the present embodiment. In the following description, the same components as those described in the N-channel MOS transistor 1 (hereinafter referred to as N-MOS 1) shown in FIG.
先ず、図2に示す如く、P型の単結晶シリコン基板2を準備し、基板2上にN型のエピタキシャル層3を形成する。そして、基板2とエピタキシャル層3には、分離領域4を構成するP型の埋込層4A、N型の埋込層5及びP型の埋込層6を形成する。また、エピタキシャル層3には、分離領域4を構成するP型の拡散層4Bを形成する。尚、エピタキシャル層3の所望の領域には、LOCOS酸化膜21を形成する。また、N型の埋込層5を形成する不純物としてアンチモン(Sb)を用い、P型の埋込層6を形成する不純物としてホウ素(B)を用いる。そして、両不純物の拡散係数の違いにより、P型の埋込層6は、少なくともN型の埋込層5上面から導出する。
First, as shown in FIG. 2, a P-type single
次に、図3に示す如く、エピタキシャル層3にN−MOS1のバックゲート領域となるP型の拡散層7を形成する。P型の拡散層7は、P型の埋込層6と連結する。そして、P型の拡散層7に重畳するように、N−MOS1のソース領域となるN型の拡散層14及びドレイン領域となるN型の拡散層15を形成する。このとき、N型の拡散層14、15間の離間距離W1が、絶縁スペーサー11(図4参照)間の離間距離W2(図4参照)よりも狭くなり、N型の拡散層14、15の一部が絶縁スペーサー11の開口領域に位置するように形成する。尚、N型の拡散層14は、リン(P)またはヒ素(As)を用いて形成され、その表面の不純物濃度が、例えば、1.0×1017〜1.0×1020(/cm2)となるように形成される。また、N型の拡散層15は、リン(P)を用いて形成され、その表面の不純物濃度が、例えば、1.0×1015〜1.0×1018(/cm2)となるように形成される。
Next, as shown in FIG. 3, a P-
次に、図4に示す如く、エピタキシャル層3の表面から、例えば、ドライエッチングによりトレンチ9を形成する。トレンチ9は、P型の拡散層7の形成領域に、P型の拡散層7を貫通しない深さにて形成される。また、トレンチ9は、その側面に沿ってN型の拡散層14、15が配置されるように、N型の拡散層14、15を貫通しない深さにて形成される。次に、トレンチ9内をダミー酸化し、エッチングダメージを除去した後、エピタキシャル層3上にゲート酸化膜10として用いるシリコン酸化膜を形成する。そして、トレンチ9の側面及び底面は、ゲート酸化膜10にて全面被覆される。その後、トレンチ9内を埋設するようにエピタキシャル層3上から、例えば、CVD(Chemical Vapor Deposition)法によりシリコン酸化膜を堆積する。そして、シリコン酸化膜をエッチバックすることで、トレンチ9内に絶縁スペーサー11が形成される。絶縁スペーサー11は、トレンチ9の側面に沿って一環状に配置され、その中央領域は開口される。尚、トレンチ9の深さは、例えば、0.1〜0.5μmであり、絶縁スペーサー11の幅も、例えば、0.1〜0.5μmである。また、ゲート酸化膜10の膜厚は、例えば、170Å以下である。
Next, as shown in FIG. 4, a
次に、図5に示す如く、エピタキシャル層3上にフォトレジスト22を形成し、トレンチ9の形成領域上が開口されるように、フォトレジスト22に開口部を形成する。そして、絶縁スペーサー11をマスクの一部として用い、エピタキシャル層3の表面から、P型不純物、例えば、ホウ素(B)を加速電圧10〜100(keV)、導入量1.0×1011〜1.0×1013(/cm2)でイオン注入する。上述したように、W1<W2の関係を満たすことで、絶縁スペーサー11の開口領域には、N型の拡散層14、15の一部が配置される。この製造方法により、P型の拡散層13は、N型の拡散層14、15とその一部が重畳するようにイオン注入される。そして、P型の拡散層13とN型の拡散層14、15との重畳領域は、その濃度差によりN型の拡散層14、15となることで、P型の拡散層13は絶縁スペーサー11の開口領域内下方に配置される。
Next, as shown in FIG. 5, a
次に、図6に示す如く、フォトレジスト22(図5参照)を除去した後、トレンチ9内を埋設するように、エピタキシャル層3上から、例えば、CVD法により多結晶シリコン膜を堆積する。その後、多結晶シリコン膜とゲート酸化膜10とを選択的に除去し、ゲート電極12を形成する。
Next, as shown in FIG. 6, after removing the photoresist 22 (see FIG. 5), a polycrystalline silicon film is deposited on the
最後に、図7に示す如く、エピタキシャル層3にN型の拡散層17を形成した後、エピタキシャル層3上に絶縁層23を形成する。絶縁層23は、例えば、TEOS(Tetra−Ethyl−Ortho−Silicate)膜、BPSG(Boron Phospho Silicate Glass)膜、SOG(Spin On Glass)膜等が積層され、構成される。そして、絶縁層23にコンタクトホール24〜26を形成し、コンタクトホール24〜26を介して電極27、ソース電極28、ドレイン電極29を形成する。電極27とソース電極28には、同電位が印加される。
Finally, as shown in FIG. 7, after forming the N
尚、本実施の形態では、ソース領域としてのN型の拡散層14とドレイン領域としてのN型の拡散層15とを形成した後にトレンチ9を形成する場合について説明したが、この場合に限定するものではない。N型の拡散層14、15は、少なくともトレンチ9の側面及び底面の一部に沿って形成されていればよく、トレンチ9を形成した後にN型の拡散層14、15を形成する場合でもよい。その他、本発明の要旨を逸脱しない範囲で、種々の変更が可能である。
In this embodiment, the case where the
1 Nチャネル型MOSトランジスタ
9 トレンチ
11 絶縁スペーサー
12 ゲート電極
13 P型の拡散層
1 N-
Claims (6)
前記半導体層に形成されたバックゲート拡散層と、
前記半導体層に形成されたソース拡散層及びドレイン拡散層と、
前記半導体層に形成されたトレンチと、
前記トレンチに形成されたゲート酸化膜と、
前記トレンチに形成された絶縁スペーサーと、
前記トレンチに形成されたゲート電極とを有し、
前記ゲート電極と前記ソース拡散層及び前記ドレイン拡散層との間には、少なくとも前記絶縁スペーサーが配置され、前記絶縁スペーサーの開口領域下方には前記バックゲート拡散層が配置されることを特徴とする半導体装置。 A semiconductor layer;
A back gate diffusion layer formed in the semiconductor layer;
A source diffusion layer and a drain diffusion layer formed in the semiconductor layer;
A trench formed in the semiconductor layer;
A gate oxide film formed in the trench;
An insulating spacer formed in the trench;
A gate electrode formed in the trench,
At least the insulating spacer is disposed between the gate electrode and the source diffusion layer and the drain diffusion layer, and the back gate diffusion layer is disposed below an opening region of the insulating spacer. Semiconductor device.
前記トレンチの深さを前記バックゲート拡散層、前記ドレイン拡散層及び前記ソース拡散層の拡散深さよりも浅く形成し、前記トレンチの側面に沿って絶縁スペーサーを形成することを特徴とする半導体装置の製造方法。 In a method for manufacturing a semiconductor device, a drain diffusion layer, a back gate diffusion layer, and a source diffusion layer are formed in a semiconductor layer, a trench is formed in the semiconductor layer, and a gate oxide film and a gate electrode are formed in the trench.
A depth of the trench is formed to be shallower than that of the back gate diffusion layer, the drain diffusion layer, and the source diffusion layer, and an insulating spacer is formed along a side surface of the trench. Production method.
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