JP2010177318A - Semiconductor device and production method thereof - Google Patents

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Seiji Otake
誠治 大竹
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Abstract

<P>PROBLEM TO BE SOLVED: To provide a semiconductor device solving the problem that in a conventional semiconductor device, the gate capacity is too large, so that a high-speed action as a switching element is difficult to achieve. <P>SOLUTION: In this semiconductor device, in a trench 9, there are formed a gate oxide film 10, an insulating spacer 11, and a gate electrode 12 and the insulating spacer 11 is formed along a side face of the trench 9 in a form of one cycle. By this structure, because of the film thickness of the insulating spacer 11, the gate capacity is reduced and the on-resistance value by the high integration is also reduced, so that a high-speed action as a switching element can be achieved. <P>COPYRIGHT: (C)2010,JPO&amp;INPIT

Description

本発明は、ゲート容量を低減することで高速動作を実現する半導体装置及びその製造方法に関する。   The present invention relates to a semiconductor device that realizes high-speed operation by reducing gate capacitance and a manufacturing method thereof.

従来の半導体装置の一実施例として、下記の構造が知られている。図８及び図９は、従来の半導体装置を説明するための断面図である。   As an example of a conventional semiconductor device, the following structure is known. 8 and 9 are cross-sectional views for explaining a conventional semiconductor device.

図８に示す如く、Ｐ型の半導体基板３３にＮ型のウェル領域３４とＰ型のウェル領域３５が形成される。Ｎ型のウェル領域３４には、ソース領域としてのＰ型の拡散層３６とドレイン領域としてのＰ型の拡散層３７が形成される。そして、基板３３上面にはゲート電極３８が形成され、Ｐチャネル型のＭＯＳトランジスタ３１が形成される。一方、Ｐ型のウェル領域３５には、ソース領域としてのＮ型の拡散層３９、４０とドレイン領域としてのＮ型の拡散層４１、４２が形成される。そして、基板３３上面にはゲート電極４３が形成され、Ｎチャネル型のＭＯＳトランジスタ３２が形成される（例えば、特許文献１参照。）。   As shown in FIG. 8, an N-type well region 34 and a P-type well region 35 are formed on a P-type semiconductor substrate 33. In the N-type well region 34, a P-type diffusion layer 36 as a source region and a P-type diffusion layer 37 as a drain region are formed. A gate electrode 38 is formed on the upper surface of the substrate 33, and a P-channel MOS transistor 31 is formed. On the other hand, in the P-type well region 35, N-type diffusion layers 39 and 40 as source regions and N-type diffusion layers 41 and 42 as drain regions are formed. A gate electrode 43 is formed on the upper surface of the substrate 33, and an N-channel MOS transistor 32 is formed (see, for example, Patent Document 1).

図９に示す如く、Ｎ型の半導体基板５２上にＮ型のエピタキシャル層５３が形成される。Ｎ型のエピタキシャル層５３には、バックゲート領域としてのＰ型の拡散層５４が形成される。エピタキシャル層５３には、Ｐ型の拡散層５４を貫通するようにトレンチ５５が形成され、トレンチ５５内にはゲート酸化膜５６とゲート電極５７が形成される。そして、Ｐ型の拡散層５４には、ソース領域としてのＮ型の拡散層５８とバックゲート導出領域としてのＰ型の拡散層５９が形成され、Ｎチャネル型のＭＯＳトランジスタ５１が形成される（例えば、特許文献２参照。）。   As shown in FIG. 9, an N type epitaxial layer 53 is formed on an N type semiconductor substrate 52. In the N type epitaxial layer 53, a P type diffusion layer 54 as a back gate region is formed. A trench 55 is formed in the epitaxial layer 53 so as to penetrate the P type diffusion layer 54, and a gate oxide film 56 and a gate electrode 57 are formed in the trench 55. In the P-type diffusion layer 54, an N-type diffusion layer 58 as a source region and a P-type diffusion layer 59 as a back gate lead-out region are formed, and an N-channel MOS transistor 51 is formed ( For example, see Patent Document 2.)

特開平０８−１３０２５１号公報（第３−４頁、第８図）Japanese Patent Laid-Open No. 08-130251 (page 3-4, FIG. 8) 特開２００３−１５１９１７号公報（第４−５頁、第１図）JP 2003-151917 A (page 4-5, FIG. 1)

図８に示すように、プレーナ型のＭＯＳトランジスタ３１、３２では、微細化技術の進歩により高集積化が図られている。しかしながら、ソース−ドレイン領域間がショートする問題や、所望の耐圧特性が確保され難いという問題等により、その高集積化にも技術的な限界がある。そのため、プレーナ型のＭＯＳトランジスタ３１、３２では、トレンチ型のＭＯＳトランジスタ５１と比較して小型化や高集積化が図り難く、オン抵抗値が低減し難いという問題がある。   As shown in FIG. 8, the planar MOS transistors 31 and 32 are highly integrated due to the advancement of the miniaturization technique. However, there is a technical limit to the high integration due to a problem that a source-drain region is short-circuited and a problem that a desired breakdown voltage characteristic is difficult to be secured. For this reason, the planar type MOS transistors 31 and 32 have a problem that it is difficult to reduce the size and the degree of integration compared to the trench type MOS transistor 51 and to reduce the on-resistance value.

その一方、図９に示すように、トレンチ型のＭＯＳトランジスタ５１では、トレンチ５５が、Ｐ型の拡散層５４よりも深部まで形成される必要がある。Ｐ型の拡散層５４の拡散深さも熱処理時間に左右され易く、トレンチ５５が必要以上に深く形成される傾向にある。そして、トレンチ５５内にはゲート電極５７が形成され、トレンチ５５の周囲には、拡散層５４、５８やエピタキシャル層５３が配置される。この構造により、トレンチ型のＭＯＳトランジスタ５１では、トレンチ５５の全周囲に渡りゲート容量が発生し、更に、ゲート酸化膜５６は薄膜のため、そのゲート容量も大きくなる。そして、トレンチ型のＭＯＳトランジスタ５１では、プレーナ型のＭＯＳトランジスタ３１、３２と比較してゲート容量が低減し難いという問題がある。   On the other hand, as shown in FIG. 9, in the trench type MOS transistor 51, the trench 55 needs to be formed deeper than the P type diffusion layer 54. The diffusion depth of the P-type diffusion layer 54 is also easily affected by the heat treatment time, and the trench 55 tends to be formed deeper than necessary. A gate electrode 57 is formed in the trench 55, and diffusion layers 54 and 58 and an epitaxial layer 53 are disposed around the trench 55. With this structure, in the trench-type MOS transistor 51, a gate capacitance is generated over the entire periphery of the trench 55. Further, since the gate oxide film 56 is a thin film, the gate capacitance is also increased. In addition, the trench type MOS transistor 51 has a problem that it is difficult to reduce the gate capacitance as compared with the planar type MOS transistors 31 and 32.

つまり、プレーナ型のＭＯＳトランジスタ３１、３２をスイッチング素子として用いる場合には、オン抵抗値が高速動作の妨げとなる。一方、トレンチ型のＭＯＳトランジスタ５１をスイッチング素子として用いる場合には、ゲート容量が高速動作の妨げとなる。そのため、更なる高速動作に対応するスイッチング素子が切望されている。   That is, when the planar MOS transistors 31 and 32 are used as switching elements, the on-resistance value hinders high-speed operation. On the other hand, when the trench type MOS transistor 51 is used as a switching element, the gate capacitance hinders high-speed operation. Therefore, a switching element corresponding to a further high speed operation is desired.

上述した各事情に鑑みて成されたものであり、本発明の半導体装置では、半導体層と、前記半導体層に形成されたバックゲート拡散層と、前記半導体層に形成されたソース拡散層及びドレイン拡散層と、前記半導体層に形成されたトレンチと、前記トレンチに形成されたゲート酸化膜と、前記トレンチに形成された絶縁スペーサーと、前記トレンチに形成されたゲート電極とを有し、前記ゲート電極と前記ソース拡散層及び前記ドレイン拡散層との間には、少なくとも前記絶縁スペーサーが配置され、前記絶縁スペーサーの開口領域下方には前記バックゲート拡散層が配置されることを特徴とする。従って、本発明では、トレンチ内に絶縁スペーサーを配置することで、ゲート容量を低減し、スイッチング素子としての高速動作が実現される。   In view of the above-described circumstances, the semiconductor device according to the present invention includes a semiconductor layer, a back gate diffusion layer formed in the semiconductor layer, and a source diffusion layer and a drain formed in the semiconductor layer. A diffusion layer; a trench formed in the semiconductor layer; a gate oxide film formed in the trench; an insulating spacer formed in the trench; and a gate electrode formed in the trench; At least the insulating spacer is disposed between the electrode and the source diffusion layer and the drain diffusion layer, and the back gate diffusion layer is disposed below the opening region of the insulating spacer. Therefore, in the present invention, by disposing the insulating spacer in the trench, the gate capacitance is reduced and a high-speed operation as a switching element is realized.

本発明では、ゲート電極用のトレンチ内に絶縁スペーサーを配置することで、ゲート容量が低減される。この構造により、スイッチング素子としての高速動作が実現される。   In the present invention, the gate capacitance is reduced by disposing the insulating spacer in the trench for the gate electrode. With this structure, high-speed operation as a switching element is realized.

また、本発明では、絶縁スペーサーがトレンチ内に配置されることで、ゲート領域の小型化が実現される。この構造により、ＭＯＳトランジスタの高集積化が図られ、オン抵抗値が低減される。   In the present invention, the insulating spacer is disposed in the trench, so that the gate region can be downsized. With this structure, the MOS transistor is highly integrated and the on-resistance value is reduced.

また、本発明では、チャネル拡散層が、ソース拡散層やドレイン拡散層に対して位置精度良く配置され、電流経路における抵抗値が低減される。   In the present invention, the channel diffusion layer is arranged with high positional accuracy with respect to the source diffusion layer and the drain diffusion layer, and the resistance value in the current path is reduced.

また、本発明では、電流が放熱性に優れた半導体層の深部側を流れることで、熱破壊することが防止される。また、電流密度が低減され、電流による発熱が抑止される。   Moreover, in this invention, it is prevented that a thermal destruction occurs because an electric current flows through the deep part side of the semiconductor layer excellent in heat dissipation. Further, the current density is reduced and heat generation due to the current is suppressed.

また、本発明では、トレンチ内に配置された絶縁スペーサーをマスクとして利用し、チャネル拡散層を形成する。この製造方法により、チャネル拡散層が位置精度良く形成され、チャネル長を短くし、その濃度調整も可能となる。   In the present invention, a channel diffusion layer is formed using an insulating spacer disposed in the trench as a mask. By this manufacturing method, the channel diffusion layer is formed with high positional accuracy, the channel length is shortened, and the concentration can be adjusted.

本発明の実施の形態における半導体装置を説明するための（Ａ）断面図、（Ｂ）断面図である。1A and 1B are a cross-sectional view and a cross-sectional view for explaining a semiconductor device in an embodiment of the present invention. 本発明の実施の形態における半導体装置の製造方法を説明するための断面図である。It is sectional drawing for demonstrating the manufacturing method of the semiconductor device in embodiment of this invention. 本発明の実施の形態における半導体装置の製造方法を説明するための断面図である。It is sectional drawing for demonstrating the manufacturing method of the semiconductor device in embodiment of this invention. 本発明の実施の形態における半導体装置の製造方法を説明するための断面図である。It is sectional drawing for demonstrating the manufacturing method of the semiconductor device in embodiment of this invention. 本発明の実施の形態における半導体装置の製造方法を説明するための断面図である。It is sectional drawing for demonstrating the manufacturing method of the semiconductor device in embodiment of this invention. 本発明の実施の形態における半導体装置の製造方法を説明するための断面図である。It is sectional drawing for demonstrating the manufacturing method of the semiconductor device in embodiment of this invention. 本発明の実施の形態における半導体装置の製造方法を説明するための断面図である。It is sectional drawing for demonstrating the manufacturing method of the semiconductor device in embodiment of this invention. 従来の実施の形態における半導体装置を説明するための断面図である。It is sectional drawing for demonstrating the semiconductor device in conventional embodiment. 従来の実施の形態における半導体装置を説明するための断面図である。It is sectional drawing for demonstrating the semiconductor device in conventional embodiment.

以下に、本発明の第１の実施の形態である半導体装置について、図１を参照し、詳細に説明する。図１（Ａ）及び（Ｂ）は、本実施の形態におけるＮチャネル型ＭＯＳトランジスタ（以下、Ｎ−ＭＯＳと呼ぶ。）１を説明するための断面図である。   Hereinafter, the semiconductor device according to the first embodiment of the present invention will be described in detail with reference to FIG. 1A and 1B are cross-sectional views for explaining an N-channel MOS transistor (hereinafter referred to as N-MOS) 1 in this embodiment.

図１に示す如く、Ｐ型の単結晶シリコン基板２上には、Ｎ型のエピタキシャル層３が形成される。尚、本実施の形態では、基板２上に１層のエピタキシャル層３が形成される場合を示すが、この場合に限定するものではない。例えば、基板上面に複数のエピタキシャル層が積層される場合でも良い。また、エピタキシャル層３は、分離領域４により複数の素子形成領域に区分される。そして、分離領域４は、Ｐ型の埋込層４ＡとＰ型の拡散層４Ｂから構成される。エピタキシャル層３表面からの拡散層４Ｂの拡散深さ（這い下がり幅）は、基板２表面からの埋込層４Ａの拡散深さ（這い上がり幅）よりも浅くなり、分離領域４の形成領域を狭めることができる。   As shown in FIG. 1, an N-type epitaxial layer 3 is formed on a P-type single crystal silicon substrate 2. In the present embodiment, the case where one epitaxial layer 3 is formed on the substrate 2 is shown, but the present invention is not limited to this case. For example, a plurality of epitaxial layers may be stacked on the upper surface of the substrate. The epitaxial layer 3 is divided into a plurality of element formation regions by the isolation region 4. The isolation region 4 includes a P-type buried layer 4A and a P-type diffusion layer 4B. The diffusion depth (climbing width) of the diffusion layer 4B from the surface of the epitaxial layer 3 is shallower than the diffusion depth (climbing width) of the buried layer 4A from the surface of the substrate 2, and the formation region of the isolation region 4 is reduced. It can be narrowed.

Ｎ型の埋込層５が、基板２及びエピタキシャル層３の両領域に渡り形成される。そして、Ｐ型の埋込層６が、少なくともＮ型の埋込層５の上面から導出するように、Ｎ型の埋込層５と重畳して形成される。Ｐ型の拡散層７が、エピタキシャル層３に形成され、Ｐ型の埋込層６と連結する。Ｐ型の拡散層７は、Ｎ−ＭＯＳ１のバックゲート領域として用いられる。この構造により、Ｎ−ＭＯＳ１には、寄生ＮＰＮトランジスタＴｒ１（以下、寄生Ｔｒ１と呼ぶ。）が形成されるが、寄生Ｔｒ１のベース領域での抵抗値が低減し、ｈｆｅが低減されることで、寄生Ｔｒ１動作が抑止される。尚、Ｐ型の拡散層７には、Ｐ型の拡散層８が重畳して形成され、Ｎ−ＭＯＳ１のバックゲート導出領域として用いられる。   An N type buried layer 5 is formed over both regions of the substrate 2 and the epitaxial layer 3. The P-type buried layer 6 is formed so as to overlap with the N-type buried layer 5 so as to be derived from at least the upper surface of the N-type buried layer 5. A P type diffusion layer 7 is formed in the epitaxial layer 3 and is connected to the P type buried layer 6. The P type diffusion layer 7 is used as a back gate region of the N-MOS 1. With this structure, a parasitic NPN transistor Tr1 (hereinafter referred to as a parasitic Tr1) is formed in the N-MOS1, but the resistance value in the base region of the parasitic Tr1 is reduced, and hfe is reduced. The parasitic Tr1 operation is suppressed. Note that a P-type diffusion layer 8 is formed so as to overlap the P-type diffusion layer 7 and is used as a back gate lead-out region of the N-MOS 1.

トレンチ９が、Ｐ型の拡散層７の形成領域に、拡散層７を貫通しない深さにて形成される。トレンチ９の側面及び底面にはゲート酸化膜１０が形成され、トレンチ９の側面に沿って絶縁スペーサー１１が一環状に形成される。そして、トレンチ９内はポリシリコン膜にて埋設され、ゲート電極１２が形成される。尚、ゲート酸化膜１０は、例えば、シリコン酸化膜から形成され、絶縁スペーサー１１は、例えば、シリコン酸化膜等の絶縁膜から形成される。   The trench 9 is formed in the formation region of the P-type diffusion layer 7 at a depth that does not penetrate the diffusion layer 7. A gate oxide film 10 is formed on the side surface and bottom surface of the trench 9, and an insulating spacer 11 is formed in a ring along the side surface of the trench 9. The trench 9 is buried with a polysilicon film, and a gate electrode 12 is formed. The gate oxide film 10 is formed of, for example, a silicon oxide film, and the insulating spacer 11 is formed of, for example, an insulating film such as a silicon oxide film.

Ｐ型の拡散層１３が、トレンチ９の底面下方にＰ型の拡散層７と重畳して形成される。そして、Ｐ型の拡散層１３は、少なくとも絶縁スペーサー１１の開口領域下方に配置され、Ｎ−ＭＯＳ１のチャネル領域に配置される。   A P type diffusion layer 13 is formed below the bottom surface of the trench 9 so as to overlap the P type diffusion layer 7. The P-type diffusion layer 13 is disposed at least below the opening region of the insulating spacer 11 and is disposed in the channel region of the N-MOS 1.

Ｎ型の拡散層１４が、Ｐ型の拡散層７に形成され、Ｎ−ＭＯＳ１のソース領域として用いられる。Ｎ型の拡散層１４は、トレンチ９の側面とトレンチ９の底面の一部に沿って配置される。そして、Ｎ型の拡散層１４は、トレンチ９の底面側では、Ｐ型の拡散層１３と接合領域を形成する。   An N type diffusion layer 14 is formed in the P type diffusion layer 7 and is used as a source region of the N-MOS 1. The N type diffusion layer 14 is disposed along the side surface of the trench 9 and a part of the bottom surface of the trench 9. The N type diffusion layer 14 forms a junction region with the P type diffusion layer 13 on the bottom surface side of the trench 9.

Ｎ型の拡散層１５が、Ｐ型の拡散層７に形成され、Ｎ−ＭＯＳ１のドレイン領域として用いられる。Ｎ型の拡散層１５は、トレンチ９の側面とトレンチ９の底面の一部に沿って配置される。そして、Ｎ型の拡散層１５は、トレンチ９の底面側では、Ｐ型の拡散層１３と接合領域を形成する。更に、Ｎ型の拡散層１６が、Ｎ型の拡散層１５と重畳して形成される。Ｎ型の拡散層１６は、Ｎ−ＭＯＳ１のドレイン導出領域として用いられる。そして、トレンチ９のコーナー部周囲には、低濃度であるＮ型の拡散層１５が配置されることで電界集中を緩和し、Ｎ−ＭＯＳ１の耐圧特性が向上される。また、ドレイン電極の周囲を低濃度層であるＮ型の拡散層１５にて囲む構造により、ドレイン電極とバックゲート領域間に発生する容量が低減され、更なるＮ−ＭＯＳ１の高速動作が可能となる。   An N type diffusion layer 15 is formed in the P type diffusion layer 7 and used as a drain region of the N-MOS 1. The N type diffusion layer 15 is disposed along the side surface of the trench 9 and a part of the bottom surface of the trench 9. The N type diffusion layer 15 forms a junction region with the P type diffusion layer 13 on the bottom surface side of the trench 9. Further, an N type diffusion layer 16 is formed so as to overlap with the N type diffusion layer 15. The N type diffusion layer 16 is used as a drain leading region of the N-MOS 1. The N-type diffusion layer 15 having a low concentration is disposed around the corner portion of the trench 9 to alleviate the electric field concentration and improve the breakdown voltage characteristics of the N-MOS 1. Further, the structure in which the periphery of the drain electrode is surrounded by the N-type diffusion layer 15 which is a low concentration layer reduces the capacitance generated between the drain electrode and the back gate region, enabling further high-speed operation of the N-MOS 1. Become.

Ｎ型の拡散層１７が、Ｐ型の拡散層７の周囲に位置するエピタキシャル層３に形成される。Ｎ型の拡散層１７には、ソース電位が印加される。この構造により、寄生Ｔｒ１の各領域には、実質、同電位が印加され、寄生Ｔｒ１動作が抑止され易い構造となる。   An N type diffusion layer 17 is formed in the epitaxial layer 3 located around the P type diffusion layer 7. A source potential is applied to the N type diffusion layer 17. With this structure, substantially the same potential is applied to each region of the parasitic Tr1, and the parasitic Tr1 operation is easily suppressed.

図１（Ｂ）に示す如く、Ｎ−ＭＯＳ１では、ゲート電極１２にゲート電位が印加されることで、トレンチ９の底面下方のＰ型の拡散層１３表面に反転層が形成され、点線で示すように電流Ｉ１が流れる。そして、Ｎ−ＭＯＳ１では、以下に説明する構造により、スイッチング素子としての高速動作が可能となる。   As shown in FIG. 1B, in the N-MOS 1, when a gate potential is applied to the gate electrode 12, an inversion layer is formed on the surface of the P-type diffusion layer 13 below the bottom surface of the trench 9, which is indicated by a dotted line. Thus, the current I1 flows. The N-MOS 1 can operate at high speed as a switching element by the structure described below.

先ず、絶縁スペーサー１１が、トレンチ９の側面に沿って一環状に配置される。そして、トレンチ９の周囲には、ソース領域としてのＮ型の拡散層１４、チャネル領域としてのＰ型の拡散層１３、ドレイン領域としてのＮ型の拡散層１５及びバックゲート領域としてのＰ型の拡散層７が配置される。この構造により、ゲート電極１２の周囲にはゲート容量Ｃが発生する。このとき、ゲート容量Ｃは、主に、絶縁スペーサー１１の配置領域でのゲート容量Ｃ１とゲート酸化膜１０のみの配置領域でのゲート容量Ｃ２に大別される。絶縁スペーサー１１の配置領域では、絶縁層が絶縁スペーサー１１とゲート酸化膜１０とを合わせた膜厚となり、そのゲート容量Ｃ１が、ゲート容量Ｃ２よりも大幅に低減される。更に、絶縁スペーサー１１がトレンチ９内に一環状に配置され、ゲート容量Ｃ１となる領域が増大することで、全体としてのゲート容量Ｃも大幅に低減される。   First, the insulating spacer 11 is arranged in a ring along the side surface of the trench 9. Around the trench 9, an N-type diffusion layer 14 as a source region, a P-type diffusion layer 13 as a channel region, an N-type diffusion layer 15 as a drain region, and a P-type diffusion region as a back gate region A diffusion layer 7 is disposed. With this structure, a gate capacitance C is generated around the gate electrode 12. At this time, the gate capacitance C is mainly divided into a gate capacitance C1 in the arrangement region of the insulating spacer 11 and a gate capacitance C2 in the arrangement region of only the gate oxide film 10. In the region where the insulating spacer 11 is disposed, the insulating layer has a thickness obtained by combining the insulating spacer 11 and the gate oxide film 10, and the gate capacitance C1 is significantly reduced compared to the gate capacitance C2. Furthermore, since the insulating spacer 11 is arranged in a ring in the trench 9 and the region that becomes the gate capacitance C1 increases, the gate capacitance C as a whole is also greatly reduced.

次に、絶縁スペーサー１１がトレンチ９内に形成されることで、ゲート領域の小型化が図られ、Ｎ−ＭＯＳ１の高集積化が実現される。そして、その高集積化により、一定領域へ形成されるＮ−ＭＯＳ１数が増大し、Ｎ−ＭＯＳ１のオン抵抗値が低減される。   Next, the insulating spacer 11 is formed in the trench 9, thereby reducing the size of the gate region and realizing high integration of the N-MOS 1. As a result of the high integration, the number of N-MOSs 1 formed in a certain region increases, and the on-resistance value of the N-MOS 1 is reduced.

次に、絶縁スペーサー１１を利用してＰ型の拡散層１３を形成することで、Ｎ−ＭＯＳ１のチャネル長Ｌ１を短くでき、チャネル領域での濃度調整が可能となる。Ｐ型の拡散層１３は、絶縁スペーサー１１が形成された後、絶縁スペーサー１１をマスクの一部として用いて形成される。その結果、Ｐ型の拡散層１３は、絶縁スペーサー１１に対してマスクずれ幅を考慮する必要がない。そして、Ｐ型の拡散層１３とＮ型の拡散層１４、１５との重畳領域は、その濃度差により、Ｎ型の拡散層１４、１５となることで、チャネル長Ｌ１を短くすることができる。また、Ｐ型の拡散層１３が、Ｎ型の拡散層１４、１５とＰＮ接合領域を形成し、電流Ｉ１の電流経路での抵抗値が低減される。   Next, by forming the P-type diffusion layer 13 using the insulating spacer 11, the channel length L1 of the N-MOS 1 can be shortened, and the concentration adjustment in the channel region becomes possible. The P type diffusion layer 13 is formed using the insulating spacer 11 as a part of the mask after the insulating spacer 11 is formed. As a result, the P-type diffusion layer 13 does not need to consider the mask displacement width with respect to the insulating spacer 11. The overlapping region of the P-type diffusion layer 13 and the N-type diffusion layers 14 and 15 becomes the N-type diffusion layers 14 and 15 due to the concentration difference, so that the channel length L1 can be shortened. . Further, the P-type diffusion layer 13 forms a PN junction region with the N-type diffusion layers 14 and 15, and the resistance value in the current path of the current I1 is reduced.

その結果、Ｎ−ＭＯＳ１はトレンチ型として構成され、ゲート容量Ｃが低減し、低抵抗値の短チャネル化が実現され、オン動作時の高速動作が実現される。   As a result, the N-MOS 1 is configured as a trench type, the gate capacitance C is reduced, a short channel with a low resistance value is realized, and a high-speed operation at the ON operation is realized.

更に、Ｎ−ＭＯＳ１では、点線で示すように、電流Ｉ１が、エピタキシャル層３の深部側を流れる。ここで、熱伝導率は、シリコン（エピタキシャル層）の方が絶縁層（シリコン酸化膜等）よりも優れている。そのため、エピタキシャル層３の深部側は、エピタキシャル層３の表面側よりも放熱性の優れた領域となり、Ｎ−ＭＯＳ１は、電流Ｉ１に対して放熱性に優れた素子となる。また、Ｎ−ＭＯＳ１では、電流Ｉ１がエピタキシャル層３の深部側を流れることで、電流密度も低下し、電流Ｉ１による発熱も抑制される。更に、Ｎ−ＭＯＳ１にＥＳＤサージ等の過電圧が印加され、ブレークダウン電流が発生した場合にも、同様に、その電流経路がエピタキシャル層３の深部側となることで、熱破壊され難い構造となる。   Further, in the N-MOS 1, as indicated by a dotted line, the current I 1 flows through the deep side of the epitaxial layer 3. Here, the thermal conductivity of silicon (epitaxial layer) is superior to that of an insulating layer (silicon oxide film or the like). Therefore, the deep portion side of the epitaxial layer 3 becomes a region having better heat dissipation than the surface side of the epitaxial layer 3, and the N-MOS 1 becomes an element having excellent heat dissipation with respect to the current I1. Further, in the N-MOS 1, the current I 1 flows through the deep side of the epitaxial layer 3, so that the current density is also reduced and heat generation due to the current I 1 is suppressed. Further, even when an overvoltage such as an ESD surge is applied to the N-MOS 1 and a breakdown current is generated, similarly, the current path is on the deep side of the epitaxial layer 3 so that the structure is not easily destroyed by heat. .

尚、本実施の形態では、Ｎ−ＭＯＳ１について説明するが、Ｐチャネル型ＭＯＳトランジスタ（以下、Ｐ−ＭＯＳと呼ぶ。）においても、トレンチ内に絶縁スペーサーを形成し、その絶縁スペーサーに対応したチャネル領域用の拡散層を形成することで、同様な効果を得ることができる。   In this embodiment, the N-MOS 1 will be described. In a P-channel MOS transistor (hereinafter referred to as P-MOS), an insulating spacer is formed in the trench, and a channel corresponding to the insulating spacer is formed. A similar effect can be obtained by forming the diffusion layer for the region.

また、絶縁スペーサー１１が、トレンチ９の開口形状に対して一環状に形成される場合について説明したがこの場合に限定するものではない。絶縁スペーサー１１は、少なくともソース領域としてのＮ型の拡散層１４とドレイン領域としてのＮ型の拡散層１５が配置された領域に対して形成されていればよい。その他、本発明の要旨を逸脱しない範囲で、種々の変更が可能である。   Moreover, although the case where the insulating spacer 11 was formed in one ring with respect to the opening shape of the trench 9 was demonstrated, it is not limited to this case. The insulating spacer 11 may be formed at least in a region where the N type diffusion layer 14 as a source region and the N type diffusion layer 15 as a drain region are disposed. In addition, various modifications can be made without departing from the scope of the present invention.

次に、本発明の第２の実施の形態である半導体装置の製造方法について、図２〜図７を参照し、詳細に説明する。図２〜図７は、本実施の形態における半導体装置の製造方法を説明するための断面図である。尚、以下の説明では、図１に示したＮチャネル型ＭＯＳトランジスタ１（以下、Ｎ−ＭＯＳ１と呼ぶ。）にて説明した各構成要素と同じ構成要素には同じ符番を付している。   Next, a method for manufacturing a semiconductor device according to the second embodiment of the present invention will be described in detail with reference to FIGS. 2 to 7 are cross-sectional views for explaining a method for manufacturing a semiconductor device in the present embodiment. In the following description, the same components as those described in the N-channel MOS transistor 1 (hereinafter referred to as N-MOS 1) shown in FIG.

先ず、図２に示す如く、Ｐ型の単結晶シリコン基板２を準備し、基板２上にＮ型のエピタキシャル層３を形成する。そして、基板２とエピタキシャル層３には、分離領域４を構成するＰ型の埋込層４Ａ、Ｎ型の埋込層５及びＰ型の埋込層６を形成する。また、エピタキシャル層３には、分離領域４を構成するＰ型の拡散層４Ｂを形成する。尚、エピタキシャル層３の所望の領域には、ＬＯＣＯＳ酸化膜２１を形成する。また、Ｎ型の埋込層５を形成する不純物としてアンチモン（Ｓｂ）を用い、Ｐ型の埋込層６を形成する不純物としてホウ素（Ｂ）を用いる。そして、両不純物の拡散係数の違いにより、Ｐ型の埋込層６は、少なくともＮ型の埋込層５上面から導出する。   First, as shown in FIG. 2, a P-type single crystal silicon substrate 2 is prepared, and an N-type epitaxial layer 3 is formed on the substrate 2. In the substrate 2 and the epitaxial layer 3, a P-type buried layer 4 A, an N-type buried layer 5 and a P-type buried layer 6 constituting the isolation region 4 are formed. In the epitaxial layer 3, a P type diffusion layer 4 </ b> B constituting the isolation region 4 is formed. A LOCOS oxide film 21 is formed in a desired region of the epitaxial layer 3. Further, antimony (Sb) is used as an impurity for forming the N type buried layer 5, and boron (B) is used as an impurity for forming the P type buried layer 6. The P type buried layer 6 is derived from at least the upper surface of the N type buried layer 5 due to the difference in diffusion coefficient between the two impurities.

次に、図３に示す如く、エピタキシャル層３にＮ−ＭＯＳ１のバックゲート領域となるＰ型の拡散層７を形成する。Ｐ型の拡散層７は、Ｐ型の埋込層６と連結する。そして、Ｐ型の拡散層７に重畳するように、Ｎ−ＭＯＳ１のソース領域となるＮ型の拡散層１４及びドレイン領域となるＮ型の拡散層１５を形成する。このとき、Ｎ型の拡散層１４、１５間の離間距離Ｗ１が、絶縁スペーサー１１（図４参照）間の離間距離Ｗ２（図４参照）よりも狭くなり、Ｎ型の拡散層１４、１５の一部が絶縁スペーサー１１の開口領域に位置するように形成する。尚、Ｎ型の拡散層１４は、リン（Ｐ）またはヒ素（Ａｓ）を用いて形成され、その表面の不純物濃度が、例えば、１．０×１０１７〜１．０×１０２０（／ｃｍ２）となるように形成される。また、Ｎ型の拡散層１５は、リン（Ｐ）を用いて形成され、その表面の不純物濃度が、例えば、１．０×１０１５〜１．０×１０１８（／ｃｍ２）となるように形成される。 Next, as shown in FIG. 3, a P-type diffusion layer 7 that forms the back gate region of the N-MOS 1 is formed in the epitaxial layer 3. The P type diffusion layer 7 is connected to the P type buried layer 6. Then, an N-type diffusion layer 14 serving as a source region of the N-MOS 1 and an N-type diffusion layer 15 serving as a drain region are formed so as to overlap with the P-type diffusion layer 7. At this time, the separation distance W1 between the N-type diffusion layers 14 and 15 becomes narrower than the separation distance W2 (see FIG. 4) between the insulating spacers 11 (see FIG. 4). It forms so that a part may be located in the opening area | region of the insulating spacer 11. FIG. The N-type diffusion layer 14 is formed using phosphorus (P) or arsenic (As), and the impurity concentration on the surface thereof is, for example, 1.0 × 10 17 to 1.0 × 10 20 (/ cm). 2 ). The N-type diffusion layer 15 is formed using phosphorus (P), and the impurity concentration on the surface thereof is, for example, 1.0 × 10 15 to 1.0 × 10 18 (/ cm 2 ). Formed.

次に、図４に示す如く、エピタキシャル層３の表面から、例えば、ドライエッチングによりトレンチ９を形成する。トレンチ９は、Ｐ型の拡散層７の形成領域に、Ｐ型の拡散層７を貫通しない深さにて形成される。また、トレンチ９は、その側面に沿ってＮ型の拡散層１４、１５が配置されるように、Ｎ型の拡散層１４、１５を貫通しない深さにて形成される。次に、トレンチ９内をダミー酸化し、エッチングダメージを除去した後、エピタキシャル層３上にゲート酸化膜１０として用いるシリコン酸化膜を形成する。そして、トレンチ９の側面及び底面は、ゲート酸化膜１０にて全面被覆される。その後、トレンチ９内を埋設するようにエピタキシャル層３上から、例えば、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法によりシリコン酸化膜を堆積する。そして、シリコン酸化膜をエッチバックすることで、トレンチ９内に絶縁スペーサー１１が形成される。絶縁スペーサー１１は、トレンチ９の側面に沿って一環状に配置され、その中央領域は開口される。尚、トレンチ９の深さは、例えば、０．１〜０．５μｍであり、絶縁スペーサー１１の幅も、例えば、０．１〜０．５μｍである。また、ゲート酸化膜１０の膜厚は、例えば、１７０Å以下である。   Next, as shown in FIG. 4, a trench 9 is formed from the surface of the epitaxial layer 3 by, for example, dry etching. The trench 9 is formed in a region where the P-type diffusion layer 7 is formed at a depth that does not penetrate the P-type diffusion layer 7. The trench 9 is formed at a depth that does not penetrate the N type diffusion layers 14 and 15 so that the N type diffusion layers 14 and 15 are disposed along the side surfaces thereof. Next, dummy oxidation is performed in the trench 9 to remove etching damage, and then a silicon oxide film used as the gate oxide film 10 is formed on the epitaxial layer 3. Then, the side and bottom surfaces of the trench 9 are entirely covered with the gate oxide film 10. Thereafter, a silicon oxide film is deposited on the epitaxial layer 3 by, for example, a CVD (Chemical Vapor Deposition) method so as to fill the trench 9. The insulating spacer 11 is formed in the trench 9 by etching back the silicon oxide film. The insulating spacer 11 is arranged in a ring shape along the side surface of the trench 9 and its central region is opened. The depth of the trench 9 is, for example, 0.1 to 0.5 μm, and the width of the insulating spacer 11 is also, for example, 0.1 to 0.5 μm. The thickness of the gate oxide film 10 is, for example, 170 mm or less.

次に、図５に示す如く、エピタキシャル層３上にフォトレジスト２２を形成し、トレンチ９の形成領域上が開口されるように、フォトレジスト２２に開口部を形成する。そして、絶縁スペーサー１１をマスクの一部として用い、エピタキシャル層３の表面から、Ｐ型不純物、例えば、ホウ素（Ｂ）を加速電圧１０〜１００（ｋｅＶ）、導入量１．０×１０１１〜１．０×１０１３（／ｃｍ２）でイオン注入する。上述したように、Ｗ１＜Ｗ２の関係を満たすことで、絶縁スペーサー１１の開口領域には、Ｎ型の拡散層１４、１５の一部が配置される。この製造方法により、Ｐ型の拡散層１３は、Ｎ型の拡散層１４、１５とその一部が重畳するようにイオン注入される。そして、Ｐ型の拡散層１３とＮ型の拡散層１４、１５との重畳領域は、その濃度差によりＮ型の拡散層１４、１５となることで、Ｐ型の拡散層１３は絶縁スペーサー１１の開口領域内下方に配置される。 Next, as shown in FIG. 5, a photoresist 22 is formed on the epitaxial layer 3, and an opening is formed in the photoresist 22 so that the formation region of the trench 9 is opened. Then, using the insulating spacer 11 as a part of the mask, an acceleration voltage of 10 to 100 (keV) and an introduction amount of 1.0 × 10 11 to 1 are applied from the surface of the epitaxial layer 3 to a P-type impurity such as boron (B). Ion implantation is performed at 0.0 × 10 13 (/ cm 2 ). As described above, the N-type diffusion layers 14 and 15 are partially disposed in the opening region of the insulating spacer 11 by satisfying the relationship of W1 <W2. By this manufacturing method, the P-type diffusion layer 13 is ion-implanted so that the N-type diffusion layers 14 and 15 partially overlap with each other. The overlapping region of the P-type diffusion layer 13 and the N-type diffusion layers 14 and 15 becomes the N-type diffusion layers 14 and 15 due to the concentration difference, so that the P-type diffusion layer 13 is the insulating spacer 11. It is arrange | positioned in the opening area | region below.

次に、図６に示す如く、フォトレジスト２２（図５参照）を除去した後、トレンチ９内を埋設するように、エピタキシャル層３上から、例えば、ＣＶＤ法により多結晶シリコン膜を堆積する。その後、多結晶シリコン膜とゲート酸化膜１０とを選択的に除去し、ゲート電極１２を形成する。   Next, as shown in FIG. 6, after removing the photoresist 22 (see FIG. 5), a polycrystalline silicon film is deposited on the epitaxial layer 3 by, for example, the CVD method so as to fill the trench 9. Thereafter, the polycrystalline silicon film and the gate oxide film 10 are selectively removed to form the gate electrode 12.

最後に、図７に示す如く、エピタキシャル層３にＮ型の拡散層１７を形成した後、エピタキシャル層３上に絶縁層２３を形成する。絶縁層２３は、例えば、ＴＥＯＳ（Ｔｅｔｒａ−Ｅｔｈｙｌ−Ｏｒｔｈｏ−Ｓｉｌｉｃａｔｅ）膜、ＢＰＳＧ（Ｂｏｒｏｎ Ｐｈｏｓｐｈｏ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）膜、ＳＯＧ（Ｓｐｉｎ Ｏｎ Ｇｌａｓｓ）膜等が積層され、構成される。そして、絶縁層２３にコンタクトホール２４〜２６を形成し、コンタクトホール２４〜２６を介して電極２７、ソース電極２８、ドレイン電極２９を形成する。電極２７とソース電極２８には、同電位が印加される。   Finally, as shown in FIG. 7, after forming the N type diffusion layer 17 in the epitaxial layer 3, the insulating layer 23 is formed on the epitaxial layer 3. The insulating layer 23 is formed by laminating, for example, a TEOS (Tetra-Ethyl-Ortho-Silicate) film, a BPSG (Boron Phospho Silicate Glass) film, an SOG (Spin On Glass) film, and the like. Then, contact holes 24-26 are formed in the insulating layer 23, and an electrode 27, a source electrode 28, and a drain electrode 29 are formed via the contact holes 24-26. The same potential is applied to the electrode 27 and the source electrode 28.

尚、本実施の形態では、ソース領域としてのＮ型の拡散層１４とドレイン領域としてのＮ型の拡散層１５とを形成した後にトレンチ９を形成する場合について説明したが、この場合に限定するものではない。Ｎ型の拡散層１４、１５は、少なくともトレンチ９の側面及び底面の一部に沿って形成されていればよく、トレンチ９を形成した後にＮ型の拡散層１４、１５を形成する場合でもよい。その他、本発明の要旨を逸脱しない範囲で、種々の変更が可能である。   In this embodiment, the case where the trench 9 is formed after the N-type diffusion layer 14 as the source region and the N-type diffusion layer 15 as the drain region are formed has been described. However, the present invention is limited to this case. It is not a thing. The N type diffusion layers 14 and 15 may be formed along at least a part of the side surface and the bottom surface of the trench 9, and the N type diffusion layers 14 and 15 may be formed after the trench 9 is formed. . In addition, various modifications can be made without departing from the scope of the present invention.

１ Ｎチャネル型ＭＯＳトランジスタ
９ トレンチ
１１ 絶縁スペーサー
１２ ゲート電極
１３ Ｐ型の拡散層 1 N-channel MOS transistor 9 Trench 11 Insulating spacer 12 Gate electrode 13 P-type diffusion layer

Claims (6)

半導体層と、
前記半導体層に形成されたバックゲート拡散層と、
前記半導体層に形成されたソース拡散層及びドレイン拡散層と、
前記半導体層に形成されたトレンチと、
前記トレンチに形成されたゲート酸化膜と、
前記トレンチに形成された絶縁スペーサーと、
前記トレンチに形成されたゲート電極とを有し、
前記ゲート電極と前記ソース拡散層及び前記ドレイン拡散層との間には、少なくとも前記絶縁スペーサーが配置され、前記絶縁スペーサーの開口領域下方には前記バックゲート拡散層が配置されることを特徴とする半導体装置。 A semiconductor layer;
A back gate diffusion layer formed in the semiconductor layer;
A source diffusion layer and a drain diffusion layer formed in the semiconductor layer;
A trench formed in the semiconductor layer;
A gate oxide film formed in the trench;
An insulating spacer formed in the trench;
A gate electrode formed in the trench,
At least the insulating spacer is disposed between the gate electrode and the source diffusion layer and the drain diffusion layer, and the back gate diffusion layer is disposed below an opening region of the insulating spacer. Semiconductor device. 前記絶縁スペーサーの開口領域下方には、前記バックゲート拡散層に重畳してチャネル拡散層が配置されることを特徴とする請求項１に記載の半導体装置。 2. The semiconductor device according to claim 1, wherein a channel diffusion layer is disposed below the opening region of the insulating spacer so as to overlap the back gate diffusion layer. 前記絶縁スペーサーは、前記トレンチの側面に沿って一環状に配置されることを特徴とする請求項１または請求項２に記載の半導体装置。 The semiconductor device according to claim 1, wherein the insulating spacer is arranged in a ring shape along a side surface of the trench. 前記トレンチ底面では、前記ソース拡散層及びドレイン拡散層と前記チャネル拡散層とが接合していることを特徴とする請求項１から請求項３のいずれか１項に記載の半導体装置。 4. The semiconductor device according to claim 1, wherein the source diffusion layer, the drain diffusion layer, and the channel diffusion layer are bonded to each other at the bottom surface of the trench. 5. 半導体層にドレイン拡散層、バックゲート拡散層及びソース拡散層を形成し、前記半導体層にトレンチを形成し、前記トレンチにゲート酸化膜及びゲート電極を形成する半導体装置の製造方法において、
前記トレンチの深さを前記バックゲート拡散層、前記ドレイン拡散層及び前記ソース拡散層の拡散深さよりも浅く形成し、前記トレンチの側面に沿って絶縁スペーサーを形成することを特徴とする半導体装置の製造方法。 In a method for manufacturing a semiconductor device, a drain diffusion layer, a back gate diffusion layer, and a source diffusion layer are formed in a semiconductor layer, a trench is formed in the semiconductor layer, and a gate oxide film and a gate electrode are formed in the trench.
A depth of the trench is formed to be shallower than that of the back gate diffusion layer, the drain diffusion layer, and the source diffusion layer, and an insulating spacer is formed along a side surface of the trench. Production method. 前記絶縁スペーサーを一環状に形成した後、前記絶縁スペーサーをマスクとして用い、前記絶縁スペーサーの開口領域下方にチャネル拡散層を形成することを特徴とする請求項５に記載の半導体装置の製造方法。 6. The method of manufacturing a semiconductor device according to claim 5, wherein after forming the insulating spacer in a ring shape, a channel diffusion layer is formed below an opening region of the insulating spacer using the insulating spacer as a mask.
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