CN107646143B - 使用背侧金属层的高密度存储器架构 - Google Patents
使用背侧金属层的高密度存储器架构 Download PDFInfo
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Abstract
一种微电子存储器具有形成在衬底的背侧上的金属化层，其中背侧上的金属化层可被用于源线和字线的形成。这种配置可允许位单元面积的减小、更高的存储器阵列密度以及更低的源线和字线电阻。另外，这种配置还可提供灵活性以独立地优化逻辑和存储器电路的互连性能。
Description
技术领域
本描述的实施例涉及微电子装置的领域，并且更具体地讲，涉及包括至少一个背侧金属层的非易失性微电子存储器的制造。
背景技术
现代微电子处理器(诸如，中央处理单元(CPU))使用嵌入式高速缓存存储器来加快微电子处理器的执行和/或诸如利用片上***(SoC)装置满足存储器带宽要求。为了实现具有最高级集成密度的嵌入式高速缓存存储器，尽可能多的位单元被放置在嵌入式高速缓存存储器的每个位线、源线和字线上。本领域技术人员将会理解，位线和字线的长度与每个线上的位单元的数量成比例地增加。例如，在22 nm逻辑工艺技术中，嵌入式高速缓存存储器中的位线和字线的典型长度可以是大约几十微米。然而，长位线和字线的使用可导致嵌入式高速缓存存储器的性能变得越来越对互连电阻敏感，尤其是当嵌入式高速缓存存储器的大小减小并且位线和字线的宽度减小时。对于诸如自旋转移力矩(STT) MRAM (磁阻随机存取存储器)和ReRAM(电阻随机存取存储器)之类的基于电阻的存储器技术，这种电阻可能尤其成为问题，其中利用最小位单元面积减小源线、位线和字线电阻已变为针对把这些基于电阻的存储器技术成功集成的最大挑战之一。因此，需要开发针对基于电阻的存储器的新的存储器架构以缓解由高源线和字线电阻引起的性能和密度限制并且适应位线和字线的宽度的有限间距缩放。
附图说明
在说明书的结论部分中具体地指出并且清楚地要求保护本公开的主题。根据下面结合附图进行的描述和所附权利要求，本公开的前面和其它特征将会变得更充分地清楚。应该理解，附图仅描绘根据本公开的几个实施例，并且因此，不被视为本公开范围的限制。将通过使用附图利用另外的具体性和细节描述本公开，以使得本公开的优点可以被更容易地确定，其中：
图1图示本领域已知的微电子存储器的侧剖视图。
图2图示本领域已知的沿着图1的线2-2的微电子存储器的源线和存储节点触点的侧剖视图。
图3图示本领域已知的沿着图1的线3-3的微电子存储器的侧剖视图。
图4图示根据本描述的实施例的具有至少一个金属化层的微电子存储器的侧剖视图，该金属化层形成在衬底的背侧附近。
图5a和5b图示根据本描述的实施例的沿着图4的线5-5观察的微电子存储器的源线和存储节点触点的侧剖视图，该微电子存储器具有形成在衬底的背侧附近的至少一个金属化层。
图6图示根据本描述的实施例的沿着图3的线6-6的微电子存储器的侧剖视图。
图7图示根据本描述的实施例的沿着图6的线7-7的微电子存储器的字线带的侧剖视图。
图8图示根据本描述的一个实现方式的计算装置。
具体实施方式
在下面的详细描述中参照附图，所述附图通过图示示出可在其中实践要求保护的主题的特定实施例。足够详细地描述这些实施例以使本领域技术人员能够实践所述主题。应该理解，各种实施例虽然不同，但未必是互相排斥的。例如，在不脱离要求保护的主题的精神和范围的情况下，这里结合一个实施例描述的特定特征、结构或特性可被实现在其它实施例内。在本说明书内对“一个实施例”或“实施例”的提及意味着：结合该实施例描述的特定特征、结构或特性被包括在本描述内所包含的至少一个实现方式中。因此，短语“一个实施例”或“在实施例中”的使用未必指代同一实施例。另外，应该理解，在不脱离要求保护的主题的精神和范围的情况下，可修改每个公开的实施例内的个体元件的位置或布置。因此，不应该以限制的意义理解下面的详细描述，并且主题的范围仅由合适地解释的所附权利要求以及所附权利要求有权享有的等同物的全部范围定义。在附图中，相同的标号在几个视图中始终指代相同或相似的元件或功能，并且在附图中描绘的元件不一定彼此成比例，相反地，个体元件可被放大或减小以便在本描述的上下文中更容易地理解元件。
如这里所使用的，术语“在...上方”、“到”、“在…之间”和“在…上”可指代一个层或部件相对于其它层或部件的相对位置。“在另一层/部件上方”或“在另一层/部件上”或“接合到另一层/部件”的一个层/部件可直接与所述另一层/部件接触，或者可具有一个或多个中间层/部件。“在层/部件之间”的一个层/部件可直接与所述层/部件接触，或者可具有一个或多个中间层/部件。
应该理解，剖视图可能不是在严格意义上的理想剖视图，因为微电子存储器的部分可能未被示出以免阻挡对部件的观察，这允许理解相关部件的位置。另外，为了清楚和简洁的目的，未示出各种层、部件和材料（诸如扩散屏障、粘合/润湿层、屏障内衬、导电填充材料等）。
图1图示本领域已知的微电子存储器100的一部分的剖视图。微电子存储器100可包括多个层级，被图示为第0、第1、第2、第3和第4。第0层级可包括衬底S，衬底S具有前侧Sf和相对的背侧Sb。多个存储器位单元晶体管MBT可在衬底S的前侧Sf被形成在衬底S上和/或形成在衬底S中。每个存储器位单元晶体管MBT包括字线(诸如，多晶硅字线PWL)作为存储器位单元晶体管MBT的一部分。多个源极/漏极结构S/D可被形成在衬底S中以用于存储器位单元晶体管MBT的操作。如本领域技术人员将会理解的，通过利用合适的n型或p型掺杂剂掺杂衬底S，可形成源极/漏极结构S/D。这种存储器位单元晶体管MBT的部件、结构和功能在本领域是公知的，并且为了简短和简洁起见，将不会在这里描述。介电材料D0可被形成在衬底前侧Sf上方，并且存储器位单元晶体管MBT和金属化层M0可被形成在介电材料D0上或形成在介电材料D0中，其中金属化层M0可被用于形成源线SL和存储节点触点SNC以及其它信号路由结构(未示出)。源线SL可利用源线导电过孔VSL连接到它们相应的源极/漏极结构S/D，并且存储节点触点SNC可利用存储节点触点过孔VSNC连接到它们相应的源极/结构S/D。
如图1中进一步所示，示出为第1层级和第2层级的至少一个附加层级可分别被形成在第0层级上。第1层级可包括金属化层M1(轨迹/线)，金属化层M1可通过过孔V0与相应存储节点触点SNC连通，过孔V0延伸通过介电层D1，并且第2层级可包括金属化层M2(轨迹/线)，金属化层M2可通过过孔V1与相应存储节点触点SNC连通，过孔V1延伸通过介电层D2。
微电子存储器100可包括处于阵列TA中的多个存储器单元晶体管T(被图示为磁隧道结晶体管)。存储器单元晶体管T被图示为形成在第3层级中，并且可各自通过第1层级和第2层级的金属化层M1和M2以及过孔V0和V1分别连接到存储节点触点SNC。
如图1中进一步所示的，第4层级可被形成在第3层级上，其中第4层级可包括金属化层M4，金属化层M4包括位线BL，其中位线BL通过过孔V3以电气方式连接到存储器单元晶体管T，过孔V3延伸通过第4层级的介电层D4。
图2图示第0层级的金属化层M0的顶剖视图，图示源线SL和存储节点触点SNC并且利用虚线图示位单元BC的界线(也参见图1)。如图示的，在金属化层M0内源线SL和存储节点触点SNC的形成可限制每个位单元BC的尺寸。如所示的，位单元高度BCH等于间距P(所述结构之间的中心到中心距离)的两倍或4F，其中F是所述结构的间距P的一半。因为位单元高度BCH由间距P限制，所以所述结构的宽度(即，源线宽度WSL和存储节点触点宽度WSNC)可被减小以便减小每个位单元BC的面积A。然而，本领域技术人员将会理解，这可增加电阻并且使性能降级。另外，通过增加所述结构的厚度来减小电阻可能不是传统工艺中的选项，因为所述结构的尺寸通常由存储器区域外部的逻辑电路的性能要求确定。
图3图示沿着图1的线3-3的微电子存储器100的剖视图，所述微电子存储器100具有形成在第4层级上的附加层级(第5层级)并且为了清楚而没有第0层级的全部结构。第5层级可包括介电层D5和金属化层M5，其中所述金属化层包括字线WL。字线WL可通过至少一个过孔V4以电气方式连接到金属化层M4，所述至少一个过孔V4延伸通过介电层D5。如图3中所示，微电子存储器100将会具有字带线WLstrap，所述字带线WLstrap将会通过各个金属化部(例如，M0、M1、M2、M3和M4)和过孔(例如，Vpoly、V0、V1、V2、V3和V4)从第0层级的多晶硅字线PWL延伸到第5层级的字线WL。本领域技术人员将会理解，字线带WLstrap的放置中断第3层级中的存储器单元晶体管阵列TA，并且因为在微电子存储器内将会存在许多字线带WLstrap以便减小字线电阻和处理（deal），所以字线带WLstrap可显著影响存储器单元晶体管阵列TA的密度。
介电层(例如，D0-D5)可以是任何合适的介电材料（包括但不限于二氧化硅(SiO2)、氮氧化硅(SiOxNy)以及氮化硅(Si3N4)和碳化硅(SiC)、液晶聚合物、环氧树脂、双马来酰亚胺三嗪树脂、聚酰亚胺材料等），以及低k和超低k电介质(介电常数小于大约3.6)（包括但不限于碳掺杂电介质、氟掺杂电介质、多孔电介质、有机聚合物电介质、硅基聚合物电介质等），并且可通过任何已知技术(包括但不限于化学气相沉积、物理气相沉积、涂覆、层叠等)来形成。
金属化层(例如，M0-M5)和过孔(例如，Vpoly和V0-V4)可通过任何已知工艺(诸如，光刻法和镀覆)来制造，并且可以是任何合适的导电材料(诸如金属，包括但不限于铜、银、镍、金、铝、钨、钴及其合金等)。衬底S可以是任何合适的衬底，包括但不限于含硅衬底。
本描述的实施例涉及形成一种微电子存储器，所述微电子存储器具有形成在衬底的背侧的金属化层，其中所述金属化层可被用于源线和字线的形成。这种配置可允许位单元面积的减小、更高的存储器阵列密度以及更低的源线和字线电阻。另外，这种配置还可提供灵活性以独立地优化逻辑和存储器电路的互连性能。
如图4中所示，微电子存储器150可被形成为在第-1层级的金属化层M-1内具有接近衬底背侧Sb的源线SL。通过将源线SL从接近衬底前侧Sf的位置移动到接近衬底背侧Sb的位置，位单元面积A(参见图5a和5b)可被减小，因为不再如图2中所示那样需要源线SL与存储节点触点SNC位于同一金属化部中，这将会通过减小电阻来实现更高的位单元BC性能。
如图4中进一步所示的，源线SL可通过深扩散触点DDC连接到源极/漏极结构S/D。如本领域技术人员将会理解的，通过将n型掺杂剂或p型掺杂剂植入到衬底S中，可形成深扩散触点DDC。
图5a和5b图示沿着图4的线5-5的视图，该视图仅示出源线SL和存储节点触点SNC，而没有任何中间结构，从而可以看见源线SL和节点触点SNC的相对位置和大小。如图5a中所示，源线宽度WSL可以针对高速应用被优化，其中源线宽度WSL可以增加至图3的源线宽度WSL的3倍，同时保持每个位单元BC的相同的面积A，其中存储节点触点SNC垂直地直接位于源线SL上方。如本领域技术人员将会理解的，源线宽度WSL的增加可以减小其电阻，并且导致增加的读和写裕度和增加的速度。另外，源线SL的厚度TSL(参见图4)可以被进一步优化以减小基于电阻的存储器的源线电阻。
如图5b中所示，源线宽度WSL可以被按照其最小值确定尺寸以用于高密度应用，其中存储节点触点SNC可具有与源线宽度WSL基本上相同的存储节点触点宽度WSNC，并且其中存储节点触点SNC可垂直地直接位于源线SL上方。这种配置允许位单元高度BCH减小到图2的位单元高度BCH的一半。再一次，源线SL的厚度TSL(参见图4)可以被进一步优化以减小基于电阻的存储器的源线电阻。
图6图示沿着图4的线6-6的微电子存储器150的剖视图，微电子存储器150具有形成在第-1层级上的附加层级(第-2层级)。第-1层级可包括介电层D-1，并且第-2层级可包括金属化层M-2，其中所述金属化层包括字线WL。字线WL可通过至少一个过孔V-1以电气方式连接到金属化层M-1，所述至少一个过孔V-1延伸通过介电层D-1。字线WL的厚度TWL可以被优化以减小字线延迟。
如图6中所示，微电子存储器150将会具有字线带WLstrap，所述字线带WLstrap将会延伸通过第0层级、第-1层级和第-2层级。图7是沿着图5的线7-7的剖视图，在没有介电层的情况下更详细地图示字线带WLstrap。如图7中所示，字线带WLstrap包括字线WL和多晶硅字线PWL之间的电气路径，所述电气路径通过前面描述的结构，所述前面描述的结构包括深扩散触点DDC和源极/漏极结构S/D，而没有衬底中的附加区域。另外，如前面所讨论的，字线带WLstrap不再中断存储器单元晶体管阵列TA。
图8图示根据本描述的一个实现方式的计算装置200。计算装置200容纳板202。所述板可包括许多微电子部件，包括但不限于处理器204、至少一个通信芯片206A、206B、易失性存储器208(例如，DRAM)、非易失性存储器210(例如，ROM)、闪存212、图形处理器或CPU214、数字信号处理器(未示出)、密码处理器(未示出)、芯片集216、天线、显示器(触摸屏显示器)、触摸屏控制器、电池、音频编码解码器(未示出)、视频编码解码器(未示出)、功率放大器(AMP)、全球定位***(GPS)装置、指南针、加速度计(未示出)、陀螺仪(未示出)、扬声器(未示出)、照相机和大容量存储装置(未示出)(诸如，硬盘驱动器、压缩盘(CD)、数字通用盘(DVD)等)。任何微电子部件可按照物理方式并且按照电气方式耦合到板202。在一些实现方式中，至少一个微电子部件可以是处理器204的一部分。
通信芯片实现无线通信以用于将数据传送给计算装置以及从计算装置传送数据。术语“无线”及其派生词可被用于描述可通过使用调制的电磁辐射通过非固体介质传送数据的电路、装置、***、方法、技术、通信信道等。所述术语不意味着关联的装置不包含任何导线，尽管在一些实施例中，它们可能不包含任何导线。通信芯片可实现许多无线标准或协议中的任何标准或协议，该标准或协议包括但不限于Wi-Fi (IEEE 802.11系列)、WiMAX(IEEE 802.16系列)、IEEE 802.20、长期演进(LTE)、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、蓝牙、它们的衍生物以及被指定作为3G、4G、5G等的任何其它无线协议。计算装置可包括多个通信芯片。例如，第一通信芯片可专用于短程无线通信(诸如，Wi-Fi和蓝牙)，并且第二通信芯片可专用于远程无线通信(诸如，GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO等)。
术语“处理器”可指代处理来自寄存器和/或存储器的电子数据以将该电子数据变换成可被存储在寄存器和/或存储器中的其它电子数据的任何装置或装置的一部分。
如这里所述的，具有嵌入式存储器的计算装置400内的任何微电子部件可包括接近嵌入式存储器的衬底背侧的金属化层。
在各种实现方式中，计算装置可以是膝上型计算机、上网本、笔记本、超级本、智能电话、平板计算机、个人数字助手(PDA)、超移动PC、移动电话、桌上型计算机、服务器、打印机、扫描器、监视器、机顶盒、娱乐控制单元、数字照相机、便携式音乐播放器或数字视频记录器。在另外的实现方式中，计算装置可以是处理数据的任何其它电子装置。
应该理解，本描述的主题不必局限于图1-8中图示的特定应用。如本领域技术人员将会理解的，所述主题可被应用于其它微电子装置和组件应用。
下面的示例涉及另外的实施例，其中示例1是一种导电连接器，所述导电连接器包括一种微电子存储器，所述微电子存储器包括：衬底，具有前表面和相对的背表面；源线，接近衬底背表面；和存储器位单元晶体管，接近衬底前表面。
在示例2中，示例1的主题可以可选地包括：所述存储器位单元晶体管包括形成在衬底中的至少一个源极/漏极结构，其中源线以电气方式连接到所述至少一个源极/漏极结构。
在示例3中，示例2的主题可以可选地包括：所述源线通过衬底内的深扩散触点以电气方式连接到所述至少一个源极/漏极结构。
在示例4中，示例1至3中任一项的主题可以可选地包括：字线，形成为接近衬底背表面。
在示例5中，示例4的主题可以可选地包括字线带，字线带包括：接近衬底背表面的字线，以电气方式连接到存储器位单元晶体管内的字线。
在示例6中，示例5的主题可以可选地包括：接近衬底背表面的字线通过衬底内的源极/漏极结构和深扩散触点以电气方式连接到存储器位单元晶体管内的字线。
在示例7中，示例1至4中任一项的主题可以可选地包括：接近衬底前表面的存储器单元晶体管阵列。
在示例8中，示例7的主题可以可选地包括：所述存储器单元晶体管阵列包括多个基于电阻的存储器晶体管。
在示例9中，示例8的主题可以可选地包括：所述多个基于电阻的存储器晶体管包括多个自旋转移力矩(STT) MRAM (磁阻随机存取存储器)晶体管。
在示例10中，示例8的主题可以可选地包括：所述多个基于电阻的存储器晶体管包括多个ReRAM (电阻随机存取存储器)。
下面的示例涉及另外的实施例，其中示例11是一种微电子存储器，所述微电子存储器包括：衬底，具有前表面和相对的背表面；字线，接近衬底背表面；和存储器位单元晶体管，接近衬底前表面。
在示例12中，示例11的主题可以可选地包括：字线带，字线带包括：接近衬底背表面的字线，以电气方式连接到存储器位单元晶体管内的字线。
在示例13中，示例11的主题可以可选地包括：接近衬底背表面的字线通过衬底内的源极/漏极结构和深扩散触点以电气方式连接到存储器位单元晶体管内的字线。
在示例14中，示例11的主题可以可选地包括：源线，形成为接近衬底背表面。
在示例15中，示例14的主题可以可选地包括：所述存储器位单元晶体管包括形成在衬底中的至少一个源极/漏极结构，其中源线以电气方式连接到所述至少一个源极/漏极结构。
在示例16中，示例15的主题可以可选地包括：所述源线通过衬底内的深扩散触点以电气方式连接到所述至少一个源极/漏极结构。
在示例17中，示例11至16的主题可以可选地包括：晶体管阵列，接近衬底前表面。
在示例18中，示例17的主题可以可选地包括：所述晶体管阵列包括多个基于电阻的存储器晶体管。
在示例19中，示例18的主题可以可选地包括：所述多个基于电阻的存储器晶体管包括多个自旋转移力矩(STT) MRAM (磁阻随机存取存储器)晶体管。
在示例20中，示例18的主题可以可选地包括：所述多个基于电阻的存储器晶体管包括多个ReRAM (电阻随机存取存储器)。
下面的示例涉及另外的实施例，其中示例21是一种电子***，所述电子***包括：板；和微电子部件，附接到所述板，其中微电子部件包括微电子存储器，所述微电子存储器包括：衬底，具有前表面和相对的背表面；源线，接近衬底背表面；存储器位单元晶体管，接近衬底前表面，其中存储器位单元晶体管包括形成在衬底中的至少一个源极/漏极结构，其中源线以电气方式连接到所述至少一个源极/漏极结构；字线，形成为接近衬底背表面；字线带，包括：接近衬底背表面的字线，以电气方式连接到存储器位单元晶体管内的字线；和存储器单元晶体管阵列，接近衬底前表面。
在示例22中，示例21的主题可以可选地包括：所述源线通过衬底内的深扩散触点以电气方式连接到所述至少一个源极/漏极结构。
在示例23中，示例21的主题可以可选地包括：接近衬底背表面的字线通过衬底内的源极/漏极结构和深扩散触点以电气方式连接到存储器位单元晶体管内的字线。
在示例24中，示例21的主题可以可选地包括：所述存储器单元晶体管阵列包括多个基于电阻的存储器晶体管。
在示例25中，示例24的主题可以可选地包括：所述多个基于电阻的存储器晶体管包括多个自旋转移力矩(STT) MRAM (磁阻随机存取存储器)晶体管。
在示例26中，示例24的主题可以可选地包括：所述多个基于电阻的存储器晶体管包括多个ReRAM (电阻随机存取存储器)。
虽然已如此详细地描述了本描述的实施例，但应该理解，由所附权利要求定义的本描述不应该受在以上描述中阐述的特定细节限制，因为在不脱离本描述的精神或范围的情况下其许多明显变化是可能的。
Claims (24)
1.一种微电子存储器，包括：
衬底，具有前表面和相对的背表面；
源线，形成在衬底背表面上；和
存储器位单元晶体管，在衬底前表面上。
2.如权利要求1所述的微电子存储器，其中所述存储器位单元晶体管包括形成在衬底中的至少一个源极/漏极结构，其中源线以电气方式连接到所述至少一个源极/漏极结构。
3.如权利要求2所述的微电子存储器，其中所述源线通过衬底内的深扩散触点以电气方式连接到所述至少一个源极/漏极结构。
4.如权利要求1至3中任一项所述的微电子存储器，还包括：字线，形成在衬底背表面上。
5.如权利要求4所述的微电子存储器，还包括字线带，所述字线带包括：衬底背表面上的字线，以电气方式连接到存储器位单元晶体管内的字线。
6.如权利要求5所述的微电子存储器，其中衬底背表面上的字线通过衬底内的源极/漏极结构和深扩散触点以电气方式连接到存储器位单元晶体管内的字线。
7.如权利要求1至4中任一项所述的微电子存储器，还包括：存储器单元晶体管阵列，在衬底前表面上。
8.如权利要求7所述的微电子存储器，其中所述存储器单元晶体管阵列包括多个基于电阻的存储器晶体管。
9.如权利要求8所述的微电子存储器，其中所述多个基于电阻的存储器晶体管包括多个自旋转移力矩(STT) MRAM (磁阻随机存取存储器)晶体管。
10.如权利要求8所述的微电子存储器，其中所述多个基于电阻的存储器晶体管包括多个ReRAM (电阻随机存取存储器)。
11.一种微电子存储器，包括：
衬底，具有前表面和相对的背表面；
字线，形成在衬底背表面上；和
存储器位单元晶体管，在衬底前表面上。
12.如权利要求11所述的微电子存储器，还包括字线带，所述字线带包括：衬底背表面上的字线，以电气方式连接到存储器位单元晶体管内的字线。
13.如权利要求11所述的微电子存储器，其中衬底背表面上的所述字线通过衬底内的源极/漏极结构和深扩散触点以电气方式连接到存储器位单元晶体管内的字线。
14.如权利要求11所述的微电子存储器，还包括：源线，形成在衬底背表面上。
15.如权利要求14所述的微电子存储器，其中所述存储器位单元晶体管包括形成在衬底中的至少一个源极/漏极结构，其中源线以电气方式连接到所述至少一个源极/漏极结构。
16.如权利要求15所述的微电子存储器，其中所述源线通过衬底内的深扩散触点以电气方式连接到所述至少一个源极/漏极结构。
17.如权利要求11至16中任一项所述的微电子存储器，还包括：晶体管阵列，在衬底前表面上。
18.如权利要求17所述的微电子存储器，其中所述晶体管阵列包括多个基于电阻的存储器晶体管。
19.如权利要求18所述的微电子存储器，其中所述多个基于电阻的存储器晶体管包括多个自旋转移力矩(STT) MRAM (磁阻随机存取存储器)晶体管。
20.如权利要求18所述的微电子存储器，其中所述多个基于电阻的存储器晶体管包括多个ReRAM (电阻随机存取存储器)。
21.一种电子***，包括：
板；和
微电子部件，附接到所述板，其中微电子部件包括微电子存储器，所述微电子存储器包括：
衬底，具有前表面和相对的背表面；
源线，在衬底背表面上；
存储器位单元晶体管，在衬底前表面上，其中存储器位单元晶体管包括形成在衬底中的至少一个源极/漏极结构，其中源线以电气方式连接到所述至少一个源极/漏极结构；
字线，形成在衬底背表面上；
字线带，包括：衬底背表面上的字线，以电气方式连接到存储器位单元晶体管内的字线；以及
存储器单元晶体管阵列，在衬底前表面上。
22.如权利要求21所述的电子***，其中所述源线通过衬底内的深扩散触点以电气方式连接到所述至少一个源极/漏极结构。
23.如权利要求21所述的电子***，其中衬底背表面上的所述字线通过衬底内的源极/漏极结构和深扩散触点以电气方式连接到存储器位单元晶体管内的字线。
24.如权利要求21所述的电子***，其中所述存储器单元晶体管阵列包括多个基于电阻的存储器晶体管。
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Legal Events
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|---|---|---|---|
| PB01 | Publication | ||
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| SE01 | Entry into force of request for substantive examination | ||
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| GR01 | Patent grant | ||
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