JP2010161339A - 電界効果型トランジスタ及び表示装置 - Google Patents

電界効果型トランジスタ及び表示装置 Download PDF

Info

Publication number
JP2010161339A
JP2010161339A JP2009222514A JP2009222514A JP2010161339A JP 2010161339 A JP2010161339 A JP 2010161339A JP 2009222514 A JP2009222514 A JP 2009222514A JP 2009222514 A JP2009222514 A JP 2009222514A JP 2010161339 A JP2010161339 A JP 2010161339A
Authority
JP
Japan
Prior art keywords
semiconductor layer
amorphous oxide
oxide semiconductor
layer
field effect
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2009222514A
Other languages
English (en)
Other versions
JP2010161339A5 (ja
JP5538797B2 (ja
Inventor
Miki Ueda
未紀 上田
Tatsuya Iwasaki
達哉 岩崎
Naho Itagaki
奈穂 板垣
Amita Goyal
アミタ ゴヤル
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Canon Inc
Original Assignee
Canon Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Canon Inc filed Critical Canon Inc
Priority to JP2009222514A priority Critical patent/JP5538797B2/ja
Priority to EP09014995A priority patent/EP2197034B1/en
Priority to EP11009309A priority patent/EP2423966A1/en
Priority to KR1020090121626A priority patent/KR101215964B1/ko
Priority to US12/634,319 priority patent/US20100148170A1/en
Priority to CN2009102585023A priority patent/CN101752428B/zh
Publication of JP2010161339A publication Critical patent/JP2010161339A/ja
Publication of JP2010161339A5 publication Critical patent/JP2010161339A5/ja
Application granted granted Critical
Publication of JP5538797B2 publication Critical patent/JP5538797B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02551—Group 12/16 materials
    • H01L21/02554—Oxides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02565—Oxide semiconducting materials not being Group 12/16 materials, e.g. ternary compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/121—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements
    • H10K59/1213—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements the pixel elements being TFTs

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Geometry (AREA)
  • Thin Film Transistor (AREA)
  • Liquid Crystal (AREA)
  • Electroluminescent Light Sources (AREA)
  • Dram (AREA)

Abstract

【課題】 チャネル層に本発明の特定の積層構成を適用することで、電気的特性に優れ、且つ、組成変動に対する特性変化が小さいＴＦＴを提供する。
【解決手段】 少なくとも半導体層と前記半導体層に対してゲート絶縁膜を介して設けられたゲート電極とを具備した電界効果型トランジスタであって、
前記半導体層は、ＺｎまたはＩｎから選択される少なくとも１つの元素を含む第１のアモルファス酸化物半導体層と、ＧｅまたはＳｉから選択される少なくとも１つの元素と、ＺｎまたはＩｎから選択される少なくとも１つの元素と、を含む第２のアモルファス酸化物半導体層を含み、前記第１のアモルファス酸化物半導体層と、前記第２のアモルファス酸化物半導体層とは組成が異なることを特徴とする。
【選択図】 図１

Description

本発明は、アモルファス酸化物半導体を用いる電界効果型トランジスタに関する。特に、有機エレクトロルミネセンスディスプレイ、無機エレクトロルミネセンスディスプレイ又は液晶ディスプレイ等の表示装置に用いられる電界効果型トランジスタに関する。
酸化物半導体を用いる電界効果型の１つである薄膜トランジスタ（Ｔｈｉｎ ＦｉｌｍＴｒａｎｓｉｓｔｏｒ，ＴＦＴ）が、有機ＥＬディスプレイや液晶ディスプレイ、ペーパーライクディスプレイなどの駆動用素子として注目を集めている。
特に、酸化物半導体を用いたＴＦＴは、大きな電界効果移動度に加えて、低温での形成が可能であることや、透明であることの特徴を生かして、ディスプレイに限らずにより広い用途への応用も期待できる。
たとえば、チャネル層にＩｎ−Ｇａ−Ｚｎ−Ｏ系（Ｉｎ、Ｇａ、Ｚｎを含む酸化物系）のアモルファス酸化物を用いた薄膜トランジスタが知られている。
特許文献１にはプラズマによる特性劣化を減らすために、二重層構造のチャネル層を適用した薄膜トランジスタが報告されている。
Ｐｈｙｓ．ｓｔａｔ．ｓｏｌ．（ａ），１−５（２００８）
特開２００８−１９９００５号公報
しかし、酸化物材料によるＴＦＴを産業界において用いるためには、高い性能に加えて、大きな基板面積に対して素子特性のばらつきを小さくすることが必要である。
素子特性のばらつきを小さくするためには、ＴＦＴのチャネル層を構成する半導体層の組成変動によって生じる特性ばらつきが小さいこと、すなわち素子特性の組成依存性が小さいことが望まれる。このような組成依存性の小さい素子を適用すれば、均一性の高いＴＦＴアレイ基板を比較的容易に得ることができる。このことは、ディスプレイをはじめとする用途において、製造コストの面で非常に有利になる。
また、高い性能を有したＴＦＴは、ＡＭＯＬＥＤ（アクティブマトリクス有機発光ダイオード）の駆動ＴＦＴ及びスイッチングＴＦＴに用いることが可能となる。
本発明は上記課題を解決する為に本発明者らが電界効果型トランジスタのチャネル層の材料としてアモルファス酸化物半導体に注目して鋭意検討を行った結果、発明の完成に至ったものである。
本発明の第１の側面は、少なくとも半導体層と前記半導体層に対してゲート絶縁層を介して設けられたゲート電極とを具備した電界効果型トランジスタであって、
前記半導体層は、ＺｎまたはＩｎから選択される少なくとも１つの元素を含む第１のアモルファス酸化物半導体層と、ＧｅまたはＳｉから選択される少なくとも１つの元素と、ＺｎまたはＩｎから選択される少なくとも１つの元素と、を含む第２のアモルファス酸化物半導体層と、を含むことを特徴とするものである。
また、本発明の第２の側面は、本発明の薄膜トランジスタと、該薄膜トランジスタによって駆動される有機発光ダイオードとを含むことを特徴とするものである。
本発明によれば、チャネル層に本発明の特定の積層構成を適用することで、電気的特性に優れ、且つ、組成変動に対する特性変化が小さいＴＦＴを実現できる。
本発明の一実施形態としての第１および第２のアモルファス酸化物層からなるチャネル含む薄膜トランジスタの概略を示す断面図である。 本発明（ａ）および比較例（ｂ）のＴＦＴにおける、電流−電圧特性のＩｎ組成依存例。 本発明の一実施形態としてのＴＦＴにおける、第１のアモルファス酸化物層のＩｎ／（Ｉｎ＋Ｚｎ）組成比に対するオン・オフ電流比変化の例を示すグラフ。 本発明の一実施形態としてのＴＦＴにおける、第１のアモルファス酸化物層のＩｎ／（Ｉｎ＋Ｚｎ）組成比に対する電界効果移動度変化の例を示すグラフ。 本発明の一実施形態としてのＴＦＴにおける、第１のアモルファス酸化物層のＩｎ／（Ｉｎ＋Ｚｎ）組成比に対するサブスレッショルドスイング値Ｓ（Ｖ／ｄｅｃ）の値変化の例を示すグラフ。 本発明の一実施形態としての電界効果型トランジスタのチャネル層を成膜するために用いた成膜システムの概略を示す図である。 本発明に係る一実施形態としての表示装置の概略的な断面図である。 本発明に係る一実施形態としての表示装置の概略的な断面図である。 有機ＥＬ素子と薄膜トランジスタを含む画素を二次元状に配列した表示装置の構成を概略的に示した図である。 本発明の一実施形態としてのＴＦＴにおけるＩｄ−Ｖｄ特性を示すグラフ 本発明のＴＦＴ（２５０℃空気中１時間アニール後）における、電流−電圧特性のＩｎ組成依存性を示す図。 本発明の一実施形態としてのＴＦＴにおける、第１のアモルファス酸化物半導体層のＩｎ／（Ｉｎ＋Ｚｎ）組成比に対する電界効果移動度変化の例を示すグラフ 本発明の一実施形態としてのＴＦＴにおける伝達特性と電界効果移動度を示す図 本発明のＴＦＴの伝達特性を示すグラフ
本発明者らはＺｎ−Ｉｎ―Ｏ系のチャネル層を有したＴＦＴの組成依存性を小さくすることを目的に、鋭意検討をした。その結果、アモルファスＺｎ−Ｉｎ−Ｏ系膜とアモルファスＺｎ−Ｉｎ−Ｇｅ（もしくはＳｉ）―Ｏ系膜を積層したチャネル層を用いることが好ましいことを発見するに到った。
本発明において、Ｚｎ−Ｉｎ―Ｏ系膜とは、ＺｎまたはＩｎから選択される少なくとも１つの元素を含む酸化物半導体膜を意味する。またＺｎ−Ｉｎ−Ｇｅ（もしくはＳｉ）―Ｏ系膜とは、Ｚｎ、Ｉｎ及びＧｅから選択される少なくとも１つの元素を含む酸化物半導体膜、又はＺｎ、Ｉｎ及びＳｉから選択される少なくとも１つの元素を含む酸化物半導体膜を意味する。
本発明において、チャネル層に上述の積層構成を適用することで、Ｉｎ−Ｇａ−Ｚｎ−Ｏの単層からなるチャネルやＩｎ−Ｇｅ−Ｚｎ−Ｏの単層からなるチャネルを用いた場合より、電界効果移動度の大きなＴＦＴを得ることができる。具体的には、Ｉｎ−Ｇａ−Ｚｎ−Ｏ単層の構成での電界効果移動度は約１０ｃｍ２／Ｖｓｅｃであるが、本発明の積層構成のチャネルを有したＴＦＴでは２０ｃｍ２／Ｖｓｅｃ以上の電界効果移動度を得ることができる。図４には、本発明のＴＦＴの電界効果移動度がグラフに記されている。
また本発明は、チャネル層に上述の積層構成を適用することで、Ｉｎ−Ｚｎ−Ｏ単層のチャネルを用いた場合より、組成変動に対する特性変化が小さいＴＦＴを実現できる。本発明者らは、Ｉｎ−Ｚｎ−Ｏ単層のチャネルを用いた場合は、Ｉｎ：Ｚｎ＝４：６近傍で良好なスイッチング特性が得られること、特性のＩｎ：Ｚｎ比依存性が存在することを報告している。（非特許文献１）。本発明の積層構成を適用することで、より広いＩｎ：Ｚｎ比に対して、良好なスイッチング特性を得ることができる。図３にはオンオフ電流比の組成依存性を示した。図３において白三角はＩｎ−Ｚｎ−Ｏ単層のチャネルを用いた場合であり、黒四角はＺｎ−Ｉｎ−Ｏ（第１の層）とＺｎ−Ｉｎ−Ｇｅ−Ｏ（第２の層）の積層チャネルを用いた場合である。本発明の積層チャネルを用いたＴＦＴの方が、オンオフ電流比の組成依存性が小さいことがわかる。また、広いＩｎ／（Ｉｎ＋Ｚｎ）値にわたって大きなオン・オフ電流比が得られることがわかる。
上述の効果が得られた理由は、必ずしも明らかではないが以下に考察を述べる。
本発明は、電界効果型トランジスタのチャネル層として、特定の組成を有するアモルファス酸化物半導体層を少なくとも２層の積層構成を採用することが重要である。まず、第１のアモルファス酸化物半導体層として電子移動度の高い材料であるＺｎ−Ｉｎ―Ｏ膜をゲート絶縁膜に接する側に設ける。当該酸化物半導体層を当該位置に設けることで、大きなオン状態の電流、すなわち大きな電界効果移動度を可能にしていると考えられる。さらに、第２のアモルファス酸化物半導体層としてＺｎ−Ｉｎ―Ｇｅ−Ｏ膜を前記第１のアモルファス酸化物半導体膜に接して設ける（積層する）ことで、大気や真空などの環境からＺｎ−Ｉｎ−Ｏ膜を保護して本来のＺｎ−Ｉｎ−Ｏ膜の性能を引き出すことができる。さらに、本発明の積層構成とすることにより良好な界面特性や半導体特性さらには電極−チャネル間の電気接続を可能とし、単層では実現困難作用を実現していると考えることができる。
ここで、本発明の積層構成の特徴的部分を構成する、第２のアモルファス酸化物半導体層に適用するＺｎ−Ｉｎ―Ｇｅ（Ｓｉ）−Ｏ膜の特徴について説明する。本発明者らの知見によれば、ＩＶ族元素であるＧｅまたはＳｉをアモルファス酸化物半導体に添加すると、キャリア濃度を効果的に減じることができる。また、Ｇａ（ＩＩＩ族の元素）に比べて、比較的少量のＧｅまたはＳｉの添加でキャリア濃度の制御（増加させる又は減少させる）が可能である。さらに、アモルファス酸化物半導体にＧｅまたはＳｉを添加することで、抵抗率をはじめとした電気物性の環境（大気、水分など）に対する安定性（外因により変化しにくい）が向上する。
このような特徴を有したＩＶ族元素を添加したアモルファス酸化物半導体と、高移動度という特徴を有したＺｎ−Ｉｎ−Ｏ系アモルファス酸化物半導体とを積層させて積層構造とすることが本発明の特徴的部分である。特に、第２のアモルファス酸化物半導体層にＺｎ−Ｉｎ−Ｏ系にＧｅを添加したＺｎ−Ｉｎ−Ｇｅ−Ｏ系を適用し、Ｚｎ−Ｉｎ−Ｏ系アモルファス酸化物半導体を適用した構成を選択することで、第１のアモルファス酸化物半導体層と第２のアモルファス酸化物半導体層の間の組成比の差が小さい構成とすることができる。このような構成とすることにより、２つの層の間で物質的な性質の連続性を高め、良質で安定な界面を実現できる。良質な（電気的欠陥の少ない）界面を実現できるために、Ｚｎ−Ｉｎ−Ｏ系膜の高移動度という特徴を維持したまま、さらに環境に対する安定性や動作安定性に優れたＴＦＴを実現できる。
本発明の上記チャネル層の積層構成は、単に第１のアモルファス酸化物半導体層を第２のアモルファス酸化物半導体層により物理的に保護するだけでなく、積層構成とすることで電気的特性（デバイス特性）が、単層の場合よりも大きく向上するものである。
また本発明において、Ｚｎ−Ｉｎ−Ｏ単層チャネルと同程度の高い電界移動度（例えば２０ｃｍ２／Ｖｓｅｃ）が得られている。このことからも、電界移動度の高い材料であるＺｎ−Ｉｎ―Ｏ膜がゲート絶縁膜に接していることで、大きなオン状態の電流、すなわち大きな電界効果移動度を可能にしていると考えることができる。
この結果、上述のように組成変動にともなう特性変化が小さく、さらに特性に優れたＴＦＴが実現できる。
以下、図面を用いて本発明を実施するための実施の形態を説明する。
図１は、本発明の一実施形態としての薄膜トランジスタの概略を示す断面図である。
図１（ａ）及び図１（ｂ）において、１０は基板、１１は本発明の酸化物半導体層からなるチャネル層、１２はゲート絶縁層、１３はソース電極、１４はドレイン電極、１５はゲート電極である。１１（ａ）は第１のアモルファス酸化物半導体層、１１（ｂ）は第２のアモルファス酸化物半導体層である。
図１（ｃ）では、ゲート絶縁体２２である熱酸化ＳｉＯ２が形成された基板２１の上に本発明の酸化物半導体層からなるチャネル層２５を配する。２３はソース電極、２４はドレイン電極である。基板２１は、ｎ＋−Ｓｉからなり、ゲート電極としても機能する。２５（ａ）は第１のアモルファス酸化物半導体層、２５（ｂ）は第２のアモルファス酸化物半導体層である。
図１（ａ）は、半導体チャネル層１１の上にゲート絶縁層１２とゲート電極１５を有するトップゲート構造の例である。図１（ｂ）は、ゲート電極１５の上にゲート絶縁層１２と半導体チャネル層１１を有するボトムゲート構造の例である。図１（ｃ）は、別のボトムゲート型トランジスタの例である。
本発明では、ＴＦＴの構成は、上記の構造に限定されず、トップゲート又はボトムゲート型、スタガ型、逆スタガ型、コープレナ−型、逆コープレナ−型などの任意の構造に適用できる。
電界効果型トランジスタは、ゲート電極１５、ソース電極１３及びドレイン電極１４を有する３端子デバイスである。電界効果型トランジスタは、電圧ＶＧをゲート電極へ印加すると、チャネル層を通って流れるドレイン電流ＩＤを制御することができ、ソース電極とドレイン電極との間を流れる電流を制御する電子デバイスである。
以下各層について説明する。
（チャネル層）
本発明の薄膜トランジスタは、チャネル層が第１のアモルファス酸化物半導体層１１（ａ）と第２のアモルファス酸化物半導体層１１（ｂ）との積層構成からなること、さらにはそれぞれの層の材料に特徴がある。本発明において、第１のアモルファス酸化物半導体層１１（ａ）はゲート絶縁層１２と第２のアモルファス酸化物半導体層１１（ｂ）との間に、ゲート絶縁層１２に接して設けられる。
また前記第２のアモルファス酸化物半導体層の一部がソース電極またはドレイン電極と前記第１のアモルファス酸化物半導体層との間に設けることができる。
本発明の第１のアモルファス酸化物半導体層１１（ａ）は、ＺｎまたはＩｎから選択される少なくとも１つの元素を含むアモルファス酸化物半導体層からなる。特に、ＺｎとＩｎとの両元素を含有するアモルファス酸化物（アモルファスＺｎ−Ｉｎ−Ｏ）が好適である。他にも、アモルファスＩｎ−Ｓｎ−Ｏ、アモルファスＩｎ−Ｏ、アモルファスＩｎ−Ｇｅ−Ｏ、アモルファスＺｎ−Ｓｎ−Ｏ、アモルファスＩｎ−Ｚｎ−Ｇａ−Ｏ、などを好適に用いることができる。
本発明において第１のアモルファス酸化物半導体の組成比としては、当該第１のアモルファス酸化物半導体層に含まれるＺｎの組成比Ｚｎ／（Ｉｎ＋Ｚｎ）が０．３以上、０．７５未満が好ましい。
本発明の第２のアモルファス酸化物半導体層１１（ｂ）としては、ＧｅまたはＳｉから選択される少なくとも１つの元素と、ＺｎまたはＩｎから選択される少なくとも１つの元素と、を含むアモルファス酸化物からなる。特にＺｎ，Ｉｎ，Ｇｅを全て含有するアモルファス酸化物（アモルファスＺｎ−Ｉｎ−Ｇｅ−Ｏ）が好適である。他にも、Ｚｎ−Ｉｎ−Ｓｉ−Ｏ，Ｚｎ−Ｓｎ−Ｇｅ−Ｏ、Ｉｎ−Ｇｅ−Ｏ、Ｚｎ−Ｇｅ−Ｏ、Ｉｎ−Ｓｎ−Ｇｅ−Ｏなどを好適に用いることができる。
本発明の第１のアモルファス酸化物半導体層１１（ａ）と第２のアモルファス酸化物半導体層１１（ｂ）とは組成が異なる材料で構成することにより、各アモルファス酸化物半導体層が相乗的に機能することで本発明の効果を奏する。
本発明において上記第１及び第２のアモルファス酸化物は、当該酸化物に含まれる全ての元素の中で酸素を最も多く含有し、次いで上記した各元素が含まれる。そして半導体特性に悪影響を与えない限り上記した元素以外の他の元素を不純物として含み得る。
例えばＺｎ−Ｉｎ−Ｇｅ−Ｏからなるアモルファス酸化物は、全ての元素の中で酸素を最も多く含有し、２番目に亜鉛（もしくはインジウム）、３番目にインジウム（もしくは亜鉛）、４番目にゲルマニウムを多く含有する。本発明の第２のアモルファス酸化物半導体層に含まれるＧｅの組成比Ｇｅ／（Ｉｎ＋Ｚｎ＋Ｇｅ）は、０．０１以上０．４以下が好ましい。さらに好ましくはＧｅ／（Ｉｎ＋Ｚｎ＋Ｇｅ）が、０．０３以上０．１５以下である。
このような積層チャネル構造と各層の材料の組み合わせを用いることで、電気的特性に優れ、且つ、素子特性の組成変動が小さいＴＦＴを実現できる。
本発明において第１のアモルファス酸化物半導体層１１（ａ）の膜厚は、１０ｎｍ以上、５０ｎｍ以下とすることが好ましい。１０ｎｍ以上の膜厚とすることでより大きな電流でＴＦＴ動作を安定して行うことができる。一方、膜厚が厚すぎるとノーマリオフのＴＦＴを実現することが難しくなることから、膜厚の上限についてより好ましくは３０ｎｍ以下とすることが好ましい。
また第２のアモルファス酸化物半導体層１１（ｂ）の膜厚は、１０ｎｍ以上、５０ｎｍ以下とすることが好ましい。
第２のアモルファス酸化物半導体層１１（ｂ）の膜厚は、１０ｎｍ以上とすることで、第１のアモルファス酸化物半導体を保護し、環境に対する安定性を高める作用を機能させることができる。また、図１（ｂ）、（ｃ）の構成のように、第２のアモルファス酸化物半導体層の一部がソース電極またはドレイン電極と第１のアモルファス酸化物半導体層との間に設けられる構成においては、前記膜厚の上限はより好ましくは３０ｎｍ以下である。３０ｎｍ以下の膜厚とすることにより、電極と第１のアモルファス酸化物半導体層の間で十分な電気的な接続を得ることができる。
本発明において、第１のアモルファス酸化物半導体層１１（ａ）に適用するアモルファス酸化物半導体膜は、抵抗率が１０−１Ωｃｍ〜１０５（Ωｃｍ）の範囲の薄膜を用いることができる。キャリア濃度としては１０１４〜１０２０（１／ｃｍ３）の範囲の材料を適用できる。電子移動度は１０ｃｍ２／Ｖｓｅｃよりも大きいことが好ましい。
第２のアモルファス酸化物半導体層１１（ｂ）に適用するアモルファス酸化物半導体膜は、抵抗率が１０１Ωｃｍ〜１０７（Ωｃｍ）の範囲の薄膜を用いることができる。キャリア濃度としては１０１２〜１０１８（１／ｃｍ３）の範囲の材料を適用できる。より好ましくは１０１６（１／ｃｍ３）以下である。第２のアモルファス酸化物半導体層のキャリア濃度を小さくすることで、ノーマリオフ型のトランジスタを実現できる。電子移動度は０．１ｃｍ２／Ｖｓｅｃよりも大きいことが好ましく、より好ましくは１ｃｍ２／Ｖｓｅｃ以上である。
本発明において、第１のアモルファス酸化物半導体層１１（ａ）を構成する材料の電子移動度が、第２のアモルファス酸化物半導体層１１（ｂ）を構成する材料の電子移動度よりも大きいことが好ましい。このように電子移動度の大きい材料をゲート絶縁層に接して配することで、電界効果移動度の大きなＴＦＴを実現することができる。
また、第２のアモルファス酸化物半導体層１１（ｂ）を構成する材料のキャリア濃度が、第１のアモルファス酸化物半導体層１１（ａ）を構成する材料のキャリア濃度よりも小さいことが好ましい。このようにキャリア濃度の小さい材料を、ゲート絶縁層から離れた側に配することで、環境安定性や駆動安定性に優れたＴＦＴを実現することができる。
また、図１（ｂ）や図１（ｃ）の構成のように、第２のアモルファス酸化物半導体層の一部がソース電極またはドレイン電極と第１のアモルファス酸化物半導体層との間に設けられる構成においては、電極と第１のアモルファス酸化物半導体層の間で十分な電気的な接続がなされることが好ましい。このような構成においては、第２のアモルファス酸化物半導体層１１（ｂ）の材料の抵抗率を１０５（Ωｃｍ）以下とすることが好ましい。このような構成とすることで、良好な電気接続を得ることができる。
本発明のＴＦＴにおける好ましい積層チャネル構造として、第１のアモルファス酸化物半導体層にアモルファスＺｎ−Ｉｎ−Ｏ系膜を配し、第２のアモルファス酸化物半導体層にアモルファスＺｎ−Ｉｎ−Ｇｅ（もしくはＳｉ）―Ｏ系膜を配した構造が挙げられる。以下に、本発明の積層チャネル構造おいて好ましい金属組成比について詳しく説明する。
第１のアモルファス酸化物半導体層１１（ａ）にＩｎ−Ｚｎ−Ｏ薄膜を用いる場合、Ｚｎ／（Ｉｎ＋Ｚｎ）で表されるＺｎの原子組成比率が、０．７５以上で結晶、あるいは結晶性が高くなる。このような場合、多結晶粒子界面の散乱により、電子移動度を大きくすることができないと考えられる。かつ電気的特性を考慮すると、Ｚｎの原子組成比Ｚｎ／（Ｉｎ＋Ｚｎ）が前述のように０．３以上０．７５未満の薄膜を用いることが好ましい。
但し，後で実施例にも示すが、ノーマリーオン型の高移動度ＴＦＴ作製には、第１のアモルファス酸化物半導体層におけるＺｎの原子組成比率から０．４未満にすることが好ましい。
また、第２のアモルファス酸化物半導体層１１（ｂ）にＺｎ−Ｉｎ−Ｇｅ−Ｏ薄膜を用いる場合、Ｇｅの原子組成比Ｇｅ／（Ｉｎ＋Ｚｎ＋Ｇｅ）が大きくなると高抵抗になり、チャネルと電極間の抵抗が大きくなり好ましくない。加えて、広いＩｎ／Ｚｎ組成比で良好なＴＦＴ動作が可能となる組成を考慮すると、前述のようにＧｅ／（Ｉｎ＋Ｚｎ＋Ｇｅ）が０．０１以上０．４以下の値の薄膜を用いることが好ましい。更には，Ｇｅ／（Ｉｎ＋Ｚｎ＋Ｇｅ）が０．０３以上０．１５以下の薄膜を用いることはより好ましい。
また、第１のアモルファス酸化物半導体層に含まれるＺｎの組成比 Ｚｎ／（Ｉｎ＋Ｚｎ）と前記第２のアモルファス酸化物半導体層に含まれるＺｎの組成比 Ｚｎ／（Ｉｎ＋Ｚｎ）が同一である構成は、好適な構成の一つである。このような構成は、２つの層の間の物質的性質（価電子帯上端、伝導帯下端の深さなど）の連続性に優れた積層構造が期待できる。また、このような積層構造では、良好な界面の形成が期待できるからである。特に、図１（ｂ）や図１（ｃ）の構成のように、第２のアモルファス酸化物半導体層の一部がソース電極またはドレイン電極と第１のアモルファス酸化物半導体層との間に設けられる構成においては、電極と第１のアモルファス酸化物半導体層の間で十分な電気的な接続がなされることが好ましい。このような構成においては、第１のアモルファス酸化物半導体層と第２のアモルファス酸化物半導体層の間の電気接続が良好であることが好ましく、第１のアモルファス酸化物半導体層と第２のアモルファス酸化物半導体層の伝導帯下端が近いことが好ましい。このような構成において、上述の１１（ｂ）の材料の抵抗率を１０５（Ωｃｍ）以下とすることが好ましい。このような構成において、２つの層のＺｎ／（Ｉｎ＋Ｚｎ）が同一である構成は、良好な電気接続を可能としうる。
他にも、製造上の利点がある。たとえば、第１のアモルファス酸化物半導体層を形成する際にはＺｎＯとＩｎ２Ｏ３を混合したセラミックからなる材料源（スパッタターゲット）を用い、第２のアモルファス酸化物半導体層を形成する際には上述の材料源とＧｅからなる材料源を用いた同時成膜を行うことがあげられる。このような手法を用いると、２つの層を連続して成膜することができ、さらに組成を容易に調整することができる。このように連続製膜する際には、第１のアモルファス酸化物半導体層を形成する第１の工程と、第２のアモルファス酸化物半導体層を形成する第２の工程までを通して装置内の真空度が３００Ｐａ以下、好ましくは１００Ｐａ以下に保持することで、層間の界面を清浄なものとすることができる。
さらには、２つの材料の組成が近いということは、それぞれの層の間での元素混合汚染（クロスコンタミ）が生じにくいという利点からも、好ましい構成である。
また、前述の通り、本発明者らの知見によればＩｎ−Ｚｎ−Ｏ単層チャネルＴＦＴにおいて、Ｚｎ／（Ｉｎ＋Ｚｎ）で表されるＺｎの原子組成比率が０．６近傍で良好なスイッチング特性が得られる。そして、このような組成のＩｎ−Ｚｎ−Ｏ薄膜を第２のアモルファス酸化物半導体層１１（ｂ）に用い、Ｚｎ／（Ｉｎ＋Ｚｎ）が０．６より小さい薄膜を第１のアモルファス酸化物半導体層に用いることも有効である。
また、本発明のチャネル層は、少なくとも第１および第２のアモルファス酸化物半導体層を有しておれば良く、付加的に別の層を設けることも許容する。すなわち、多層チャネルとしてもよい。
また本発明においては、第１のアモルファス酸化物半導体層として少なくともＺｎとＩｎを含む材料を選択し、第２のアモルファス酸化物半導体層として少なくともＺｎとＩｎとＧｅを含む材料を選択した際の組成比の調整は以下の方法も好ましい。即ち、第１及び第２のアモルファス酸化物半導体層のＩｎとＺｎに対する組成比（Ｚｎ／（Ｉｎ＋Ｚｎ））は同一になるようにターゲット材料の組成比等を調整する。典型的には同一の組成比を有するＺｎとＩｎとからなるターゲット材料を使用する。そして第２のアモルファス酸化物半導体層のみさらにＧｅのターゲットを併用することで当該アモルファス酸化物半導体層中の組成比を調整する。このように第１及び第２のアモルファス酸化物半導体層の各々に含まれるＩｎとＺｎのみに着目した際にこれらの各層のＺｎの組成比Ｚｎ／（Ｉｎ＋Ｚｎ）を同一とすることで、組成比の調整をより容易にすることができる。
また、本発明において上記「組成比が同一」とは、組成比が実質的に同一であることを意味する。即ち組成比が全く同一である場合だけでなく、誤差の範囲での組成比に違いがある場合も含む。本発明者らの知見によれば組成比に違いがあってもその違いが３％以内、好ましくは１％以内であれば本発明の効果を奏する。
本発明において第１のアモルファス酸化物半導体層を形成する工程（第１の工程）と第２のアモルファス酸化物半導体を形成する工程（第２の工程）を連続して行う際には、以下の条件を満たすことが好ましい。即ち本発明者らの知見によれば、第１の工程と第２の工程を通して、当該アモルファス酸化物半導体層を形成する装置内部（成膜室、搬送経路等を含む）の圧力を所定の範囲内に維持することが好ましい。具体的には３００Ｐａ以下の真空雰囲気に維持することで、アモルファス酸化物半導体膜の形成中に当該膜の特性が変化又は劣化することを抑制することができる。また、本発明において前記圧力はさらに好ましくは１００Ｐａ以下の真空雰囲気に維持することが本発明においては有効である。
また、第１の工程と第２の工程を通して上記のように真空雰囲気に維持する代わりに、不活性ガス雰囲気中に維持することによっても同様の効果を得ることができる。不活性ガスとしては、Ｈｅ、Ｎｅ、Ａｒ等が好ましいが、これ以外のガスであってもアモルファス酸化物半導体膜に悪影響を与えないガスであれば用いることができる。不活性ガス雰囲気の圧力としては、特に制限はないが、大気圧以下であれば本発明の効果を得ることができ、より好ましくは１０００Ｐａ以下、さらに好ましくは５００Ｐａ以下である。
ここではＺｎ−Ｉｎ−Ｇｅ−Ｏ系薄膜を第２のアモルファス酸化物半導体層に適用する構成について述べたが、Ｚｎ−Ｉｎ−Ｏ系膜を第２のアモルファス酸化物半導体層に適用することも、好適な例の一つである。本発明者らの知見によれば、Ｉｎ−Ｚｎ−Ｏ系薄膜は、Ｚｎ／（Ｉｎ＋Ｚｎ）で表されるＺｎの原子組成比率Ｚｎ／（Ｉｎ＋Ｚｎ）が０．６近傍で良好な環境安定性を示す。たとえば、このような組成のＩｎ−Ｚｎ−Ｏ薄膜は第２のアモルファス酸化物半導体層１１（ｂ）として好適な一例である。
Ｚｎ／（Ｉｎ＋Ｚｎ）が０．６より小さいＩｎ−Ｚｎ−Ｏ系薄膜を第１のアモルファス酸化物半導体層に用い、Ｚｎ／（Ｉｎ＋Ｚｎ）が０．６近傍のＩｎ−Ｚｎ−Ｏ系薄膜をアモルファス酸化物半導体層に用いる構成も、有効な構成の一つである。
上述のチャネル構成においては、組成の異なる２つの材料からなる積層構造となっているが、２層の構造に限らず任意の層数を有した多層チャネル構造としてもよい。
すなわち、本発明のチャネル層は、少なくとも上述の第１のアモルファス酸化物半導体層および第２のアモルファス酸化物半導体層を有しておれば良く、３層以上の任意の積層構成としてもよい。たとえば、Ｚｎ−Ｉｎ−Ｏ膜からなる第１のアモルファス酸化物半導体層、Ｚｎ−Ｉｎ−Ｇｅ−Ｏ膜からなる第２層、Ｚｎ−Ｉｎ−Ｓｉ−Ｏ膜からなる第３層を有した３層チャネル構造の構成や、Ｚｎ−Ｉｎ−Ｏ膜からなる第１のアモルファス酸化物半導体層、Ｚｎ−Ｉｎ−Ｇｅ−Ｏ膜からなる第２層、Ｚｎ−Ｉｎ−Ｏ膜からなる第３の層、Ｚｎ−Ｉｎ−Ｇｅ−Ｏ膜からなる第４層を有した４層チャネル構造の構成などが挙げられる。
また、上述のチャネル構成においては、組成の異なる２つの材料からなる積層構造からなっているが、厚さ方向で連続的に組成が変化した構成であっても良い。たとえば、膜厚方向で、Ｚｎ−Ｉｎ−Ｏ膜の組成からＺｎ−Ｉｎ−Ｇｅ−Ｏ膜の組成となるようにＧｅ（Ｓｉ）の含有量が連続的に増えていく構成があげられる。
上述したような積層チャネル構造と各層の材料の組み合わせを用いることで、電気的特性に優れ、且つ、素子特性の組成変動が小さいＴＦＴを作製することができる。
（ゲート絶縁層）
本発明においてゲート絶縁層１２として、シリコン酸化物ＳｉＯｘ又は窒素化シリコンＳｉＮｘ及びシリコンオキシナイトライドＳｉＯｘＮｙを好適に用いることができる。また本発明のゲート絶縁層として用いることができるシリコン以外の酸化物としては、ＧｅＯ２、Ａｌ２Ｏ３、Ｇａ２Ｏ３、Ｙ２Ｏ３及びＨｆＯ２等が挙げられる。
これらの中でもＳｉＯｘは、ＣＶＤ法によって良質な膜を容易に形成できるため好ましい。ＴＦＴの安定性もＳｉＯｘを用いた際に良好である。
本発明においては、優れた絶縁特性を有する薄膜ゲート絶縁物を利用することによって、ソース−ゲート及びドレイン−ゲート電極間リーク電流を約１０−１２Ａに調節することができる。
本発明においてゲート絶縁層の厚さは、５０〜３００ｎｍが好ましい。
（電極）
本発明においてソース電極１３、ドレイン電極１４及びゲート電極１５の材料は高い導電率を有する材料を用いることが好ましい。本発明においてはＰｔ又はＡｕ、Ｎｉ、Ｗ、Ｍｏ及びＡｇなどの金属電極を用いることが好ましい。又、酸化インジウム錫（ＩＴＯ）及びＺｎＯなどの透明導電膜も用いてよい。また本発明に用いる電極の構造としては、単層構造でも良いが、Ａｕ及びＴｉ等の複数の層のカスケード構造としてもよい。
（基板）
ガラス基板、プラスチック基板及びプラスチックフィルム等の樹脂材料を基板１０として用いてよい。
本発明において上記チャネル層及びゲート絶縁層は、可視光に対して透明にすることができる。
したがって、用いられる電極を可視光に対して透明な材料を選択することによって、可視光域で全体が透明な薄膜トランジスタを作り出すことが可能である。
（製造方法）
チャネル層の成膜の方法として、スパッタリング法（ＳＰ法）、パルスレーザ蒸着法（ＰＬＤ法）、電子ビーム蒸着法（ＥＢ法）及び原子層蒸着法などの気相蒸着法を用いると好ましい。気相蒸着法の中で、大量生産性を考慮するとＳＰ法が適当である。しかし、膜形成法は、これらの方法に限定されない。
本発明の製造工程においては、意図的な加熱をまったく行わずに基板の温度を室温に保持して成膜することができる。この技法によれば、プラスチック基板上の透明薄膜トランジスタの低温作製プロセスが可能になる。
本発明のＴＦＴが示す特性は、駆動力が高い（電流量が大きい）為、ＯＬＥＤ（有機ＬＥＤ）の駆動用のＴＦＴにとって非常に望ましい特性である。
このような薄膜トランジスタを配した半導体装置（アクティブマトリックス基板）は、透明な基板とアモルファス酸化物ＴＦＴを用いているため、表示装置に適用した際にその開口率を増やすことができる。
特に、有機ＥＬディスプレイに用いる際には、基板側からも光を取り出す構成（ボトムエミッション）を採用することが可能となる。
本実施形態の半導体装置は、ＩＤタグ又はＩＣタグなどのさまざまな用途に用いることが考えられる。
以下、具体的に、本実施形態の電界効果型トランジスタを配した半導体装置の一例として表示装置を詳細に説明する。
本実施形態の電界効果型トランジスタの出力端子であるドレイン電極に、有機又は無機のエレクトロルミネッセンス（ＥＬ）素子、液晶素子等の表示素子の電極に接続することで表示装置を構成することができる。以下に、表示装置の断面図を用いて具体的な表示装置構成の例を説明する。
図７に示すように、基体１１１上に、チャネル層１１２と、ソース電極１１３と、ドレイン電極１１４とゲート絶縁膜１１５と、ゲート電極１１６から構成される電界効果型トランジスタを形成する。ここで、図７および図８では簡単のため、チャネル層を１層に表記しているが、前述のように積層構成からなるものとする。そして、ドレイン電極１１４に、層間絶縁層１１７を介して電極１１８が接続されており、電極１１８は発光層１１９と接し、さらに発光層１１９が電極１２０と接している。かかる構成により、発光層１１９に注入する電流を、ソース電極１１３からドレイン電極１１４に、チャネル層１１２に形成されるチャネルを介して流れる電流値によって制御することが可能となる。したがって、これを電界効果型トランジスタのゲート電極１１６の電圧によって制御することができる。ここで、電極１１８、発光層１１９、電極１２０は無機若しくは有機のエレクトロルミネッセンス素子を構成する。
また別の構成としては、図８に示すように、ドレイン電極１１４が延長されて電極１１８を兼ねており、これを高抵抗膜１２１、１２２に挟まれた液晶セルや電気泳動型粒子セル１２３へ電圧を印加する電極１１８とする構成を取ることもできる。液晶セルや電気泳動型粒子セル１２３、高抵抗層１２１及び１２２、電極１１８、電極１２０は表示素子を構成する。これら表示素子に印加する電圧を、ソース電極１１３からドレイン電極１１４にチャネル層１１２に形成されるチャネルを介して流れる電流値によって制御することが可能となる。したがって、これをＴＦＴのゲート電極１１６の電圧によって制御することができる。ここで表示素子の表示媒体が流体と粒子を絶縁性被膜中に封止したカプセルであるなら、高抵抗膜１２１、１２２は不要である。
上述の２例において薄膜トランジスタとしては、スタガ構造（トップゲート型）の構成で代表させたが、本発明は必ずしも本構成に限定されるものではない。例えば、薄膜トランジスタの出力端子であるドレイン電極と表示素子の接続が位相幾何的に同一であれば、コプレナー型等他の構成も可能である。
また、上述の２例においては、表示素子を駆動する一対の電極が、基体と平行に設けられた例を図示したが、本実施形態は必ずしも本構成に限定されるものではない。例えば、薄膜トランジスタの出力端子であるドレイン電極と表示素子の接続が位相幾何学的に同一であれば、いずれかの電極若しくは両電極が基体と垂直に設けられていてもよい。
ここで、表示素子を駆動する一対の電極が、基体と平行に設けられた場合、表示素子がＥＬ素子若しくは反射型液晶素子等の反射型表示素子ならば、いずれかの電極が発光波長若しくは反射光の波長に対して透明であることが求められる。あるいは、透過型液晶素子等の透過型表示素子ならば、両電極とも透過光に対して透明であることが求められる。
さらに、本実施形態の薄膜トランジスタでは、全ての構成体を透明にすることも可能であり、これにより、透明な表示素子を形成することもできる。また、軽量可撓で透明な樹脂製プラスチック基板など低耐熱性基体の上にも、かかる表示素子を設けることができる。
次に、ＥＬ素子（ここでは有機ＥＬ素子）と電界効果型トランジスタを含む画素を二次元状に複数配置した表示装置について図９を用いて説明する。
図９において、有機ＥＬ層２０４を駆動するトランジスタ２０１、及び画素を選択するトランジスタ２０２が示されている。また、コンデンサ２０３は選択された状態を保持するためのものであり、共通電極線２０７とトランジスタ２０２のソース部分との間に電荷を蓄え、トランジスタ２０１のゲートの信号を保持している。画素選択は走査電極線２０５と信号電極線２０６により決定される。
より具体的に説明すると、画像信号がドライバ回路（不図示）から走査電極２０５を通してゲート電極へパルス信号で印加される。それと同時に、別のドライバ回路（不図示）から信号電極２０６を通してやはりパスル信号でトランジスタ２０２へと印加されて画素が選択される。そのときトランジスタ２０２がＯＮとなり信号電極線２０６とトランジスタ２０２のソースの間にあるコンデンサ２０３に電荷が蓄積される。これによりトランジスタ２０１のゲート電圧が所望の電圧に保持されトランジスタ２０１はＯＮになる。この状態は次の信号を受け取るまで保持される。トランジスタ２０１がＯＮである状態の間、有機ＥＬ層２０４には電圧、電流が供給され続け発光が維持されることになる。
この図９の例では１画素にトランジスタ２ヶコンデンサー１ヶの構成であるが、性能を向上させるためにさらに多くのトランジスタ等を組み込んでもよい。
トランジスタのチャネル作製においては、第１のアモルファス酸化物半導体層のＺｎ：Ｉｎの組成を所定の範囲で変化させ、第２のアモルファス酸化物半導体層のＺｎ−Ｉｎ−Ｇｅ−Ｏ層の組成は一定とすることで、以下に示す実施例１のボトムゲート型トランジスタを作製できる。また、前記第１のアモルファス酸化物半導体層のＺｎ：Ｉｎ比を変更するの手段としては、成膜時に基板設置位置を変更して、基板とＩｎ２Ｏ３とＺｎＯのターゲットとの相互距離を変えることでも、Ｚｎ：Ｉｎ比の異なる膜を形成することができる。
さらに、トランジスタの特性の違いについては、電界効果移動度μ、閾値電圧（Ｖｔ）、オン・オフ電流比、サブスレッシュホルドスイング値（Ｓ値）などの違いとして表現することができる。ここで、電界効果移動度は、線形領域や飽和領域の特性から求めることができる。たとえば、伝達特性の結果から、√Ｉｄ−Ｖｇのグラフを作製し、この傾きから電界効果移動度を導く方法が挙げられる。本明細書では特に説明のない限り、この手法で評価している。
閾値電圧の求め方はいくつかの方法があるが、たとえば、√Ｉｄ−Ｖｇのグラフのｘ切片から閾値電圧Ｖｔを導くことが挙げられる。また、オン・オフ電流比は伝達特性における、最も大きなＩｄと、最も小さなＩｄの値の比から求めることができる。さらに、サブスレッシュホルドスイング値は、伝達特性の結果から、Ｌｏｇ（Ｉｄ）−Ｖｄのグラフを作製し、この傾きの逆数から導出することができる。他にも、スイッチング電圧Ｖoとして、伝達特性における電流立ち上がり開始の電圧（ゲート電圧）を評価することができる。
上記で言及したものに加えて、さまざまなその他のパラメータによってトランジスタ特性の間の差を示すことができる。
以下、実施例によって本発明をさらに詳細に説明するが、本発明はこれによって何ら限定されるものではない。
（実施例１）
本実施例では図１（ｃ）において、第１のアモルファス酸化物半導体層２５（ａ）としてＺｎ−Ｉｎ−Ｏ系膜を選択した。そして、第２のアモルファス酸化物半導体層２５（ｂ）としてＺｎ−Ｉｎ−Ｇｅ−Ｏ系半導体膜を選択してチャネル層２５を有するボトムゲート型電界効果型トランジスタを作製する。
具体的にはゲート絶縁体２２である熱酸化ＳｉＯ２（厚さ１００ｎｍ）が形成されたｎ＋型Ｓｉ基板２１の上に、上記第１のアモルファス酸化物半導体層２５（ａ）と上記第２のアモルファス酸化物半導体層２５（ｂ）とをチャネル層として形成する。当該チャネル層は、スパッタリングチャンバ中で、アルゴン及び酸素の混合雰囲気中にて高周波スパッタリング法を用いて形成する。このとき、チャネル層のパターニングは、標準的なフォトリソグラフィー法とリフトオフ法とを用いてパターン形成を行った。
図６は、本発明の一実施形態としての電界効果型トランジスタのチャネル層を成膜するために用いた成膜システムの概略を示す図である。
図６に示すように、本実施の形態の成膜システムは、真空排気能力を制御するゲートバルブ５７と、それぞれの気体のシステムへのガス流入量を制御するための個別のマスフローコントローラ５６とを有する。また、真空イオンゲージ計５４と、基板ホルダー５５と、基板５１と、ターボ分子ポンプ５３と、成膜室５８と、スパッタリングターゲット付きスパッタリングガン５２とを有する。
５３は、成膜室５８を１×１０−５Ｐａ（背圧）に達するまで排気するターボ分子真空ポンプである。
５５は、基板の位置をｘ、ｙ面内及び垂直なｚ方向に調節することができる基板ホルダーである。
５２は、スパッタリングガンであり、上に酸化物ターゲット５２（ターゲット）を有する。これらの他に、成膜の間に起きる過熱によるスパッタリングガンへの悪影響を防ぐ冷却水供給がある。
５９は、スパッタリングターゲットのためのRF電源及びマッチングネットワークである。
ガス導入配管には、アルゴンガスの導入配管と希釈酸素ガス（Ａｒ：Ｏ２＝９５：５）の導入配管とのそれぞれに一つずつマスフローコントローラ（ＭＦＣ）５６がある。
したがって、ＭＦＣ５６でアルゴンと希釈酸素ガスの流入量を制御し、ゲートバルブを用いて圧力を制御することで、成膜室内に所定の雰囲気（全圧と酸素分圧）に調整できる。
本実施例では、まず、２インチＩｎ２Ｏ３セラミックターゲット、２インチＺｎＯセラミックターゲットの同時スパッタリングによって、第１のアモルファス酸化物半導体層（Ｚｎ−Ｉｎ−Ｏ膜）１１（ａ）を成膜する。次いで、０．３〜１Ｐａの範囲内で真空雰囲気を維持した状態で、第２のアモルファス酸化物半導体層（Ｚｎ−Ｉｎ−Ｇｅ−Ｏ膜）１１（ｂ）を成膜する。このとき、ターゲットとしては、２インチＩｎ２Ｏ３セラミックターゲット、２インチＧｅＯ２セラミックターゲット、２インチＺｎＯセラミックターゲットを用いて同時スパッタリングによって成膜する。
第１のアモルファス酸化物半導体層の成膜中は、Ｉｎ２Ｏ３ターゲットには３５Ｗ、ＺｎＯターゲットには４６Ｗの一定値（不可避的な振れ幅は許容する、以下同様）になるようにＲＦ電源を維持する。また、第２のアモルファス酸化物半導体層の成膜中は、Ｉｎ２Ｏ３ターゲットには印加電力がそれぞれ、３５Ｗ、ＧｅＯ２ターゲットには３０Ｗ、ＺｎＯターゲットには４５Ｗの一定値になるようにＲＦ電源を維持する。
成膜時の全ガス圧及びＡｒとＯ２との流量比は、それぞれ０．４Ｐａ及び６９：１である。成膜速度は、第２および第１のアモルファス酸化物半導体層についてそれぞれおよそ１１ｎｍ／分、９ｎｍ／分であり、それぞれの層を約１５ｎｍの厚さで形成する。さらに、成膜時基板温度は室温（〜２５℃）に保持する。
次に、フォトリソグラフィーパターン形成法とリフトオフ法とによって、ドレイン電極２４及びソース電極２３をパターン形成した。ソース及びドレインは、それぞれ１００ｎｍ及び５ｎｍの厚さを有するＡｕとＴｉとの層状構造体である。
さらに、本実施例ではチャネルの幅および長さはそれぞれ１５０μｍおよび１０μｍとし、異なるチャネル組成よりなる素子を作製する。
（ＴＦＴ素子の特性の評価）
上記手順によって作成したＴＦＴの電圧−電流特性を評価する。図２（ａ）は、室温で測定した、本実施例のＺｎ−Ｉｎ−Ｇｅ−Ｏ／Ｚｎ−Ｉｎ−Ｏ（第２のアモルファス酸化物半導体層／第１のアモルファス酸化物半導体層）積層チャネルからなるＴＦＴのトランスファ特性を示すグラフである。ここで、第１のアモルファス酸化物層２５（ａ）におけるＩｎ／（Ｉｎ＋Ｚｎ）が０．２７〜０．６５の範囲内で異なる５つのグラフが示してあり、第２のアモルファス酸化物層２５（ｂ）の組成比はＩｎ：Ｚｎ：Ｇｅ〜４２：４５：１３を有する。第１のアモルファス酸化物層の幅広いＩｎ組成比において、ＴＦＴと動作が確認できる。
比較例として、上記第１のアモルファス酸化物層と同じ組成比を有する、Ｚｎ−Ｉｎ−Ｏ膜一層のチャネル層からなるＴＦＴの電流−電圧特性を図２（ｂ）に示す。Ｉｎの組成比が高くなると、スイッチ電圧が下がり、ＴＦＴとして作動しなくなっている。
図３は、本実施例１の積層チャンネルＴＦＴに関して、第１のアモルファス酸化物半導体層におけるＩｎ／（Ｉｎ＋Ｚｎ）の関数として、ＴＦＴのオン・オフ電流比を示すグラフである。比較のため、Ｚｎ−Ｉｎ−Ｏ一層（単層）のチャネル層からなるＴＦＴのオン・オフ電流比も合わせて示している。ここでは、ゲート電圧が２０Ｖおよび−２０Ｖの間で、オンおよびオフ電流値を測定している。一層では動作しなかった、Ｉｎ組成比の高い領域でも、高いオン・オフ比が得られていることが分かる。
図２において、第１のアモルファス酸化物層のＩｎ／（Ｉｎ＋Ｚｎ）が０．２７のとき、オン電圧（スイッチング電圧ともいう）Ｖｏが正のノーマリーオフ型ＴＦＴが得られる。今回のＶｏのＩｎ／（Ｉｎ＋Ｚｎ）値依存性の関係より、本実施例では第１のアモルファス酸化物層のＩｎ／（Ｉｎ＋Ｚｎ）がおよそ０．３以下でＶｏが正のＴＦＴが実現可能と見積もられる。
また、図３からみて取れるように、第１のアモルファス酸化物層のＩｎ／（Ｉｎ＋Ｚｎ）が０．５５以下で、オンオフ比が１０９以上の電界効果型トランジスタであるＴＦＴが得られている。
図４は、第１のアモルファス酸化物半導体層におけるＩｎ／（Ｉｎ＋Ｚｎ）の関数としての電界効果移動度μ（ｃｍ２／Ｖｓｅｃ）の例を示すグラフである。
Ｉｎ組成比の変化に大きく関わらず、１５〜２５ｃｍ２／Ｖｓｅｃの移動度を実現していることが確認できた。特に、第１のアモルファス酸化物層のＩｎ／（Ｉｎ＋Ｚｎ）が０．３５以上で電界効果移動度μが２０ｃｍ２／Ｖｓｅｃ以上のＴＦＴが得られている。更に、これらを空気中２５０度で１時間アニールすることにより、第１のアモルファス酸化物層のＩｎ／（Ｉｎ＋Ｚｎ）が０．６５以上においてμが１００ｃｍ２／Ｖｓｅｃ以上のＴＦＴが得られる。
即ち、Ｚｎ−Ｉｎ−Ｏからなる第１のアモルファス酸化物半導体層と、Ｚｎ−Ｉｎ−Ｇｅ−Ｏという新しいアモルファス酸化物半導体からなる第２のアモルファス酸化物半導体層からなる、積層チャネルを用いることで、優れたトランジスタ特性を実現することができる。
これは、移動度が大きい一方で、組成依存性の影響が大きいＺｎ−Ｉｎ−Ｏ系ＴＦＴに比べて、大きなオン・オフ電流比を示す組成マージンを広げ、優れたＴＦＴ特性を実現することができることを示している。
また図５は、第１のアモルファス酸化物半導体層におけるＩｎ／（Ｉｎ＋Ｚｎ）に対するサブスレッシュホルドスウィング値（Ｓ値）（Ｖ／ｄｅｃ）である。図５において第１のアモルファス酸化物半導体層におけるＩｎ／（Ｉｎ＋Ｚｎ）が０．３５以下で、Ｓ値が１以下のＴＦＴが実現している。この結果から、本実施例においては第１のアモルファス酸化物層のＩｎ／（Ｉｎ＋Ｚｎ）が０．３以下でＳ値が１以下のＴＦＴが実現可能と見積もられる。
ＴＦＴ性能が良好なことから、ＯＬＥＤの動作回路中に本発明のＩｎ−Ｇｅ−Ｏチャネル層薄膜トランジスタを使用すると有望である。
以上、実施例１について、図２（a）のＴＦＴのトランスファ特性では、第１のアモルファス酸化物層のＩｎ／（Ｉｎ＋Ｚｎ）が０．２７のとき、オン電圧（スイッチング電圧ともいう）Ｖｏが正のノーマリーオフ型ＴＦＴが得られている。このため、今回のＶｏのＩｎ／（Ｉｎ＋Ｚｎ）値依存性の関係より、第１のアモルファス酸化物層のＩｎ／（Ｉｎ＋Ｚｎ）がおよそ０．３以下でＶｏが正のＴＦＴが実現可能と見積もられる。すなわち、ノーマリオフＴＦＴを実現するという観点から、第１のアモルファス酸化物半導体層の組成比Ｉｎ／（Ｉｎ＋Ｚｎ）が0．3以下であることが好ましい。また、第１のアモルファス酸化物半導体層のＩｎ／（Ｉｎ＋Ｚｎ）が０．５７以下でオフ電流が１０−１２以下のＴＦＴが得られている。すなわち、オフ電流が小さいＴＦＴを実現するという観点から、第１のアモルファス酸化物半導体層の組成比Ｉｎ／（Ｉｎ＋Ｚｎ）が0．５７以下であることが好ましい。さらに、図３では、実施例１の第１のアモルファス酸化物層のＩｎ／（Ｉｎ＋Ｚｎ）が０．６以下で、オンオフ比が１０９以上の電界効果型トランジスタであるＴＦＴが得られている。すなわち、オンオフ比の大きいＴＦＴを実現するという観点から、実施例１の第１のアモルファス酸化物半導体層の組成比Ｉｎ／（Ｉｎ＋Ｚｎ）はおよそ０.６以下、より好ましくは０．５５以下であることが好ましい。
また、図４より、実施例１では、Ｉｎ組成比の変化に大きく関わらず、１５〜２５ｃｍ２／Ｖｓｅｃの移動度を実現していることが確認できる。特に、第１のアモルファス酸化物層のＩｎ／（Ｉｎ＋Ｚｎ）が０．３５以上で電界効果移動度μが２０ｃｍ２／Ｖｓｅｃ以上のＴＦＴが得られている。すなわち、この結果と電界効果移動度の大きいＴＦＴを実現するという観点から、実施例１の第１のアモルファス酸化物半導体層の組成比Ｉｎ／（Ｉｎ＋Ｚｎ）は0．３以上であることが好ましい。
また図５には、第１のアモルファス酸化物半導体層におけるＩｎ／（Ｉｎ＋Ｚｎ）に対するサブスレッシュホルドスウィング値（Ｓ値）（Ｖ／ｄｅｃ）を示している。第１のアモルファス酸化物半導体層におけるＩｎ／（Ｉｎ＋Ｚｎ）が０．３５以下で、Ｓ値が１以下のＴＦＴが得られる。この結果から、実施例１においては第１のアモルファス酸化物半導体層のＩｎ／（Ｉｎ＋Ｚｎ）が０．４以下でＳ値が１以下のＴＦＴが実現可能と見積もられる。すなわち、Ｓ値の小さいＴＦＴを実現するという観点から、実施例１の第１のアモルファス酸化物半導体層の組成比Ｉｎ／（Ｉｎ＋Ｚｎ）が０．４以下であることが好ましい。
（実施例２）
実施例２では、図１（ａ）に示すトップゲート型電解効果型トランジスタを用いて実施例１と同様の評価を行う。具体的には、チャネル層は、第１のアモルファス酸化物層１１（ａ）としてＺｎ−Ｉｎ−Ｏを用い、第２のアモルファス酸化物層１１（ｂ）はＺｎ−Ｉｎ−Ｇｅ−Ｏを用いる。こうして、図１（ａ）に示すトップゲート型電解効果型トランジスタを作製して実施例１と同様に評価を行う。その結果実施例１と同様に本発明の薄膜トランジスタの効果を確認することができる。
（実施例３）
実施例３では図１（ｂ）に示すボトムゲート型電解効果型トランジスタを用いて実施例１と同様の評価を行った。具体的にはチャネル層として、第１のアモルファス酸化物層１１（ａ）としてＺｎ−Ｉｎ−Ｏを用い、第２のアモルファス酸化物層１１（ｂ）としてＺｎ−Ｉｎ−Ｇｅ−Ｏを用いる。こうして、図１（ｂ）に示すゲート電極１５の上にゲート絶縁層１２と半導体チャネル層１１を有するボトムゲート型電解効果型トランジスタを作製して実施例１と同様に評価を行う。その結果実施例１と同様に本発明の薄膜トランジスタの効果を確認することができる。
（実施例４）
実施例４では、実施例１における第１のアモルファス酸化物半導体層の電気物性について示す。Ｉｎ／（Ｉｎ＋Ｚｎ）が０．４５のＺｎ−Ｉｎ−Ｏ膜のホール移動度を評価した結果を表１（ａ）に示す。薄膜の作製条件は、実施例１の第１のアモルファス酸化物半導体層の成膜条件に準じている。膜厚は３００ｎｍであり、２５０℃空気中で１時間アニール処理を施した。
薄膜は、Ｘ線回折よりアモルファスであることが確認される。
次に、第２のアモルファス酸化物半導体層の電気物性について説明する。Ｉｎ：Ｚｎ：Ｇｅが４２：４５：１３のＺｎ−Ｉｎ−Ｇｅ−Ｏ膜のホール移動度を評価した結果を表１（ｂ）に示す。薄膜の作製条件は、実施例１の第１のアモルファス酸化物半導体層の成膜条件に準じている。膜厚は３００ｎｍ程度であり、２５０℃空気中で、１時間アニール処理を施す。
薄膜は、Ｘ線回折よりアモルファスであることが確認される。これらの結果より、Ｚｎ−Ｉｎ−Ｏ膜はＺｎ−Ｉｎ−Ｇｅ−Ｏ膜よりも大きな移動度特性を示すことがわかる。実施例１のデバイス構成においては、第１のアモルファス酸化物半導体層（Ｚｎ−Ｉｎ−Ｏ）の材料の電子移動度が第２のアモルファス酸化物半導体層（Ｚｎ−Ｉｎ−Ｇｅ−Ｏ）の材料の電子移動度より大きいことがわかる。実施例１では、ゲート絶縁層に接する側（第１のアモルファス酸化物半導体層）に大きな電子移動度の材料を適用することで、大きな電界効果移動度を示すＴＦＴを実現できると考えられる。
また、本実施例の結果は、Ｚｎ−Ｉｎ−Ｇｅ−Ｏ膜がＺｎ−Ｉｎ−Ｏ膜よりも小さなキャリア濃度となることを示している。これらの結果より、実施例１のデバイス構成において、第１のアモルファス酸化物半導体層の材料のキャリア濃度が第２のアモルファス酸化物半導体層の材料のキャリア濃度より大きいことがわかる。ゲート絶縁層に接する側（第１のアモルファス酸化物半導体層）に比較的大きなキャリア濃度を有した材料を適用しているにもかかわらず、第２のアモルファス酸化物半導体層にキャリア濃度の低い膜を用いることで、大きなオンオフ比を示すＴＦＴを実現できたと考えられる。
Figure 2010161339
（実施例５）
実施例５では、実施例１と同様に作製した薄膜トランジスタに対して、引き続き、空気中において250℃で1時間アニールを行い、実施例１と同様の評価を行った。図１１は、室温で測定した、本実施例のＴＦＴの伝達特性を示すグラフである。第１のアモルファス酸化物半導体層１１（ａ）Ｉｎ／（Ｉｎ＋Ｚｎ）が０．２７〜０．６５の範囲内で異なる５つのグラフが示してあり、第２のアモルファス酸化物半導体層１１（ｂ）の組成比はＩｎ：Ｚｎ：Ｇｅ〜４２：４５：１３を有する。実施例１と同様に、第１のアモルファス酸化物半導体層のＩｎ／（Ｉｎ＋Ｚｎ）値が０．２７〜０．６５に対してＴＦＴの動作を確認できた。
さらに、図１２は、本実施例の第１のアモルファス酸化物半導体層におけるＩｎ／（Ｉｎ＋Ｚｎ）の関数としての電界効果移動度μ（ｃｍ２／Ｖｓｅｃ）の例を示すグラフである。Ｉｎ組成比の大きい素子において、高い電界効果移動度が得られた。特に、第１のアモルファス酸化物半導体層におけるＩｎ／（Ｉｎ＋Ｚｎ）値が０.６５の素子で、１５０ｃｍ２／Ｖｓｅｃ以上のＴＦＴが得られた。更に、第１のアモルファス酸化物半導体層におけるＩｎ／（Ｉｎ＋Ｚｎ）がおよそ0．57と0．65のＴＦＴについて、その伝達特性：図１３(ａ)、（ｃ）と電界効果移動度μ（ｃｍ２／Ｖｓｅｃ）：図１３(ｂ)、（ｄ）、を示す。
これらのＩｎ／（Ｉｎ＋Ｚｎ）組成比（Ｉｎ組成の高い組成領域）において単層チャネルのＴＦＴを作製すると、マイナスのゲート電圧を印加しても、十分なオフ状態を得ることすることが困難である。一方で、本実施例の構成では、負のゲート電圧を印加することで、Ｉｄを１０−１０Ａ以下にまで減少させること（オフすること）が可能である。
さらに、図１３(ｂ)、（ｄ）に示すように、電界効果移動度は100を超える値が得られた。このように、本実施例では高い電流伝達が可能になっており、高移動度トランジスタとしての使用可能性が広い。
すなわち、本実施例の積層チャンネルを適用したＴＦＴにおいては、第１のアモルファス酸化物半導体層にＩｎ含有量が大きい酸化物半導体を適用することができる。これにより、単層チャネル構造では困難なレベルの大きな電界効果移動度を有したＴＦＴを実現できる。
また、図１０には、ゲート電圧-４Vから２０VでのＩｄ−Ｖｄ特性を示す。典型的なトランジスタ特性としてピンチオフ特性（Ｖｄの増加とともにＩｄの飽和する現象）が認められる。
（実施例６）
実施例６では、図１（ａ）に示すトップゲート型電界効果型トランジスタの例を示す。具体的には、チャネル層として、第１のアモルファス酸化物半導体層１１（ａ）はＺｎ−Ｉｎ−Ｏからなり、第２のアモルファス酸化物半導体層１１（ｂ）はＺｎ−Ｉｎ−Ｇｅ−Ｏからなる。第１のアモルファス酸化物半導体層における組成比は、Ｉｎ：Ｚｎ〜４０：６０であり、第２のアモルファス酸化物半導体層における組成比は、Ｉｎ：Ｚｎ：Ｇｅ〜４３：４６：１１である。
１０はガラス基板、１３，１４はＭｏからなるソース及びドレイン電極、１２はＳｉＯｘからなるゲート絶縁膜、１５はＭｏからなるゲート電極である。実施例１と比べて、２つの材料の積層順序が逆である。ゲート絶縁膜に接する側の材料がＺｎ−Ｉｎ−Ｏであること点に関して、実施例１と共通である。
このような積層チャネル構造を適用することで、実施例１同様に、移動度が大きく、組成比に対する特性変動の小さい薄膜トランジスタとすることができる。
（実施例７）
実施例７では図１（ｂ）に示すボトムゲート型電界効果型トランジスタの例である。具体的にはチャネル層として、第１のアモルファス酸化物半導体層１１（ａ）はＺｎ−Ｉｎ−Ｏからなり、第２のアモルファス酸化物半導体層１１（ｂ）はＺｎ−Ｉｎ−Ｓｉ−Ｏからなる。第１のアモルファス酸化物半導体層における組成比は、Ｉｎ：Ｚｎ〜３８：６２であり、第２のアモルファス酸化物半導体層における組成比は、Ｉｎ：Ｚｎ：Ｓｉ〜４４：４７：９である。１０はガラス基板、１３，１４はＡｕ/Ｔｉからなるソース及びドレイン電極、１２はＳｉＯｘからなるゲート絶縁膜、１５はＭｏからなるゲート電極である。
このような積層チャネル構造を適用することで、実施例１のボトムゲート型の構成と同様に、移動度が大きく、組成比に対する特性変動の小さい薄膜トランジスタとすることができる。
（実施例８）
本実施例８は、本発明の積層チャネルＴＦＴの駆動安定性を評価した例である。
本実施例８では、実施例５の構成の素子（第１のアモルファス酸化物半導体層の組成はＺｎ：Ｉｎ〜３６：６４、第２のアモルファス酸化物半導体層の組成はＩｎ：Ｚｎ：Ｇｅ〜４２：４５：１３）に対して、一定期間の電圧印加（ストレス）を行い、その前後でのＴＦＴ特性（伝達特性）の差異を比較した。電圧ストレスにおいては、直流電圧を用い、ゲート電圧（Ｖｇ＝１２Ｖ）と、ソースドレイン電圧（Ｖｄ＝６Ｖ）を同時印加した。電圧印加時間は８００ｓｅｃである。
ストレス前後の伝達特性から抽出したＴＦＴ特性パラメータ（Ｖｏ，Ｓ，Ｖｔ，μ）の差異を表２（ａ）に示す。表２（ｂ）には、比較例として、上記第１のアモルファス酸化物半導体層と同じ組成比を有する、Ｚｎ−Ｉｎ−Ｏ膜単層のチャネル層からなる素子のストレス耐性測定結果も共に示している。比較例では、スイッチング電圧（Ｖｏ）のシフトが０．６４Ｖであるのに対して、本実施例ではＶｏのシフトが０．３３Ｖと大きく軽減されている。これより、本実施例のＴＦＴでは、駆動に対して高い安定性を有することがわかる。
Figure 2010161339
(実施例９)
実施例９では、図１（ｃ）に示すボトムゲート型電界効果型トランジスタの例を示す。具体的には、チャネル層の第１のアモルファス酸化物半導体層１１（ａ）としてＺｎ−Ｉｎ−Ｏ系膜を選択した。また、第２のアモルファス酸化物半導体層１１（ｂ）としては第１のアモルファス酸化物半導体層１１（ａ）と異なる組成を有するＺｎ−Ｉｎ−Ｏ系半導体膜を選択した。第１のアモルファス酸化物半導体層における組成比は、Ｉｎ／（Ｉｎ＋Ｚｎ）０．５７であり、第２のアモルファス酸化物半導体層における組成比は、Ｉｎ／（Ｉｎ＋Ｚｎ）０．４８である。
基板１０はｎ＋型Ｓｉ基板、ソース及びドレイン電極１３と１４はそれぞれ１００ｎｍ及び５ｎｍの厚さを有するＡｕとＴｉとの層状構造体からなり、ゲート絶縁膜１２はＳｉＯｘからなる。
図１４は、室温で測定した、本実施例のＴＦＴの伝達特性を示すグラフである。前述の比較例においては、チャネル層のＩｎ／（Ｉｎ＋Ｚｎ）値が０．５７のとき、図２（ｂ４）に示したようにＴＦＴ作動していない。一方、本実施例のＴＦＴでは、図１４に示すように動作が確認できる。
本実施例と比較例を比べ、本実施例の積層チャンネル構成は単層チャネル構成（比較例）とくらべて、より広い組成比Ｉｎ／（Ｉｎ＋Ｚｎ）比に対して、ＴＦＴ動作が可能であることが確認される。
このような積層チャネル構造を適用することで、実施例１同様に、移動度が大きく、組成比に対する特性変動の小さい薄膜トランジスタとすることができる。
(比較例)
比較例として、実施例１の第一のアモルファス酸化物層と同じ組成比を有する、Ｚｎ−Ｉｎ−Ｏ膜一層のチャネル層からなるＴＦＴの電流−電圧特性を図２（ｂ）に示した。Ｉｎの組成比が高くなると、スイッチ電圧が下がり、ＴＦＴとして作動しなくなっている。
本比較例においては、Ｉｎ／（Ｉｎ＋Ｚｎ）が０．２７と０．３６の素子ではスイッチング動作を示しているものの、Ｉｎの組成比が高くなると（Ｉｎ／（Ｉｎ＋Ｚｎ）が０．４５）ともに、スイッチング電圧Ｖoが下がる。さらにはＩｎ／（Ｉｎ＋Ｚｎ）が０．５７および０．６５では、ＴＦＴとして作動しなくなっている。
図2で実施例１と比較例を比べると、本実施例の積層チャンネル構成は単層チャネル構成（比較例）とくらべて、より広い組成比Ｉｎ／（Ｉｎ＋Ｚｎ）比に対して、ＴＦＴ動作が可能であることがわかる。
さらに、図3で、実施例１と比較例のオン・オフ比を比べると、比較例（単層Ｚｎ−Ｉｎ−Ｏチャネル）では、Ｉｎ組成比の大きい組成で著しくオン・オフ比が減少しているが、本実施例１の積層チャンネルＴＦＴでは広い組成範囲にわたり高いオン・オフ比が得られていることが分かる。すなわち、本実施例においては、組成変動に対するＴＦＴ特性の変動が小さいといえる。
即ち、Ｚｎ−Ｉｎ−Ｏからなる第１のアモルファス酸化物半導体層と、Ｚｎ−Ｉｎ−Ｇｅ−Ｏという新しいアモルファス酸化物半導体からなる第２のアモルファス酸化物半導体層からなる、積層チャネルを用いることで、電界効果移動度やオン・オフ電流比などのＴＦＴ特性に優れ、且つ、組成比変動に伴う素子特性の変動が小さい優れたトランジスタ特性を実現することができる。
１０ 基板
１１ チャネル層
１１（ａ） 第１のアモルファス酸化物層
１１（ｂ） 第２のアモルファス酸化物層
１２ ゲート絶縁層
１３ ソース電極
１４ ドレイン電極
１５ ゲート電極
２１ 基板
２２ ゲート絶縁膜
２３ ソース電極
２４ ドレイン電極
２５ チャネル層
２５（ａ） 第１のアモルファス酸化物層
２５（ｂ） 第２のアモルファス酸化物層

Claims (14)

  1. 少なくとも半導体層と前記半導体層に対してゲート絶縁層を介して設けられたゲート電極とを具備した電界効果型トランジスタであって、
    前記半導体層は、ＺｎまたはＩｎから選択される少なくとも１つの元素を含む第１のアモルファス酸化物半導体層と、ＧｅまたはＳｉから選択される少なくとも１つの元素と、ＺｎまたはＩｎから選択される少なくとも１つの元素と、を含む第２のアモルファス酸化物半導体層と、を含むことを特徴とする電界効果型トランジスタ。
  2. 前記第１のアモルファス酸化物半導体層は、少なくともＺｎとＩｎとを含み、
    前記第２のアモルファス酸化物半導体層は、少なくともＺｎとＩｎとＧｅとを含むことを特徴とする請求項１記載の電界効果型トランジスタ。
  3. 第１のアモルファス酸化物半導体層がゲート絶縁層と第２のアモルファス酸化物半導体層との間に設けられることを特徴とする請求項１乃至２記載の電界効果型トランジスタ。
  4. 前記第２のアモルファス酸化物半導体層に含まれるＧｅの組成比Ｇｅ／（Ｉｎ＋Ｚｎ＋Ｇｅ）が、０．０１以上０．４以下であることを特徴とする請求項１乃至３記載の電界効果型トランジスタ。
  5. 前記第２のアモルファス酸化物半導体層に含まれるＧｅの組成比Ｇｅ／（Ｉｎ＋Ｚｎ＋Ｇｅ）が、０．０３以上０．１５以下であることを特徴とする請求項１乃至４記載の電界効果型トランジスタ。
  6. 前記第１のアモルファス酸化物半導体層に含まれるＺｎの組成比Ｚｎ／（Ｉｎ＋Ｚｎ）が０．３以上、０．７５未満であることを特徴とする請求項１乃至５記載の電界効果型トランジスタ。
  7. 前記第１のアモルファス酸化物半導体層に含まれるＺｎの組成比Ｚｎ／（Ｉｎ＋Ｚｎ）が０．４未満であることを特徴とする請求項１乃至５記載の電界効果型トランジスタ。
  8. 前記第１のアモルファス酸化物半導体層に含まれるＺｎの組成比Ｚｎ／（Ｉｎ＋Ｚｎ）と前記第２のアモルファス酸化物半導体層に含まれるＺｎの組成比Ｚｎ／（Ｉｎ＋Ｚｎ）とが同一であることことを特徴とする請求項２記載の電界効果型トランジスタ。
  9. 前記第２のアモルファス酸化物半導体層の一部がソース電極またはドレイン電極と前記第１のアモルファス酸化物半導体層との間に設けられることを特徴とする請求項１乃至８記載の電界効果型トランジスタ。
  10. 前記ゲート絶縁層は、シリコン酸化物からなることを特徴とする請求項１乃至８のいずれか１項記載の電界効果型トランジスタ。
  11. 少なくとも半導体層と前記半導体層に対してゲート絶縁膜を介して設けられたゲート電極とを具備した薄膜トランジスタであって、
    前記半導体層は、ＺｎまたはＩｎから選択される少なくとも１つの元素を含む第１および第２のアモルファス酸化物半導体層からなり、
    前記第１のアモルファス酸化物半導体層におけるＺｎの組成比Ｚｎ／（Ｉｎ＋Ｚｎ）が前記第２のアモルファス酸化物半導体層におけるＺｎの組成比Ｚｎ／（Ｉｎ＋Ｚｎ）よりも小さいことを特徴とする電界効果型トランジスタ。
  12. 第１のアモルファス酸化物半導体層がゲート絶縁層と第２のアモルファス酸化物半導体層との間に設けられることを特徴とする請求項１１記載の電界効果型トランジスタ。
  13. 第１のアモルファス酸化物半導体層を形成する第１の工程と、第２のアモルファス酸化物半導体層を形成する第２の工程とを有し、第１の工程と第２の工程が同一の装置内で実施され、第１の工程と第２の工程を通して装置内の圧力が３００Ｐａ以下の真空雰囲気又は大気圧以下の不活性ガス雰囲気に維持されることを特徴とする、請求項１乃至１２記載の電界効果型トランジスタの製造方法。
  14. 請求項１乃至１３のいずれか１項記載の電界効果型トランジスタと、
    該電界効果型トランジスタによって駆動される有機ＥＬ素子と、を含むことを特徴とする表示装置。
JP2009222514A 2008-12-12 2009-09-28 電界効果型トランジスタ及び表示装置 Expired - Fee Related JP5538797B2 (ja)

Priority Applications (6)

Application Number Priority Date Filing Date Title
JP2009222514A JP5538797B2 (ja) 2008-12-12 2009-09-28 電界効果型トランジスタ及び表示装置
EP11009309A EP2423966A1 (en) 2008-12-12 2009-12-03 Field effect transistor and display apparatus
EP09014995A EP2197034B1 (en) 2008-12-12 2009-12-03 Field effect transistor and display apparatus
US12/634,319 US20100148170A1 (en) 2008-12-12 2009-12-09 Field effect transistor and display apparatus
KR1020090121626A KR101215964B1 (ko) 2008-12-12 2009-12-09 전계 효과형 트랜지스터 및 표시장치
CN2009102585023A CN101752428B (zh) 2008-12-12 2009-12-11 场效应晶体管、场效应晶体管的制造方法和显示装置

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2008317286 2008-12-12
JP2008317286 2008-12-12
JP2009222514A JP5538797B2 (ja) 2008-12-12 2009-09-28 電界効果型トランジスタ及び表示装置

Publications (3)

Publication Number Publication Date
JP2010161339A true JP2010161339A (ja) 2010-07-22
JP2010161339A5 JP2010161339A5 (ja) 2012-11-08
JP5538797B2 JP5538797B2 (ja) 2014-07-02

Family

ID=41820261

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2009222514A Expired - Fee Related JP5538797B2 (ja) 2008-12-12 2009-09-28 電界効果型トランジスタ及び表示装置

Country Status (5)

Country Link
US (1) US20100148170A1 (ja)
EP (2) EP2197034B1 (ja)
JP (1) JP5538797B2 (ja)
KR (1) KR101215964B1 (ja)
CN (1) CN101752428B (ja)

Cited By (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010186994A (ja) * 2009-01-16 2010-08-26 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法
JP2012099661A (ja) * 2010-11-02 2012-05-24 Idemitsu Kosan Co Ltd 酸化物半導体の製造方法
JP4982620B1 (ja) * 2011-07-29 2012-07-25 富士フイルム株式会社 電界効果型トランジスタの製造方法、並びに、電界効果型トランジスタ、表示装置、イメージセンサ及びｘ線センサ
WO2012144556A1 (ja) * 2011-04-22 2012-10-26 株式会社神戸製鋼所 薄膜トランジスタ構造、ならびにその構造を備えた薄膜トランジスタおよび表示装置
JP2012216787A (ja) * 2011-03-28 2012-11-08 Semiconductor Energy Lab Co Ltd 半導体装置および半導体装置の作製方法
JP2012238763A (ja) * 2011-05-12 2012-12-06 Fujitsu Ltd 半導体装置及び半導体装置の製造方法
JP2013093561A (ja) * 2011-10-07 2013-05-16 Semiconductor Energy Lab Co Ltd 酸化物半導体膜及び半導体装置
JP2013110399A (ja) * 2011-10-27 2013-06-06 Semiconductor Energy Lab Co Ltd 半導体装置
JP2013123045A (ja) * 2011-11-11 2013-06-20 Semiconductor Energy Lab Co Ltd 半導体装置
JP2013214701A (ja) * 2012-04-02 2013-10-17 Samsung Display Co Ltd 半導体装置、薄膜トランジスタアレイパネル及びこれを含む表示装置、並びに薄膜トランジスタの製造方法
JP2014099599A (ja) * 2012-10-17 2014-05-29 Semiconductor Energy Lab Co Ltd 半導体装置
JP2014199930A (ja) * 2009-01-23 2014-10-23 株式会社半導体エネルギー研究所 半導体装置
JP5666616B2 (ja) * 2010-10-25 2015-02-12 株式会社日立製作所 酸化物半導体装置の製造方法
JP2015144171A (ja) * 2014-01-31 2015-08-06 国立研究開発法人物質・材料研究機構 酸化物薄膜トランジスタおよびその製造方法
KR20150128572A (ko) * 2014-05-09 2015-11-18 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
JP2016511936A (ja) * 2013-01-25 2016-04-21 クゥアルコム・メムス・テクノロジーズ・インコーポレイテッドＱＵＡＬＣＯＭＭ ＭＥＭＳ Ｔｅｃｈｎｏｌｏｇｉｅｓ， Ｉｎｃ． 薄膜トランジスタのための原子層堆積による金属酸化物層の組成制御
US9324880B2 (en) 2011-08-12 2016-04-26 Fujifilm Corporation Thin film transistor and method of producing the same, display device, image sensor, X-ray sensor, and X-ray digital imaging device
US9553201B2 (en) 2012-04-02 2017-01-24 Samsung Display Co., Ltd. Thin film transistor, thin film transistor array panel, and manufacturing method of thin film transistor
JP2017062866A (ja) * 2010-08-31 2017-03-30 株式会社半導体エネルギー研究所 半導体装置
JP2018174348A (ja) * 2011-09-29 2018-11-08 株式会社半導体エネルギー研究所 トランジスタ
JP2020014027A (ja) * 2013-02-27 2020-01-23 株式会社半導体エネルギー研究所 半導体装置
JP7463476B2 (ja) 2010-12-28 2024-04-08 株式会社半導体エネルギー研究所 半導体装置及び半導体装置の作製方法

Families Citing this family (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI476917B (zh) 2009-04-16 2015-03-11 Semiconductor Energy Lab 半導體裝置和其製造方法
KR101396015B1 (ko) 2009-11-28 2014-05-16 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
KR102129540B1 (ko) * 2010-01-20 2020-07-03 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시 장치
KR20130007597A (ko) * 2010-03-08 2013-01-18 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치를 제작하는 방법
KR101757022B1 (ko) * 2010-07-02 2017-07-12 오레곤 스테이트 유니버시티 박막 트랜지스터
KR101763052B1 (ko) 2010-12-03 2017-07-28 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
TWI572009B (zh) * 2011-01-14 2017-02-21 半導體能源研究所股份有限公司 半導體記憶裝置
US8952377B2 (en) 2011-07-08 2015-02-10 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
KR102128369B1 (ko) 2011-09-29 2020-06-30 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
SG11201504615UA (en) 2011-10-14 2015-07-30 Semiconductor Energy Lab Semiconductor device
CN102646676B (zh) * 2011-11-03 2015-06-10 京东方科技集团股份有限公司 一种tft阵列基板
KR101942980B1 (ko) 2012-01-17 2019-01-29 삼성디스플레이 주식회사 반도체 디바이스 및 그 형성 방법
KR102330543B1 (ko) 2012-04-13 2021-11-23 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
CN102891183B (zh) * 2012-10-25 2015-09-30 深圳市华星光电技术有限公司 薄膜晶体管及主动矩阵式平面显示装置
WO2014159033A1 (en) * 2013-03-13 2014-10-02 Applied Materials, Inc. Vth control method of multiple active layer metal oxide semiconductor tft
US10304859B2 (en) 2013-04-12 2019-05-28 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device having an oxide film on an oxide semiconductor film
US9590111B2 (en) 2013-11-06 2017-03-07 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and display device including the semiconductor device
CN104916703B (zh) * 2015-05-07 2018-07-31 京东方科技集团股份有限公司 一种氧化物薄膜晶体管、阵列基板和显示装置
CN105280717B (zh) * 2015-09-23 2018-04-20 京东方科技集团股份有限公司 Tft及其制作方法、阵列基板及显示装置
KR101872421B1 (ko) * 2016-04-12 2018-06-28 충북대학교 산학협력단 산화물 반도체 기반의 트랜지스터 및 그 제조 방법
CN106711196B (zh) * 2016-10-20 2019-11-19 浙江大学 一种p型ZnGeSnO非晶氧化物半导体薄膜及其制备方法
CN108389947B (zh) * 2018-04-27 2024-03-26 芜湖德豪润达光电科技有限公司 发光二极管及其制备方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006165529A (ja) * 2004-11-10 2006-06-22 Canon Inc 非晶質酸化物、及び電界効果型トランジスタ
JP2007073704A (ja) * 2005-09-06 2007-03-22 Canon Inc 半導体薄膜

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE10149250A1 (de) * 2001-10-05 2003-04-17 Sf Koop Gmbh Beton Konzepte Formstein aus Beton und Bausatz aus Formsteinen zur Erstellung von Erdreichabdeckungen
US7262463B2 (en) * 2003-07-25 2007-08-28 Hewlett-Packard Development Company, L.P. Transistor including a deposited channel region having a doped portion
US7282782B2 (en) * 2004-03-12 2007-10-16 Hewlett-Packard Development Company, L.P. Combined binary oxide semiconductor device
US7242039B2 (en) * 2004-03-12 2007-07-10 Hewlett-Packard Development Company, L.P. Semiconductor device
US7601984B2 (en) * 2004-11-10 2009-10-13 Canon Kabushiki Kaisha Field effect transistor with amorphous oxide active layer containing microcrystals and gate electrode opposed to active layer through gate insulator
JP4850457B2 (ja) * 2005-09-06 2012-01-11 キヤノン株式会社 薄膜トランジスタ及び薄膜ダイオード
US7622371B2 (en) * 2006-10-10 2009-11-24 Hewlett-Packard Development Company, L.P. Fused nanocrystal thin film semiconductor and method
KR101312259B1 (ko) 2007-02-09 2013-09-25 삼성전자주식회사 박막 트랜지스터 및 그 제조방법
JP5121254B2 (ja) * 2007-02-28 2013-01-16 キヤノン株式会社 薄膜トランジスタおよび表示装置
JP4727684B2 (ja) * 2007-03-27 2011-07-20 富士フイルム株式会社 薄膜電界効果型トランジスタおよびそれを用いた表示装置
JP2008276212A (ja) * 2007-04-05 2008-11-13 Fujifilm Corp 有機電界発光表示装置
KR100982395B1 (ko) * 2007-04-25 2010-09-14 주식회사 엘지화학 박막 트랜지스터 및 이의 제조방법
US8274078B2 (en) * 2007-04-25 2012-09-25 Canon Kabushiki Kaisha Metal oxynitride semiconductor containing zinc
KR101345376B1 (ko) * 2007-05-29 2013-12-24 삼성전자주식회사 ＺｎＯ 계 박막 트랜지스터 및 그 제조방법
JP5512078B2 (ja) * 2007-11-22 2014-06-04 富士フイルム株式会社 画像形成装置

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006165529A (ja) * 2004-11-10 2006-06-22 Canon Inc 非晶質酸化物、及び電界効果型トランジスタ
JP2007073704A (ja) * 2005-09-06 2007-03-22 Canon Inc 半導体薄膜

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
岩崎 達哉 他: "Ｚｎ−Ｉｎ−Ｏ系薄膜を用いた電界効果トランジスタとその組成依存性", 応用物理学関係連合講演会講演予稿集２００７春, JPN6013051072, 27 March 2007 (2007-03-27), pages 686, ISSN: 0002656102 *
板垣 奈穂 他: "Ｉｎ−Ｘ−０（Ｘ＝Ｂ，Ｍｇ，Ａｌ，Ｓｉ，Ｔｉ，Ｇａ，Ｇｅ，Ｍｏ，Ｓｎ）をチャネル層に用いたＴＦｒとそ", 第６９回応用物理学会学術講演会講演予稿集 ＶＯＬ．２, JPN6013051074, 2 September 2008 (2008-09-02), pages 537, ISSN: 0002656103 *

Cited By (36)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010186994A (ja) * 2009-01-16 2010-08-26 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法
US8884287B2 (en) 2009-01-16 2014-11-11 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
JP2014207454A (ja) * 2009-01-16 2014-10-30 株式会社半導体エネルギー研究所 半導体装置
JP2014199930A (ja) * 2009-01-23 2014-10-23 株式会社半導体エネルギー研究所 半導体装置
JP2017062866A (ja) * 2010-08-31 2017-03-30 株式会社半導体エネルギー研究所 半導体装置
JP5666616B2 (ja) * 2010-10-25 2015-02-12 株式会社日立製作所 酸化物半導体装置の製造方法
JP2012099661A (ja) * 2010-11-02 2012-05-24 Idemitsu Kosan Co Ltd 酸化物半導体の製造方法
JP7463476B2 (ja) 2010-12-28 2024-04-08 株式会社半導体エネルギー研究所 半導体装置及び半導体装置の作製方法
US10192997B2 (en) 2011-03-28 2019-01-29 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising oxide semiconductor
KR20190125252A (ko) * 2011-03-28 2019-11-06 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치의 제작 방법
JP2017046009A (ja) * 2011-03-28 2017-03-02 株式会社半導体エネルギー研究所 半導体装置及び液晶表示装置
KR102170481B1 (ko) 2011-03-28 2020-10-28 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치의 제작 방법
TWI570922B (zh) * 2011-03-28 2017-02-11 半導體能源研究所股份有限公司 半導體裝置及半導體裝置的製造方法
US9929280B2 (en) 2011-03-28 2018-03-27 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device including oxide semiconductor film containing indium
JP2012216787A (ja) * 2011-03-28 2012-11-08 Semiconductor Energy Lab Co Ltd 半導体装置および半導体装置の作製方法
US9425322B2 (en) 2011-03-28 2016-08-23 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device including exposure of oxide semiconductor to reducing atmosphere
US9379248B2 (en) 2011-04-22 2016-06-28 Kobe Steel, Ltd. Thin-film transistor structure, as well as thin-film transistor and display device each having said structure
KR101510983B1 (ko) 2011-04-22 2015-04-10 가부시키가이샤 고베 세이코쇼 박막 트랜지스터 구조, 및 그 구조를 구비한 박막 트랜지스터 및 표시 장치
WO2012144556A1 (ja) * 2011-04-22 2012-10-26 株式会社神戸製鋼所 薄膜トランジスタ構造、ならびにその構造を備えた薄膜トランジスタおよび表示装置
JP2012238763A (ja) * 2011-05-12 2012-12-06 Fujitsu Ltd 半導体装置及び半導体装置の製造方法
JP4982620B1 (ja) * 2011-07-29 2012-07-25 富士フイルム株式会社 電界効果型トランジスタの製造方法、並びに、電界効果型トランジスタ、表示装置、イメージセンサ及びｘ線センサ
JP2013030682A (ja) * 2011-07-29 2013-02-07 Fujifilm Corp 電界効果型トランジスタの製造方法、並びに、電界効果型トランジスタ、表示装置、イメージセンサ及びｘ線センサ
US9324880B2 (en) 2011-08-12 2016-04-26 Fujifilm Corporation Thin film transistor and method of producing the same, display device, image sensor, X-ray sensor, and X-ray digital imaging device
JP2018174348A (ja) * 2011-09-29 2018-11-08 株式会社半導体エネルギー研究所 トランジスタ
JP2013093561A (ja) * 2011-10-07 2013-05-16 Semiconductor Energy Lab Co Ltd 酸化物半導体膜及び半導体装置
JP2013110399A (ja) * 2011-10-27 2013-06-06 Semiconductor Energy Lab Co Ltd 半導体装置
JP2013123045A (ja) * 2011-11-11 2013-06-20 Semiconductor Energy Lab Co Ltd 半導体装置
US9553201B2 (en) 2012-04-02 2017-01-24 Samsung Display Co., Ltd. Thin film transistor, thin film transistor array panel, and manufacturing method of thin film transistor
JP2013214701A (ja) * 2012-04-02 2013-10-17 Samsung Display Co Ltd 半導体装置、薄膜トランジスタアレイパネル及びこれを含む表示装置、並びに薄膜トランジスタの製造方法
US10217796B2 (en) 2012-10-17 2019-02-26 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising an oxide layer and an oxide semiconductor layer
JP2014099599A (ja) * 2012-10-17 2014-05-29 Semiconductor Energy Lab Co Ltd 半導体装置
JP2016511936A (ja) * 2013-01-25 2016-04-21 クゥアルコム・メムス・テクノロジーズ・インコーポレイテッドＱＵＡＬＣＯＭＭ ＭＥＭＳ Ｔｅｃｈｎｏｌｏｇｉｅｓ， Ｉｎｃ． 薄膜トランジスタのための原子層堆積による金属酸化物層の組成制御
JP2020014027A (ja) * 2013-02-27 2020-01-23 株式会社半導体エネルギー研究所 半導体装置
JP2015144171A (ja) * 2014-01-31 2015-08-06 国立研究開発法人物質・材料研究機構 酸化物薄膜トランジスタおよびその製造方法
KR20150128572A (ko) * 2014-05-09 2015-11-18 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
KR102459667B1 (ko) * 2014-05-09 2022-10-26 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치

Also Published As

Publication number Publication date
US20100148170A1 (en) 2010-06-17
CN101752428A (zh) 2010-06-23
CN101752428B (zh) 2011-12-21
EP2197034A3 (en) 2010-06-30
EP2423966A1 (en) 2012-02-29
KR20100068196A (ko) 2010-06-22
JP5538797B2 (ja) 2014-07-02
EP2197034A2 (en) 2010-06-16
KR101215964B1 (ko) 2012-12-27
EP2197034B1 (en) 2012-09-19

Similar Documents

Publication Publication Date Title
JP5538797B2 (ja) 電界効果型トランジスタ及び表示装置
JP5105842B2 (ja) 酸化物半導体を用いた表示装置及びその製造方法
JP2009206508A (ja) 薄膜トランジスタ及び表示装置
JP5393058B2 (ja) 電界効果型トランジスタ
JP5467728B2 (ja) 薄膜電界効果型トランジスタおよびその製造方法
US8026506B2 (en) Thin-film transistor with channel layer formed by metal oxide film including indium, and method of manufacturing the same
TWI389216B (zh) 製造場效電晶體的方法
TWI355746B (en) Bottom gate type thin film transistor, method of m
KR101638978B1 (ko) 박막 트랜지스터 및 그 제조방법
WO2013024647A1 (ja) 薄膜トランジスタ及びその製造方法、表示装置、イメージセンサー、ｘ線センサー並びにｘ線デジタル撮影装置
JP5371467B2 (ja) 電界効果型トランジスタ及び電界効果型トランジスタの製造方法
US20100006837A1 (en) Composition for oxide semiconductor thin film, field effect transistor using the composition and method of fabricating the transistor
JP5219529B2 (ja) 電界効果型トランジスタ及び、該電界効果型トランジスタを備えた表示装置
WO2013024646A1 (ja) 薄膜トランジスタ及びその製造方法、表示装置、イメージセンサー、ｘ線センサー並びにｘ線デジタル撮影装置
JP2007288156A (ja) アモルファス酸化物膜をゲート絶縁層に用いた電界効果型トランジスタ
JP2009147069A (ja) 電界効果型トランジスタ
JP2010016126A (ja) 薄膜電界効果型トランジスタ、その製造方法、およびそれを用いた表示装置
WO2015119385A1 (ko) 이황화 몰리브덴으로 이루어진 액티브층을 갖는 박막트랜지스터, 그 제조방법 및 이를 구비하는 디스플레이 장치
JP5553868B2 (ja) 酸化物半導体を用いた表示装置及びその製造方法
JP2021068866A (ja) 酸化物半導体装置およびその製造方法
JP2023003394A (ja) 酸化物半導体スパッタリング用ターゲット及びこれを利用した薄膜トランジスターの製造方法
KR20190015985A (ko) 반도체 장치의 제조 방법
Wang Composition Engineering for Solution-Processed Gallium-Rich Indium-Gallium-Zinc-Oxide Thin Film Transistors
JP2020161700A (ja) 酸化物半導体装置及び酸化物半導体ターゲット

Legal Events

Date Code Title Description
RD01 Notification of change of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7421

Effective date: 20100630

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20120920

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20120920

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20131015

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20131216

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20140408

R151 Written notification of patent or utility model registration

Ref document number: 5538797

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R151

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20140430

LAPS Cancellation because of no payment of annual fees