JP2010130554A - フォロワ回路 - Google Patents
フォロワ回路 Download PDFInfo
- Publication number
- JP2010130554A JP2010130554A JP2008305272A JP2008305272A JP2010130554A JP 2010130554 A JP2010130554 A JP 2010130554A JP 2008305272 A JP2008305272 A JP 2008305272A JP 2008305272 A JP2008305272 A JP 2008305272A JP 2010130554 A JP2010130554 A JP 2010130554A
- Authority
- JP
- Japan
- Prior art keywords
- drain
- source
- mos transistor
- terminal
- gate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Landscapes
- Amplifiers (AREA)
Abstract
【課題】レベルシフト量がソースフォロワ回路に対して反対の符号となるようなレベルシフタを可能にするフォロワ回路を提供すること。
【解決手段】MOSトランジスタ1,11はPMOSトランジスタで、MOSトランジスタ2はNMOSトランジスタである。MOSトランジスタ1のソース1Sは、正の電源端子8に接続され、ゲート1Gは、第1のバイアス電圧が供給される第1のバイアス端子6に接続され、ドレイン1Dは、入力端子4に接続されているとともに、MOSトランジスタ11のソース11Sに接続される。MOSトランジスタ11のゲート11Gとドレイン11Dは、共通接続されているとともに、MOSトランジスタ2のドレイン2D及び出力端子5に接続される。MOSトランジスタ2のソース2Sは、負の電源端子9に接続され、ゲート2Gは、第2のバイアス電圧が供給される第2のバイアス端子7に接続される。
【選択図】図1
【解決手段】MOSトランジスタ1,11はPMOSトランジスタで、MOSトランジスタ2はNMOSトランジスタである。MOSトランジスタ1のソース1Sは、正の電源端子8に接続され、ゲート1Gは、第1のバイアス電圧が供給される第1のバイアス端子6に接続され、ドレイン1Dは、入力端子4に接続されているとともに、MOSトランジスタ11のソース11Sに接続される。MOSトランジスタ11のゲート11Gとドレイン11Dは、共通接続されているとともに、MOSトランジスタ2のドレイン2D及び出力端子5に接続される。MOSトランジスタ2のソース2Sは、負の電源端子9に接続され、ゲート2Gは、第2のバイアス電圧が供給される第2のバイアス端子7に接続される。
【選択図】図1
Description
本発明は、フォロワ回路に関し、より詳細には、レベルシフト量がソースフォロワ回路に対して反対の符号となるようなレベルシフタを可能にするフォロワ回路に関する。
一般に、アナログ回路において、ある信号の電圧レベルを別の電圧レベルにシフトさせる目的で用いられているレベルシフタ回路は、これまでに様々な回路が提案されている。代表的な回路の1つとして、容量結合のDCレベルを変換するもの、抵抗に電流を流すことで信号レベルを変換するもの、そして図7に示すソースフォロワのように、MOSトランジスタのゲート・ソース間の電圧差分だけ電圧レベルを変換するものがある。
容量結合のDCレベルを変換するものの場合、低い周波数の信号を通すためには、大きな容量が必要となる。また、抵抗に電流を流すことで信号レベルを変換するものを用いる場合、大きなレベルシフトが必要な時は電流を大きくしたり、抵抗値を大きくすることになる。大きな抵抗値を使用すると端子の寄生容量の存在で高い周波数信号を通すことが難しくなる。ソースフォロワ回路は、DC信号から高い周波数の信号に亘り、しかも、低消費電流で信号のレベルシフトを簡便に実現できるという特徴がある。
図7は、従来のソースフォロワ回路を説明するための回路図である。このソースフォロワ回路は、P型MOSトランジスタ51,52と、入力端子53と、出力端子54と、バイアス端子55と、負の電源を供給するための負電源端子56と、正の電源を供給するための正電源端子57とから構成されている。
PMOSトランジスタ52のゲート52Gは、入力端子53と接続され、ドレイン52Dは、負電源端子56と接続されている。また、PMOSトランジスタ52のソース52Sは、PMOSトランジスタ51のドレイン51Dと接続するとともに、出力端子54にも接続されている。PMOSトランジスタ51のゲート51Gは、バイアス端子55と接続され、そこからバイアス電圧が供給されているとともに、ソース51Sは、正電源端子57と接続されている。
次に、図7に示したソースフォロワ回路(レベルシフタ回路)の動作について説明する。(特許文献1参照)PMOSトランジスタ51は、定電流源として動作していて、その電流値は、ゲート端子55に供給されるバイアス電圧によって制御することができる。PMOSトランジスタ52のゲート端子53、すなわち、入力端子53の電圧Vinとソース52S、すなわち、出力端子54の電圧Voutの関係式は、以下の(1)式で与えられる。
Ip=(Wp/2Lp)μpCoxp(Vin−Vout−Vthp)2
・・・(1)
Ip=(Wp/2Lp)μpCoxp(Vin−Vout−Vthp)2
・・・(1)
ここで、Ipは、PMOSトランジスタ52のソース・ドレイン間に流れる電流、Wp、Lp、μp、Coxp、Vthpは、それぞれPMOSトランジスタ52のチャネル幅、チャネル長、キャリア移動度、単位面積あたりのゲート容量、閾値電圧である。上述した(1)式を変形して、以下の(2)式のように書き直すことができる。
Vout=Vin−Vthp+√{Ip/(Wp/2Lp)μpCoxp}
・・・(2)
Vout=Vin−Vthp+√{Ip/(Wp/2Lp)μpCoxp}
・・・(2)
ここで、電流Ipが一定であるので、√{Ip/(Wp/2Lp)μpCoxp}もまた一定値であり、閾値電圧Vthpも一定であるので、上述した(2)式より、出力電圧Voutは、入力電圧Vinに一定値を加えた値となり、レベルシフトすることがわかる。
特殊な場合を除いて、一般に、MOSトランジスタはエンハンスメント型のものが用いられる。それによると、PMOSの場合、閾値電圧Vthpは負の値を有する。すなわち、上述した(2)式より、レベルシフトはいつも正の方向になる。負の方向にレベルシフトさせたい場合には、NMOSトランジスタを用いることによって同じように回路を構成することができる。この場合の出力電圧の式は、以下の(3)式で与えることができる。
Vout=Vin−Vthn−√{In/(Wn/2Ln)μnCoxn}
・・・(3)
Vout=Vin−Vthn−√{In/(Wn/2Ln)μnCoxn}
・・・(3)
ここで、Inは、NMOSトランジスタのソース・ドレイン間に流れる電流、Wn、Ln、μn、Coxn、Vthnは、それぞれNMOSトランジスタのチャネル幅、チャネル長、キャリア移動度、単位面積あたりのゲート容量、閾値電圧である。エンハンスメント型のMOSトランジスタの場合、Vthnは正の符号となるので、上述した(3)式よりレベルシフトはいつも負の方向になる。
今一度、ソースフォロワ回路について整理すると、ソースフォロワは、DC(直流)信号から高周波の信号まで、低消費電流で信号をレベルシフトできるという特徴がある。なお、ソースフォロワ回路においてNMOSトランジスタを用いて信号を負の電源側に下げる、或はPMOSトランジスタを用いて信号を正の電源側に上げることができた。しかも、レベルシフトの大きさは、MOSトランジスタの閾値に対応しており、閾値電圧分だけレベルシフトさせたい場合に適している。
なお、特許文献1の図1、図5にも図7で示したソースフォロワ回路の例が示してある。
しかしながら、従来技術では、(エンハンスメント型の)NMOSトランジスタを用いて信号を正の電源側に上げる、またはPMOSトランジスタを用いて信号を負の電源側に下げることができなかった。特に、NMOSトランジスタの閾値電圧だけ信号レベルを上げる、またはPMOSトランジスタの閾値電圧だけ信号レベルを下げる回路がなかった。
本発明は、このような問題に鑑みてなされたもので、その目的とするところは、ソースフォロワ回路と同様にDC(直流)信号から高周波の信号まで、低消費電流でNMOSトランジスタを用いて信号を正の電源電圧側に上げる、或はPMOSトランジスタを用いて信号を負の電源電圧側に下げることのできるフォロワ回路を提供することにある。
本発明は、このような目的を達成するためになされたもので、請求項1に記載の発明は、入力端子(4)から入力信号(Vin)を入力するソース(11S)を有し、ゲート(11G)とドレイン(11D)とを共通接続した出力端子(5)から出力信号(Vout)を出力する第1のMOSトランジスタ(11)と、前記第1のMOSトランジスタ(11)の前記ソース(11S)に接続された第1の電流源(1)と、前記第1のMOSトランジスタ(11)の前記ドレイン(11D)に接続された第2の電流源(2)とを備えていることを特徴とする。(図1,実施例1)
また、請求項2に記載の発明は、請求項1に記載の発明において、前記第1のMOSトランジスタ(11)と前記第2の電流源(2)との間に、前記第1のMOSトランジスタ(11)の前記ドレイン(11D)とソース(12S)とを共通接続し、ゲート(12G)とドレイン(12D)とを共通接続した出力端子(5)から出力信号(Vout)を出力する第2のMOSトランジスタ(12)を備えていることを特徴とする。(図2,実施例2)
また、請求項3に記載の発明は、請求項1に記載の発明において、前記第1の電流源(1)と前記第2の電流源(2)との間に、第n−1番目のMOSトランジスタ(1n−1)のドレイン(1n−1D)と第n番目のソース(1nS)とを共通接続し、第n番目のゲート(1nG)とドレイン(1nD)とを共通接続した出力端子(5)から出力信号(Vout)を出力する第n番目のMOSトランジスタ(1n)を備えていることを特徴とする。(図4,実施例4)
本発明によれば、DC(直流)信号から高周波の信号まで、PMOSトランジスタを用いて信号を負の電源電圧側に下げる、或はNMOSトランジスタを用いて信号を正の電源電圧に上げることのできるフォロワ回路を提供することができる。また、消費電流も十分に低くすることができる。
以下、図面を参照して本発明の各実施例について説明する。
<実施例1>
図1は、本発明に係るフォロワ回路の実施例1を説明するための回路図で、ドレインフォロワの実施例1の回路図である。ドレインフォロワと称しているのは、図1にも示しているようにドレイン端子11Dに現われる電圧を出力信号としているからである。本実施例1のドレインフォロワ回路は、MOSトランジスタ1,2,11と、入力端子4と、出力端子5と、バイアス端子6,7と、正及び負の電源端子8,9とから構成されている。
図1は、本発明に係るフォロワ回路の実施例1を説明するための回路図で、ドレインフォロワの実施例1の回路図である。ドレインフォロワと称しているのは、図1にも示しているようにドレイン端子11Dに現われる電圧を出力信号としているからである。本実施例1のドレインフォロワ回路は、MOSトランジスタ1,2,11と、入力端子4と、出力端子5と、バイアス端子6,7と、正及び負の電源端子8,9とから構成されている。
MOSトランジスタ1,11はPMOSトランジスタで、MOSトランジスタ2はNMOSトランジスタである。MOSトランジスタ1のソース1Sは、正の電源端子8に接続され、ゲート1Gは、第1のバイアス電圧が供給される第1のバイアス端子6に接続され、ドレイン1Dは、入力端子4に接続されているとともに、MOSトランジスタ11のソース11Sに接続されている。
MOSトランジスタ11のゲート11Gとドレイン11Dは、共通接続されているとともに、MOSトランジスタ2のドレイン2D及び出力端子5に接続されている。MOSトランジスタ2のソース2Sは、負の電源端子9に接続され、ゲート2Gは、第2のバイアス電圧が供給される第2のバイアス端子7に接続されている。
つまり、本発明の実施例1に係るフォロワ回路は、入力端子4から入力信号Vinを入力するソース11Sを有し、ゲート11Gとドレイン11Dとを共通接続した出力端子5から出力信号Voutを出力する第1のMOSトランジスタ11と、この第1のMOSトランジスタ11のソース11Sに接続された第1の電流源1と、第1のMOSトランジスタ11のドレイン11Dに接続された第2の電流源2とから構成されている。
次に、図1に示したドレインフォロワの動作について説明する。
MOSトランジスタ1と2は、電流源回路として動作し、その電流値は、それぞれのゲートに供給するバイアス電圧に依存するが、通常、これら2つの電流値は、同じ値Ipになるように設定しておく。入力端子4には信号電圧Vinが供給され、出力端子5には、出力電圧Voutが発生する。この場合の入力電圧Vinと出力電圧Voutの関係式は、入力端子から供給される電流が電流源の電流値Ipに比べて十分小さい場合は、以下の(4)式のように表すことができる。
Ip=(Wp/2Lp)μpCoxp(Vout−Vin−Vthp)2
・・・(4)
MOSトランジスタ1と2は、電流源回路として動作し、その電流値は、それぞれのゲートに供給するバイアス電圧に依存するが、通常、これら2つの電流値は、同じ値Ipになるように設定しておく。入力端子4には信号電圧Vinが供給され、出力端子5には、出力電圧Voutが発生する。この場合の入力電圧Vinと出力電圧Voutの関係式は、入力端子から供給される電流が電流源の電流値Ipに比べて十分小さい場合は、以下の(4)式のように表すことができる。
Ip=(Wp/2Lp)μpCoxp(Vout−Vin−Vthp)2
・・・(4)
ここで、Ipは、PMOSトランジスタ11のソース・ドレイン間に流れる電流、Wp、Lp、μp、Coxp、Vthpは、それぞれPMOSトランジスタ11のチャネル幅、チャネル長、キャリア移動度、単位面積あたりのゲート容量、閾値電圧である。上述した(4)式を変形して、以下の(5)式のように書き直すことができる。
Vout=Vin+Vthp−√{Ip/(Wp/2Lp)μpCoxp}
・・・(5)
Vout=Vin+Vthp−√{Ip/(Wp/2Lp)μpCoxp}
・・・(5)
ここで、電流Ipが一定であるので、PMOSトランジスタのオーバードライブ電圧√{Ip/(Wp/2Lp)μpCoxp}もまた一定値であり、閾値電圧Vthpも一定であるので、上述した(5)式より、出力電圧Voutは、入力電圧Vinに一定値を加えた値となり、レベルシフトすることがわかる。
特殊な場合を除いて、一般に、MOSトランジスタは、エンハンスメント型のものが用いられる。それによると、PMOSの場合、閾値電圧Vthpは負の値を有する。すなわち、上述した(5)式より、レベルシフト電圧量はいつも負の方向になる。すなわち、図1に示したドレインフォロワ回路を用いることによって、エンハンスメント型PMOSトランジスタで負の方向にレベルシフトさせることができた。このレベルシフト量は、PMOSトランジスタの閾値Vthpに依存しているので、PMOSトランジスタの閾値Vthpにオーバードライブ電圧を加えた値だけ負の方向にレベルシフトさせることができる。
<実施例2>
図2は、本発明に係るフォロワ回路の実施例2を説明するための回路図で、ドレインフォロワの実施例2の回路図である。この図2に示したドレインフォロワと、図1に示したドレインフォロワの違いは、図1が入力端子4と出力端子5の間にPMOSトランジスタ11が1個だけ設けられているのに対して、図2ではPMOSトランジスタ11,12が2個になっていることを除いてその他は同じである。
図2は、本発明に係るフォロワ回路の実施例2を説明するための回路図で、ドレインフォロワの実施例2の回路図である。この図2に示したドレインフォロワと、図1に示したドレインフォロワの違いは、図1が入力端子4と出力端子5の間にPMOSトランジスタ11が1個だけ設けられているのに対して、図2ではPMOSトランジスタ11,12が2個になっていることを除いてその他は同じである。
つまり、本発明の実施例2に係るフォロワ回路は、入力端子4から入力信号Vinを入力するソース11Sを有し、ゲート11Gとドレイン11Dを共通接続する第1のMOSトランジスタ11と、ソース12Sと第1のMOSトランジスタ11のドレイン11Dとを共通接続し、ゲート12Gとドレイン12Dとを共通接続した出力端子5から出力信号Voutを出力する第2のMOSトランジスタ12と、第1のMOSトランジスタ11のソース11Sに接続された第1の電流源1と、第2のMOSトランジスタ12のドレイン12Dに接続された第2の電流源2とから構成されている。
PMOSトランジスタが1個から2個に増えることによってレベルシフトの量は増加する。このレベルシフトの量は、実施例1の場合と同じように計算することで得ることができる。2つのPMOSトランジスタのサイズが同じ場合、以下の(6)式に出力電圧Voutと入力電圧Vinの関係を示す。
Vout=Vin+2Vthp−2√{Ip/(Wp/2Lp)μpCoxp}
・・・(6)
Vout=Vin+2Vthp−2√{Ip/(Wp/2Lp)μpCoxp}
・・・(6)
この場合、図1に示したドレインフォロワと比較してレベルシフト量が2倍になっている。同様にして入力端子と出力端子の間に入れるPMOSトランジスタの数を増加させるとレベルシフト量もトランジスタ数に応じて増加する。
<実施例3>
図3は、本発明に係るフォロワ回路の実施例3を説明するための回路図で、ドレインフォロワの実施例3の回路図である。この図3に示したドレインフォロワと、図1に示したドレインフォロワの違いは、図1が入力端子4と出力端子5の間にPMOSトランジスタ11が1個だけ設けられているのに対して、図3ではPMOSトランジスタ11,12,13が3個になっていることを除いてその他は同じである。
図3は、本発明に係るフォロワ回路の実施例3を説明するための回路図で、ドレインフォロワの実施例3の回路図である。この図3に示したドレインフォロワと、図1に示したドレインフォロワの違いは、図1が入力端子4と出力端子5の間にPMOSトランジスタ11が1個だけ設けられているのに対して、図3ではPMOSトランジスタ11,12,13が3個になっていることを除いてその他は同じである。
つまり、本発明の実施例3に係るフォロワ回路は、入力端子4から入力信号Vinを入力するソース11Sを有し、ゲート11Gとドレイン11Dとを共通接続する第1のMOSトランジスタ11と、ソース12Sと第1のMOSトランジスタ11のドレイン11Dとを共通接続し、ゲート12Gとドレイン12Dとを共通接続する第2のMOSトランジスタ12と、ソース13Sと第2のMOSトランジスタ12のドレイン12Dとを共通接続し、ゲート13Gとドレイン13Dとを共通接続した出力端子5から出力信号Voutを出力する第3のMOSトランジスタ13と、第1のMOSトランジスタ11のソース11Sに接続された第1の電流源1と、第3のMOSトランジスタ13のドレイン13Dに接続された第2の電流源2とから構成されている。
PMOSトランジスタが1個から3個に増えることによってレベルシフトの量は増加する。このレベルシフトの量は、実施例1の場合と同じように計算することで得ることができる。3つのPMOSトランジスタのサイズが同じ場合、以下の(7)式に出力電圧Voutと入力電圧Vinの関係を示す。
Vout=Vin+3Vthp−3√{Ip/(Wp/2Lp)μpCoxp}
・・・(7)
Vout=Vin+3Vthp−3√{Ip/(Wp/2Lp)μpCoxp}
・・・(7)
この場合、図1に示したドレインフォロワと比較してレベルシフト量が3倍になっている。同様にして入力端子と出力端子の間に入れるPMOSトランジスタの数を増加させるとレベルシフト量もトランジスタ数に応じて増加する。
<実施例4>
図4は、本発明に係るフォロワ回路の実施例4を説明するための回路図で、ドレインフォロワの実施例4の回路図である。この図4に示したドレインフォロワと、図1に示したドレインフォロワの違いは、図1が入力端子4と出力端子5の間にPMOSトランジスタ11が1個だけ設けられているのに対して、図4ではPMOSトランジスタ11,12,13・・・1nがn個になっていることを除いてその他は同じである。
図4は、本発明に係るフォロワ回路の実施例4を説明するための回路図で、ドレインフォロワの実施例4の回路図である。この図4に示したドレインフォロワと、図1に示したドレインフォロワの違いは、図1が入力端子4と出力端子5の間にPMOSトランジスタ11が1個だけ設けられているのに対して、図4ではPMOSトランジスタ11,12,13・・・1nがn個になっていることを除いてその他は同じである。
つまり、本発明の実施例5に係るフォロワ回路は、第1の電流源1と、第2の電流源2と、ソース端子1nS及びゲート1nGとドレイン1nDを共通接続した共通端子を有するn個のMOSトランジスタからなり、このn個のトランジスタの夫々のソース1nSと共通端子を互いに接続し、第1の電流源1と第2の電流源2の間に、縦続接続したMOSトランジスタ群と、第1の電流源1と、この第1の電流源1に接続するn個のMOSトランジスタのうちの第1番目のMOSトランジスタ11のソース11Sを接続した端子に入力信号Vinを入力するための入力端子4と、第2の電流源2と、この第2の電流源2に接続するn個のMOSトランジスタのうちの第n番目のMOSトランジスタ1nの共通端子を接続した端子に出力信号Voutを出力するための出力端子5とから構成されている。
PMOSトランジスタが1個からn個に増えることによってレベルシフトの量は格段に増加する。このレベルシフトの量は、実施例1の場合と同じように計算することで得ることができる。n個のPMOSトランジスタのサイズが同じ場合、以下の(8)式に出力電圧Voutと入力電圧Vinの関係を示す。
Vout=Vin+nVthp−n√{Ip/(Wp/2Lp)μpCoxp}
・・・(8)
Vout=Vin+nVthp−n√{Ip/(Wp/2Lp)μpCoxp}
・・・(8)
この場合、図1に示したドレインフォロワと比較してレベルシフト量がn倍になっている。このように、入力端子と出力端子の間に入れるPMOSトランジスタの数を増加させるとレベルシフト量もトランジスタ数に応じて増加する。
<実施例5>
図5は、本発明に係るフォロワ回路の実施例5を説明するための回路図で、ドレインフォロワの実施例5の回路図である。この図5に示したドレインフォロワと、図1に示したドレインフォロワの違いは、図1のPMOSトランジスタ11が、NMOSトランジスタ21に置き換わり、入力端子4と出力端子5の位置が入れ替ったことを除きその他は同じである。
図5は、本発明に係るフォロワ回路の実施例5を説明するための回路図で、ドレインフォロワの実施例5の回路図である。この図5に示したドレインフォロワと、図1に示したドレインフォロワの違いは、図1のPMOSトランジスタ11が、NMOSトランジスタ21に置き換わり、入力端子4と出力端子5の位置が入れ替ったことを除きその他は同じである。
つまり、本発明の実施例5に係るフォロワ回路は、入力端子4から入力信号Vinを入力するソース21Sを有し、ゲート21Gとドレイン21Dを共通接続した出力端子5から出力信号Voutを出力するMOSトランジスタ21と、このMOSトランジスタ21のドレイン21Dに接続された第1の電流源1と、MOSトランジスタ21のソース21Sに接続された第2の電流源2とから構成されている。
以下、実施例5のドレインフォロワの説明は、実施例1で説明したドレインフォロワと共通する所が多いので動作説明について一部簡略化して説明する。
MOSトランジスタ1と2は、電流源回路として動作し、その電流値は、それぞれのゲート端子6,7に供給するバイアス電圧に依存するが、通常、これら2つの電流値は同じ値Inになるように設定しておく。入力端子4には信号電圧Vinが供給され、出力端子5には出力電圧Voutが発生する。この場合の入力電圧Vinと出力電圧Voutの関係式は、入力端子から供給される電流が電流源の電流値Inに比べて十分小さい場合は、以下の(9)式のように表すことができる。
In=(Wn/2Ln)μnCoxn(Vout−Vin−Vthn)2
・・・(9)
In=(Wn/2Ln)μnCoxn(Vout−Vin−Vthn)2
・・・(9)
ここで、Inは、NMOSトランジスタ21のソース・ドレイン間に流れる電流、Wn、Ln、μn、Coxn、Vthnは、それぞれNMOSトランジスタ21のチャネル幅、チャネル長、キャリア移動度、単位面積あたりのゲート容量、閾値電圧である。上述した(9)式を変形して、以下の(10)式のように書き直すことができる。
Vout=Vin+Vthn+√{In/(Wn/2Ln)μnCoxn}
・・・(10)
Vout=Vin+Vthn+√{In/(Wn/2Ln)μnCoxn}
・・・(10)
ここで、電流Inが一定であるので、NMOSトランジスタのオーバードライブ電圧√{In/(Wn/2Ln)μnCoxn}もまた一定値であり、閾値電圧Vthnも一定であるので、上述した(10)式より、出力電圧Voutは、入力電圧Vinに一定値を加えた値となり、レベルシフトすることがわかる。
特殊な場合を除いて、一般に、MOSトランジスタはエンハンスメント型のものが用いられる。それによると、NMOSの場合、閾値電圧Vthnは正の値を有する。すなわち、上述した(10)式より、レベルシフト電圧量はいつも正の方向になる。すなわち、図5に示したドレインフォロワ回路を用いることによって、エンハンスメント型NMOSトランジスタで正の方向にレベルシフトさせることができた。このレベルシフト量は、NMOSトランジスタの閾値Vthnに依存しているので、NMOSトランジスタの閾値Vthnにオーバードライブ電圧を加えた値だけ正の方向にレベルシフトさせることができる。
<実施例6>
図6は、本発明に係るフォロワ回路の実施例6を説明するための回路図で、ドレインフォロワの実施例6の回路図である。この図6に示したドレインフォロワと、図5に示したドレインフォロワの違いは、図5が入力端子4と出力端子5の間にNMOSトランジスタ21が1個だけ設けられているのに対して、図6ではNMOSトランジスタ21・・・2nがn個になっていることを除いてその他は同じである。
図6は、本発明に係るフォロワ回路の実施例6を説明するための回路図で、ドレインフォロワの実施例6の回路図である。この図6に示したドレインフォロワと、図5に示したドレインフォロワの違いは、図5が入力端子4と出力端子5の間にNMOSトランジスタ21が1個だけ設けられているのに対して、図6ではNMOSトランジスタ21・・・2nがn個になっていることを除いてその他は同じである。
つまり、本発明の実施例6に係るフォロワ回路は、第1の電流源1と第2の電流源2との間に、第n−1番目のMOSトランジスタ2n−1のドレイン2n−1Dとソース2nSとを共通接続し、第n番目のゲート2nGとドレイン2nDとを共通接続した出力端子5から出力信号Voutを出力する第n番目のMOSトランジスタ2nを備えている。 この場合にも、図5に示したドレインフォロワと比較してレベルシフト量がn倍になっている。このように、入力端子と出力端子の間に入れるNMOSトランジスタの数を増加させるとレベルシフト量もトランジスタ数に応じて増加する。
本発明のドレインフォロワは、DC(直流)信号から高周波の信号まで、NMOSトランジスタを用いて信号を正の電源電圧側に上げる、或はPMOSトランジスタを用いて信号を負の電源電圧側に下げることのできるレベルシフタを提供することができる。この回路の提供によってレベルシフト回路のバリエーションがより豊富になる。例えば、CMOSプロセスではなく、より安価に提供できるNMOSあるいはPMOSのみのプロセスにおいて利用の道が広がるので、安価なプロセスを利用できる可能性が増える。
1,2,11,12,13,21 MOSトランジスタ
4,53 入力端子
5,54 出力端子
6,7,55 バイアス端子
9,56 負電源端子
8,57 正電源端子
4,53 入力端子
5,54 出力端子
6,7,55 バイアス端子
9,56 負電源端子
8,57 正電源端子
Claims (3)
- 入力端子から入力信号を入力するソースを有し、ゲートとドレインとを共通接続した出力端子から出力信号を出力する第1のMOSトランジスタと、
前記第1のMOSトランジスタの前記ソースに接続された第1の電流源と、
前記第1のMOSトランジスタの前記ドレインに接続された第2の電流源と
を備えていることを特徴とするフォロワ回路。 - 前記第1のMOSトランジスタと前記第2の電流源との間に、前記第1のMOSトランジスタの前記ドレインとソースとを共通接続し、ゲートとドレインとを共通接続した出力端子から出力信号を出力する第2のMOSトランジスタを備えていることを特徴とする請求項1に記載のフォロワ回路。
- 前記第1の電流源と前記第2の電流源との間に、第n−1番目のMOSトランジスタのドレインと第n番目のソースとを共通接続し、第n番目のゲートとドレインとを共通接続した出力端子から出力信号を出力する第n番目のMOSトランジスタを備えていることを特徴とする請求項1に記載のフォロワ回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2008305272A JP2010130554A (ja) | 2008-11-28 | 2008-11-28 | フォロワ回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2008305272A JP2010130554A (ja) | 2008-11-28 | 2008-11-28 | フォロワ回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2010130554A true JP2010130554A (ja) | 2010-06-10 |
Family
ID=42330569
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2008305272A Pending JP2010130554A (ja) | 2008-11-28 | 2008-11-28 | フォロワ回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2010130554A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN114442716A (zh) * | 2022-01-12 | 2022-05-06 | 普冉半导体(上海)股份有限公司 | 一种精确高速电压跟随电路及集成电路 |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0385803A (ja) * | 1989-08-29 | 1991-04-11 | Fujitsu Ltd | レベルシフト回路 |
JPH0567933A (ja) * | 1991-09-06 | 1993-03-19 | Toshiba Corp | レベルシフト回路 |
-
2008
- 2008-11-28 JP JP2008305272A patent/JP2010130554A/ja active Pending
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0385803A (ja) * | 1989-08-29 | 1991-04-11 | Fujitsu Ltd | レベルシフト回路 |
JPH0567933A (ja) * | 1991-09-06 | 1993-03-19 | Toshiba Corp | レベルシフト回路 |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN114442716A (zh) * | 2022-01-12 | 2022-05-06 | 普冉半导体(上海)股份有限公司 | 一种精确高速电压跟随电路及集成电路 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP5048081B2 (ja) | バッファおよび表示装置 | |
JP4475309B2 (ja) | コンパレータ | |
JP5431992B2 (ja) | トランスミッションゲート及び半導体装置 | |
US7750687B2 (en) | Circuit arrangement comprising a level shifter and method | |
JP2008104063A (ja) | バッファ回路 | |
KR20120016594A (ko) | 레벨 이동 회로 및 디스플레이 드라이버회로 | |
JP2005354266A (ja) | 電圧比較器回路 | |
JP4481314B2 (ja) | 信号変換回路 | |
KR101532271B1 (ko) | 저전력 고속 레벨 쉬프터 | |
JP2007129512A (ja) | パワーアンプおよびそのアイドリング電流設定回路 | |
US7355450B1 (en) | Differential input buffers for low power supply | |
US9811105B2 (en) | Reference voltage circuit | |
US9436023B2 (en) | Operational amplifier | |
JP2009533929A (ja) | 電子回路 | |
JP2012080207A (ja) | レベルシフト回路 | |
JP2018174477A (ja) | トランスコンダクタンス増幅器 | |
JP2010130554A (ja) | フォロワ回路 | |
JP6076725B2 (ja) | レベルシフト回路 | |
US10063236B2 (en) | Low-voltage differential signaling transmitter and receiver | |
JP2008177755A (ja) | レベルシフト回路およびそれを用いた半導体装置 | |
JP2005328464A (ja) | 増幅器及びこれを用いた液晶ディスプレイ装置 | |
JP4588436B2 (ja) | レベルシフタ回路 | |
JP6610223B2 (ja) | 半導体集積回路 | |
JP4183599B2 (ja) | 差動出力回路 | |
JP2005191630A (ja) | レベルシフト回路 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20110622 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20120523 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20120525 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20120928 |