JP2010098152A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法 Download PDFInfo
- Publication number
- JP2010098152A JP2010098152A JP2008268209A JP2008268209A JP2010098152A JP 2010098152 A JP2010098152 A JP 2010098152A JP 2008268209 A JP2008268209 A JP 2008268209A JP 2008268209 A JP2008268209 A JP 2008268209A JP 2010098152 A JP2010098152 A JP 2010098152A
- Authority
- JP
- Japan
- Prior art keywords
- transistor region
- film
- breakdown voltage
- voltage transistor
- mask
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Images
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
【課題】本発明は、半導体装置の製造方法等に関し、ゲート絶縁膜へのプラズマダメージをなくし、ゲート絶縁膜の信頼性を向上させることのできる半導体装置の製造方法を提供する。
【解決手段】本発明に係る半導体装置の製造方法は、MONOS型メモリトランジスタ領域101及びトランジスタ領域100を同一の半導体基板に有する場合、MONOS型メモリトランジスタ領域101にトンネル酸化膜7を形成し、そのトンネル酸化膜7上及びトランジスタ領域のゲート絶縁膜5上に窒化シリコン膜8を形成し、窒化シリコン膜上に酸化シリコン膜9を形成する工程と、MONOS型メモリトランジスタ領域101にマスク膜10を形成し、マスク膜10をマスクとして酸化シリコン膜9を除去する工程と、マスク膜10をマスクとして窒化シリコン膜8を熱燐酸によるウェットエッチングにより除去する工程とを具備することを特徴とする。
【選択図】図3
【解決手段】本発明に係る半導体装置の製造方法は、MONOS型メモリトランジスタ領域101及びトランジスタ領域100を同一の半導体基板に有する場合、MONOS型メモリトランジスタ領域101にトンネル酸化膜7を形成し、そのトンネル酸化膜7上及びトランジスタ領域のゲート絶縁膜5上に窒化シリコン膜8を形成し、窒化シリコン膜上に酸化シリコン膜9を形成する工程と、MONOS型メモリトランジスタ領域101にマスク膜10を形成し、マスク膜10をマスクとして酸化シリコン膜9を除去する工程と、マスク膜10をマスクとして窒化シリコン膜8を熱燐酸によるウェットエッチングにより除去する工程とを具備することを特徴とする。
【選択図】図3
Description
本発明は、半導体装置の製造方法等に係わり、特にゲート絶縁膜へのプラズマダメージをなくすことにより、ゲート絶縁膜の信頼性を向上させることのできる半導体装置の製造方法等に関する。
従来、高耐圧トランジスタ、低耐圧トランジスタ及びMONOS型メモリトランジスタ等の複数の異なるトランジスタを同一の半導体チップ内に有する半導体装置がある。
この場合、高耐圧トランジスタ、低耐圧トランジスタ及びMONOS型メモリトランジスタの混載プロセスにおける形成フローは、高耐圧トランジスタのゲート絶縁膜を形成後、MONOS型メモリトランジスタで必要とされるNO膜(窒化膜、酸化膜)を全デバイス領域に堆積させた後、MONOS領域をレジストで覆い、MONOS領域以外の領域においてNO膜を除去している。
また、NO膜は、例えばトンネル酸化膜、窒化シリコン膜及び酸化シリコン膜の3層による積層構造であり、MONOS領域以外の領域においてNO膜を除去する際にはフォトリソグラフィー法及びドライエッチング法が用いられる(例えば特許文献1参照)。
上述したように従来の半導体装置の製造方法では、MONOS型メモリトランジスタ以外のトランジスタである高耐圧トランジスタのゲート絶縁膜上にNO膜が形成された後に、NO膜をドライエッチングで除去している。この際に、高耐圧トランジスタのゲート絶縁膜へドライエッチングによるプラズマダメージが加わる。その結果、高耐圧トランジスタにおけるゲート絶縁膜の信頼性が損なわれる。
本発明に係る態様は、ドライエッチングではなくウェットエッチングを採用することでゲート絶縁膜へのプラズマダメージをなくすことにより、ゲート絶縁膜の信頼性を向上させることのできる半導体装置の製造方法である。
上記課題を解決するため、本発明の一態様に係る半導体装置の製造方法は、MONOS型メモリトランジスタ領域及びトランジスタ領域を同一の半導体基板に有する半導体装置の製造方法において、
前記トランジスタ領域の前記半導体基板上にゲート絶縁膜を形成する工程と、
前記MONOS型メモリトランジスタ領域の前記半導体基板上にトンネル酸化膜を形成し、前記MONOS型メモリトランジスタ領域の前記トンネル酸化膜上及び前記トランジスタ領域の前記ゲート絶縁膜上に窒化シリコン膜を形成し、前記窒化シリコン膜上に酸化シリコン膜を形成する工程と、
前記MONOS型メモリトランジスタ領域の前記酸化シリコン膜上にマスク膜を形成し、前記マスク膜をマスクとして前記トランジスタ領域の前記酸化シリコン膜を除去する工程と、
前記マスク膜をマスクとして前記トランジスタ領域の前記窒化シリコン膜を熱燐酸によるウェットエッチングにより除去する工程と、
を具備することを特徴とする。
前記トランジスタ領域の前記半導体基板上にゲート絶縁膜を形成する工程と、
前記MONOS型メモリトランジスタ領域の前記半導体基板上にトンネル酸化膜を形成し、前記MONOS型メモリトランジスタ領域の前記トンネル酸化膜上及び前記トランジスタ領域の前記ゲート絶縁膜上に窒化シリコン膜を形成し、前記窒化シリコン膜上に酸化シリコン膜を形成する工程と、
前記MONOS型メモリトランジスタ領域の前記酸化シリコン膜上にマスク膜を形成し、前記マスク膜をマスクとして前記トランジスタ領域の前記酸化シリコン膜を除去する工程と、
前記マスク膜をマスクとして前記トランジスタ領域の前記窒化シリコン膜を熱燐酸によるウェットエッチングにより除去する工程と、
を具備することを特徴とする。
上記半導体装置の製造方法によれば、前記トランジスタ領域の前記窒化シリコン膜を熱燐酸によるウェットエッチングにより除去している。これにより、ドライエッチングで除去する場合とは違い、前記トランジスタ領域におけるプラズマダメージが生じることは無い。その結果、前記トランジスタ領域におけるゲート絶縁膜の信頼性が向上する。
本発明の一態様に係る半導体装置の製造方法は、MONOS型メモリトランジスタ領域、高耐圧トランジスタ領域及び低耐圧トランジスタ領域を同一の半導体基板に有する半導体装置の製造方法において、
前記高耐圧トランジスタ領域の前記半導体基板上にゲート絶縁膜を形成する工程と、
前記MONOS型メモリトランジスタ領域の前記半導体基板上及び前記低耐圧トランジスタ領域の前記半導体基板上にトンネル酸化膜を形成し、前記トンネル酸化膜上及び前記高耐圧トランジスタ領域の前記ゲート絶縁膜上に窒化シリコン膜を形成し、前記窒化シリコン膜上に酸化シリコン膜を形成する工程と、
前記MONOS型メモリトランジスタ領域の前記酸化シリコン膜上にマスク膜を形成し、前記マスク膜をマスクとして前記高耐圧トランジスタ領域及び前記低耐圧トランジスタ領域それぞれの前記酸化シリコン膜を除去する工程と、
前記マスク膜をマスクとして前記高耐圧トランジスタ領域及び前記低耐圧トランジスタ領域それぞれの前記窒化シリコン膜を熱燐酸によるウェットエッチングにより除去する工程と、
を具備することを特徴とする。
前記高耐圧トランジスタ領域の前記半導体基板上にゲート絶縁膜を形成する工程と、
前記MONOS型メモリトランジスタ領域の前記半導体基板上及び前記低耐圧トランジスタ領域の前記半導体基板上にトンネル酸化膜を形成し、前記トンネル酸化膜上及び前記高耐圧トランジスタ領域の前記ゲート絶縁膜上に窒化シリコン膜を形成し、前記窒化シリコン膜上に酸化シリコン膜を形成する工程と、
前記MONOS型メモリトランジスタ領域の前記酸化シリコン膜上にマスク膜を形成し、前記マスク膜をマスクとして前記高耐圧トランジスタ領域及び前記低耐圧トランジスタ領域それぞれの前記酸化シリコン膜を除去する工程と、
前記マスク膜をマスクとして前記高耐圧トランジスタ領域及び前記低耐圧トランジスタ領域それぞれの前記窒化シリコン膜を熱燐酸によるウェットエッチングにより除去する工程と、
を具備することを特徴とする。
また、本発明の一態様に係る半導体装置の製造方法において、前記酸化シリコン膜を除去する工程は、前記酸化シリコン膜をフッ酸によるウェットエッチングにより除去する工程であることが好ましい。
本発明の一態様に係る半導体装置の製造方法は、MONOS型メモリトランジスタ領域、高耐圧トランジスタ領域及び低耐圧トランジスタ領域を同一の半導体基板に有する半導体装置の製造方法において、
前記MONOS型メモリトランジスタ領域、前記高耐圧トランジスタ領域及び前記低耐圧トランジスタ領域それぞれの前記半導体基板上に第1の酸化シリコン膜を形成し、前記第1の酸化シリコン膜上に第1の窒化シリコン膜を形成する工程と、
前記高耐圧トランジスタ領域の前記第1の窒化シリコン膜及び前記第1の酸化シリコン膜を除去する工程と、
前記MONOS型メモリトランジスタ領域及び前記低耐圧トランジスタ領域それぞれの前記第1の窒化シリコン膜をマスクとする選択酸化法により前記高耐圧トランジスタ領域の前記半導体基板上にゲート絶縁膜を形成する工程と、
前記MONOS型メモリトランジスタ領域及び前記低耐圧トランジスタ領域それぞれの前記第1の窒化シリコン膜を除去する工程と、
前記高耐圧トランジスタ領域及び前記低耐圧トランジスタ領域それぞれを第1のマスク膜で覆い、前記第1のマスク膜をマスクとして前記MONOS型メモリトランジスタ領域の前記第1の酸化シリコン膜を除去する工程と、
前記第2のマスク膜を除去する工程と、
前記MONOS型メモリトランジスタ領域の前記半導体基板上にトンネル酸化膜を形成し、前記トンネル酸化膜上、前記高耐圧トランジスタ領域の前記ゲート絶縁膜上及び前記低耐圧トランジスタ領域の前記第1の酸化シリコン膜上に第2の窒化シリコン膜を形成し、前記第2の窒化シリコン膜上に第2の酸化シリコン膜を形成する工程と、
前記MONOS型メモリトランジスタ領域の前記第2の酸化シリコン膜上に第2のマスク膜を形成し、前記第2のマスク膜をマスクとして前記高耐圧トランジスタ領域及び前記低耐圧トランジスタ領域それぞれの前記第2の酸化シリコン膜を除去する工程と、
前記第2のマスク膜をマスクとして前記高耐圧トランジスタ領域及び前記低耐圧トランジスタ領域それぞれの前記第2の窒化シリコン膜を熱燐酸によるウェットエッチングにより除去する工程と、
を具備することを特徴とする。
前記MONOS型メモリトランジスタ領域、前記高耐圧トランジスタ領域及び前記低耐圧トランジスタ領域それぞれの前記半導体基板上に第1の酸化シリコン膜を形成し、前記第1の酸化シリコン膜上に第1の窒化シリコン膜を形成する工程と、
前記高耐圧トランジスタ領域の前記第1の窒化シリコン膜及び前記第1の酸化シリコン膜を除去する工程と、
前記MONOS型メモリトランジスタ領域及び前記低耐圧トランジスタ領域それぞれの前記第1の窒化シリコン膜をマスクとする選択酸化法により前記高耐圧トランジスタ領域の前記半導体基板上にゲート絶縁膜を形成する工程と、
前記MONOS型メモリトランジスタ領域及び前記低耐圧トランジスタ領域それぞれの前記第1の窒化シリコン膜を除去する工程と、
前記高耐圧トランジスタ領域及び前記低耐圧トランジスタ領域それぞれを第1のマスク膜で覆い、前記第1のマスク膜をマスクとして前記MONOS型メモリトランジスタ領域の前記第1の酸化シリコン膜を除去する工程と、
前記第2のマスク膜を除去する工程と、
前記MONOS型メモリトランジスタ領域の前記半導体基板上にトンネル酸化膜を形成し、前記トンネル酸化膜上、前記高耐圧トランジスタ領域の前記ゲート絶縁膜上及び前記低耐圧トランジスタ領域の前記第1の酸化シリコン膜上に第2の窒化シリコン膜を形成し、前記第2の窒化シリコン膜上に第2の酸化シリコン膜を形成する工程と、
前記MONOS型メモリトランジスタ領域の前記第2の酸化シリコン膜上に第2のマスク膜を形成し、前記第2のマスク膜をマスクとして前記高耐圧トランジスタ領域及び前記低耐圧トランジスタ領域それぞれの前記第2の酸化シリコン膜を除去する工程と、
前記第2のマスク膜をマスクとして前記高耐圧トランジスタ領域及び前記低耐圧トランジスタ領域それぞれの前記第2の窒化シリコン膜を熱燐酸によるウェットエッチングにより除去する工程と、
を具備することを特徴とする。
以下、図を参照して本発明の実施形態について説明する。
図1〜図4は、本発明の実施形態に係る半導体装置の製造方法を示す断面図である。また、図1〜図4に示す半導体装置は、同一基板上に高耐圧(HV)トランジスタ領域100、MONOS領域101及び低耐圧(LV)トランジスタ領域102が混載して有する。
図1〜図4は、本発明の実施形態に係る半導体装置の製造方法を示す断面図である。また、図1〜図4に示す半導体装置は、同一基板上に高耐圧(HV)トランジスタ領域100、MONOS領域101及び低耐圧(LV)トランジスタ領域102が混載して有する。
まず、図1(a)に示すように、シリコン基板1の表面上に素子分離膜としてのLOCOS酸化膜2とオフセット膜2aを形成する。次いで、シリコン基板1上に図示せぬレジストパターンを形成し、このレジストパターンをマスクとしてシリコン基板1にN型不純物イオンを注入する。これにより、高耐圧トランジスタ領域100にN型ウェル領域19が形成される。その後、レジストパターンを剥離する。
次いで、シリコン基板1上に図示せぬレジストパターンを形成し、このレジストパターンをマスクとしてシリコン基板1にN型不純物イオンを注入することにより、高耐圧トランジスタ領域100に図示せぬN型不純物層を形成する。その後、シリコン基板1に熱処理を施すことによって、高耐圧トランジスタ領域100の図示せぬN型不純物層が拡散され、N型オフセット領域20が形成される。その後、シリコン基板1の全面上に熱酸化法にて酸化シリコン膜3を形成する。これにより、高耐圧トランジスタ領域100のシリコン基板1上には10nmの酸化膜が堆積していることとなる。
次いで、図1(b)に示すように、酸化シリコン膜3上にCVD(Chemical Vapor Deposition)法にて窒化シリコン膜4を形成する。
その後、図1(c)に示すように、高耐圧トランジスタ領域100の窒化シリコン膜4が露出するようにレジストパターン(図示せぬ)を形成する。このレジストパターンをマスクにして高耐圧トランジスタ領域100の窒化シリコン膜4をエッチングにて除去する。これにより、高耐圧トランジスタ領域100のシリコン基板1上には7nmの酸化膜が形成されていることとなる。その後、レジストパターン(図示せぬ)を除去し、窒化シリコン膜4をマスクにして、フッ酸によるウェットエッチングを行うことにより、高耐圧トランジスタ領域100の酸化シリコン膜3を除去する。これにより、高耐圧トランジスタ領域100のシリコン基板1上に形成している酸化膜は除去される。
次いで、図1(d)に示すように、高耐圧トランジスタ領域100に、選択熱酸化法にて第1のゲート絶縁膜5を形成する。この際に、MONOS領域101及び低耐圧トランジスタ領域102に形成されている酸化シリコン膜3及び窒化シリコン膜4は、選択熱酸化用のマスクとして用いられる。これにより、高耐圧トランジスタ領域100のシリコン基板1上には67nmの第1のゲート絶縁膜5が堆積していることとなる。
次いで、図2(a)に示すように、MONOS領域101及び低耐圧トランジスタ領域102において、酸化シリコン膜3上に形成されている窒化シリコン膜4を除去する。この際に、窒化シリコン膜4は、フッ酸及び熱燐酸によるウェットエッチングにより除去される。これにより、高耐圧トランジスタ領域100のシリコン基板1上には62nmの第1のゲート絶縁膜5が堆積していることとなる。
次いで、シリコン基板1上に図示せぬレジストパターンを形成し、このレジストパターンをマスクとしてシリコン基板1にN型不純物イオンを注入する。これにより、MONOS領域101にN型ウェル領域22が形成されるとともに、低耐圧トランジスタ領域102にN型ウェル領域24が形成される。その後、レジストパターンを剥離する。
次いで、図2(b)に示すように、高耐圧トランジスタ領域100及び低耐圧トランジスタ領域102を覆うように第1のレジストパターン6を形成する。次いで、第1のレジストパターン6をマスクにしてMONOS領域101の酸化シリコン膜3をフッ酸にて除去する。その後、第1のレジストパターン6を剥離する。
次いで、図2(c)に示すように、高耐圧トランジスタ領域100、MONOS領域101及び低耐圧トランジスタ領域102を含む基板全面に、熱酸化法にてトンネル酸化膜7を膜厚3.8nmまで形成する。また、熱酸化法にて形成されるトンネル酸化膜7は、酸化シリコン膜3及び第1のゲート絶縁膜5と膜質が同じである為、高耐圧トランジスタ領域100及び低耐圧トランジスタ領域102においては、参照符号7を付していない。これにより、高耐圧トランジスタ領域100のシリコン基板1上には63nmの第1のゲート絶縁膜5が形成されていることとなる。次いで、トンネル酸化膜7上にCVD法にて窒化シリコン膜8を膜厚4.5nm形成し、窒化シリコン膜8上に酸化シリコン膜9を膜厚8.5nm形成し、それぞれの膜を積層して形成する。
次いで、図2(d)に示すように、MONOS領域101を覆うように第2のレジストパターン10を形成する。
次いで、図3(a)に示すように、第2のレジストパターン10をマスクにして、高耐圧トランジスタ領域100及び低耐圧トランジスタ領域102の露出している酸化シリコン膜9をフッ酸によるウェットエッチングにて除去する。なお、ここでは、酸化シリコン膜9をフッ酸によるウェットエッチングにて除去しているが、酸化シリコン膜9をドライエッチングにて除去しても良い。
次いで、図3(b)に示すように、第2のレジストパターン10を剥離後、熱燐酸によるウェットエッチングにて、高耐圧トランジスタ領域100及び低耐圧トランジスタ領域102の窒化シリコン膜8を除去する。熱燐酸によるウェットエッチングは、窒化シリコン膜と酸化シリコン膜との選択比が高いため、MONOS領域101の酸化シリコン膜9がエッチングされることなく、高耐圧トランジスタ領域100及び低耐圧トランジスタ領域102の窒化シリコン膜8を除去することができる。また、高耐圧トランジスタ領域100においては、窒化シリコン膜8の下層に形成されている第1のゲート絶縁膜5の膜減りもほとんどない。
次いで、図3(c)に示すように、高耐圧トランジスタ領域100及びMONOS領域101を覆うように第3のレジストパターン11を形成する。その後、第3のレジストパターン11をマスクにして、低耐圧トランジスタ領域102の露出している酸化シリコン膜3をフッ酸によるウェットエッチングにて除去する。
次いで、図4(a)に示すように、第3のレジストパターン11を剥離後、熱酸化法にて低耐圧トランジスタ領域102の第2のゲート絶縁膜12を形成する。これにより、高耐圧トランジスタ領域100のシリコン基板1上には70nmの第1のゲート絶縁膜5が形成されていることとなる。
次いで、図4(b)に示すように、高耐圧トランジスタ領域100、MONOS領域101及び低耐圧トランジスタ領域102を含む基板全面上にCVD法にてポリシリコン膜14を成膜する。その後、ポリシリコン膜14上に第4のレジストパターン13を形成する。
次いで、図4(c)に示すように、第4のレジストパターン13をマスクにしてドライエッチングにてポリシリコン膜14を加工することによって、高耐圧トランジスタ領域100、MONOS領域101及び低耐圧トランジスタ領域102においてそれぞれゲート電極14が形成される。
次いで、図4(d)に示すように、第4のレジストパターン13を剥離後、MONOS領域101及び低耐圧トランジスタ領域102において、シリコン基板1に低濃度不純物層によるLDD(Lightly Doped Drain)領域16、17を形成する。次いで、ゲート電極14の側壁にサイドウォール15を形成する。その後、高耐圧トランジスタ領域100、MONOS領域101及び低耐圧トランジスタ領域102において、シリコン基板1に不純物層によるソース・ドレイン領域の拡散層18、21、23を形成する。また、高耐圧トランジスタ領域100に形成されている酸化シリコン膜3は、トランジスタ形成プロセス中に除去される。
以上、本発明の実施形態によれば、高耐圧トランジスタ領域100及び低耐圧トランジスタ領域102において、図3(a),(b)に示すように、第2の酸化シリコン膜9をフッ酸によるウェットエッチングで除去し、窒化シリコン膜8を熱燐酸によるウェットエッチングにて除去している。その為、ドライエッチングで除去する場合とは違い、高耐圧トランジスタ領域100及び低耐圧トランジスタ領域102におけるプラズマダメージが生じることは無い。その結果、高耐圧トランジスタにおけるゲート絶縁膜の信頼性が向上する。
また、高耐圧トランジスタ領域100の第1のゲート絶縁膜5上の第2の酸化シリコン膜9及び窒化シリコン膜8を、従来技術のようにドライエッチングにて除去すると第1のゲート絶縁膜5まで膜減りするのに対し、本実施形態のようにウェットエッチングにて除去すると第1のゲート絶縁膜5はほとんど膜減りしない。そのため、図1(d)に示す工程で第1のゲート絶縁膜を熱酸化する酸化時間を従来技術に比べて短くすることができる。
また、図2(c)に示す工程でバッチ式のCVD法にて窒化シリコン膜8及び第2の酸化シリコン膜9を成膜した場合、シリコン基板1の裏面にも窒化シリコン膜及び第2の酸化シリコン膜が堆積してしまう(図示せず)。従来技術のように、第2の酸化シリコン膜9及び窒化シリコン膜8をドライエッチングにて除去すると、裏面に堆積された窒化シリコン膜及び第2の酸化シリコン膜は除去されず、その結果、膜ストレスによるシリコン基板(ウェハ)1の反りの原因となることがある。これに対し、本実施形態では、窒化シリコン膜8及び第2の酸化シリコン膜9の除去をエッチング槽に浸漬させる方式のウェットエッチングで行うことにより、裏面に堆積された窒化シリコン膜及び第2の酸化シリコン膜が除去され、その結果、膜ストレスによるウェハ1の反りの発生を抑制できる。
尚、本発明は上述した実施形態に限定されるものではなく、本発明の主旨を逸脱しない範囲内で種々変更して実施することが可能である。
1・・・シリコン基板、2・・・LOCOS酸化膜、2a・・・オフセット膜、3,9・・・酸化シリコン膜、4,8・・・窒化シリコン膜、5・・・第1のゲート絶縁膜、6・・・第1のレジストパターン、7・・・トンネル酸化膜、10・・・第2のレジストパターン、11・・・第3のレジストパターン、12・・・第2のゲート絶縁膜、13・・・第4のレジストパターン、14・・・ゲート電極(ポリシリコン膜)、15・・・サイドウォール、16,17・・・LDD領域、18,21,23・・・ソース・ドレイン領域、19,22・・・N型ウェル領域、20・・・N型オフセット領域、100・・・高耐圧トランジスタ領域、101・・・MONOS領域、102・・・低耐圧トランジスタ領域
Claims (4)
- MONOS型メモリトランジスタ領域及びトランジスタ領域を同一の半導体基板に有する半導体装置の製造方法において、
前記トランジスタ領域の前記半導体基板上にゲート絶縁膜を形成する工程と、
前記MONOS型メモリトランジスタ領域の前記半導体基板上にトンネル酸化膜を形成し、前記MONOS型メモリトランジスタ領域の前記トンネル酸化膜上及び前記トランジスタ領域の前記ゲート絶縁膜上に窒化シリコン膜を形成し、前記窒化シリコン膜上に酸化シリコン膜を形成する工程と、
前記MONOS型メモリトランジスタ領域の前記酸化シリコン膜上にマスク膜を形成し、前記マスク膜をマスクとして前記トランジスタ領域の前記酸化シリコン膜を除去する工程と、
前記マスク膜をマスクとして前記トランジスタ領域の前記窒化シリコン膜を熱燐酸によるウェットエッチングにより除去する工程と、
を具備することを特徴とする半導体装置の製造方法。 - MONOS型メモリトランジスタ領域、高耐圧トランジスタ領域及び低耐圧トランジスタ領域を同一の半導体基板に有する半導体装置の製造方法において、
前記高耐圧トランジスタ領域の前記半導体基板上にゲート絶縁膜を形成する工程と、
前記MONOS型メモリトランジスタ領域の前記半導体基板上及び前記低耐圧トランジスタ領域の前記半導体基板上にトンネル酸化膜を形成し、前記トンネル酸化膜上及び前記高耐圧トランジスタ領域の前記ゲート絶縁膜上に窒化シリコン膜を形成し、前記窒化シリコン膜上に酸化シリコン膜を形成する工程と、
前記MONOS型メモリトランジスタ領域の前記酸化シリコン膜上にマスク膜を形成し、前記マスク膜をマスクとして前記高耐圧トランジスタ領域及び前記低耐圧トランジスタ領域それぞれの前記酸化シリコン膜を除去する工程と、
前記マスク膜をマスクとして前記高耐圧トランジスタ領域及び前記低耐圧トランジスタ領域それぞれの前記窒化シリコン膜を熱燐酸によるウェットエッチングにより除去する工程と、
を具備することを特徴とする半導体装置の製造方法。 - 請求項1又は2において、前記酸化シリコン膜を除去する工程は、前記酸化シリコン膜をフッ酸によるウェットエッチングにより除去する工程であることを特徴とする半導体装置の製造方法。
- MONOS型メモリトランジスタ領域、高耐圧トランジスタ領域及び低耐圧トランジスタ領域を同一の半導体基板に有する半導体装置の製造方法において、
前記MONOS型メモリトランジスタ領域、前記高耐圧トランジスタ領域及び前記低耐圧トランジスタ領域それぞれの前記半導体基板上に第1の酸化シリコン膜を形成し、前記第1の酸化シリコン膜上に第1の窒化シリコン膜を形成する工程と、
前記高耐圧トランジスタ領域の前記第1の窒化シリコン膜及び前記第1の酸化シリコン膜を除去する工程と、
前記MONOS型メモリトランジスタ領域及び前記低耐圧トランジスタ領域それぞれの前記第1の窒化シリコン膜をマスクとする選択酸化法により前記高耐圧トランジスタ領域の前記半導体基板上にゲート絶縁膜を形成する工程と、
前記MONOS型メモリトランジスタ領域及び前記低耐圧トランジスタ領域それぞれの前記第1の窒化シリコン膜を除去する工程と、
前記高耐圧トランジスタ領域及び前記低耐圧トランジスタ領域それぞれを第1のマスク膜で覆い、前記第1のマスク膜をマスクとして前記MONOS型メモリトランジスタ領域の前記第1の酸化シリコン膜を除去する工程と、
前記第2のマスク膜を除去する工程と、
前記MONOS型メモリトランジスタ領域の前記半導体基板上にトンネル酸化膜を形成し、前記トンネル酸化膜上、前記高耐圧トランジスタ領域の前記ゲート絶縁膜上及び前記低耐圧トランジスタ領域の前記第1の酸化シリコン膜上に第2の窒化シリコン膜を形成し、前記第2の窒化シリコン膜上に第2の酸化シリコン膜を形成する工程と、
前記MONOS型メモリトランジスタ領域の前記第2の酸化シリコン膜上に第2のマスク膜を形成し、前記第2のマスク膜をマスクとして前記高耐圧トランジスタ領域及び前記低耐圧トランジスタ領域それぞれの前記第2の酸化シリコン膜を除去する工程と、
前記第2のマスク膜をマスクとして前記高耐圧トランジスタ領域及び前記低耐圧トランジスタ領域それぞれの前記第2の窒化シリコン膜を熱燐酸によるウェットエッチングにより除去する工程と、
を具備することを特徴とする半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2008268209A JP2010098152A (ja) | 2008-10-17 | 2008-10-17 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2008268209A JP2010098152A (ja) | 2008-10-17 | 2008-10-17 | 半導体装置の製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2010098152A true JP2010098152A (ja) | 2010-04-30 |
Family
ID=42259626
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2008268209A Withdrawn JP2010098152A (ja) | 2008-10-17 | 2008-10-17 | 半導体装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2010098152A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2014187238A (ja) * | 2013-03-25 | 2014-10-02 | Toyoda Gosei Co Ltd | Mis型半導体装置の製造方法 |
-
2008
- 2008-10-17 JP JP2008268209A patent/JP2010098152A/ja not_active Withdrawn
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2014187238A (ja) * | 2013-03-25 | 2014-10-02 | Toyoda Gosei Co Ltd | Mis型半導体装置の製造方法 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US20070013070A1 (en) | Semiconductor devices and methods of manufacture thereof | |
KR20070082921A (ko) | 핀형 전계 효과 트랜지스터의 소자 분리막 제조 방법 및핀형 전계 효과 트랜지스터의 제조방법 | |
JP2005353892A (ja) | 半導体基板、半導体装置及びその製造方法 | |
JP2008021935A (ja) | 電子デバイス及びその製造方法 | |
JP2009267027A (ja) | 半導体装置及びその製造方法 | |
JP4472434B2 (ja) | 半導体装置の製造方法 | |
JP2010098152A (ja) | 半導体装置の製造方法 | |
JP2002164537A (ja) | 半導体装置及びその製造方法 | |
JP2006310484A (ja) | 半導体装置の製造方法 | |
JP2010109049A (ja) | 半導体装置の製造方法 | |
JP2004179301A (ja) | 半導体集積回路装置の製造方法 | |
JP5458547B2 (ja) | 半導体装置の製造方法 | |
US20080227266A1 (en) | Method of STI corner rounding using nitridation and high temperature thermal processing | |
JP2013048161A (ja) | 半導体装置の製造方法 | |
CN111477590B (zh) | 栅极制作方法 | |
TWI271818B (en) | Method for fabricating semiconductor device | |
JP2006179635A (ja) | Cmos半導体装置 | |
JP2005209836A (ja) | 半導体装置の製造方法 | |
JP2006294959A (ja) | 半導体装置の製造方法及び半導体基板 | |
TWI304630B (ja) | ||
KR100854905B1 (ko) | 플래시 메모리 소자의 제조 방법 | |
JP4899980B2 (ja) | 半導体装置の製造方法 | |
JP5266833B2 (ja) | 半導体装置及びその製造方法 | |
JP2007129008A (ja) | 半導体装置およびその製造方法 | |
JP4899988B2 (ja) | 半導体装置の製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20120110 |