KR100883778B1 - 블랭크 기간에 클록 신호를 전송하는 디스플레이 및 방법 - Google Patents

블랭크 기간에 클록 신호를 전송하는 디스플레이 및 방법 Download PDF

Info

Publication number
KR100883778B1
KR100883778B1 KR1020080025772A KR20080025772A KR100883778B1 KR 100883778 B1 KR100883778 B1 KR 100883778B1 KR 1020080025772 A KR1020080025772 A KR 1020080025772A KR 20080025772 A KR20080025772 A KR 20080025772A KR 100883778 B1 KR100883778 B1 KR 100883778B1
Authority
KR
South Korea
Prior art keywords
signal
clock signal
data
period
transmitted
Prior art date
Application number
KR1020080025772A
Other languages
English (en)
Inventor
이용재
Original Assignee
주식회사 아나패스
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 아나패스 filed Critical 주식회사 아나패스
Priority to KR1020080025772A priority Critical patent/KR100883778B1/ko
Application granted granted Critical
Publication of KR100883778B1 publication Critical patent/KR100883778B1/ko
Priority to JP2009067788A priority patent/JP4990315B2/ja
Priority to TW098109294A priority patent/TWI500009B/zh
Priority to US12/408,434 priority patent/US8094147B2/en
Priority to CN2009101286541A priority patent/CN101540159B/zh

Links

Images

Classifications

    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
    • G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
    • G09G3/3611—Control of matrices with row and column drivers
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2310/00—Command of the display device
    • G09G2310/02—Addressing, scanning or driving the display screen or processing steps related thereto
    • G09G2310/0264—Details of driving circuits
    • G09G2310/0297—Special arrangements with multiplexing or demultiplexing of display data in the drivers for data electrodes, in a pre-processing circuitry delivering display data to said drivers or in the matrix panel, e.g. multiplexing plural data signals to one D/A converter or demultiplexing the D/A converter output to multiple columns
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2310/00—Command of the display device
    • G09G2310/08—Details of timing specific for flat panels, other than clock recovery
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2330/00—Aspects of power supply; Aspects of display protection and defect management
    • G09G2330/06—Handling electromagnetic interferences [EMI], covering emitted as well as received electromagnetic radiation
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2370/00—Aspects of data communication
    • G09G2370/08—Details of image data interface between the display device controller and the data line driver circuit

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Control Of Indicators Other Than Cathode Ray Tubes (AREA)
  • Liquid Crystal Display Device Control (AREA)

Abstract

본 발명은 블랭크 기간에 클록 신호를 전송하는 디스플레이 및 방법에 관한 발명으로서, 특히 본 발명은 디스플레이의 타이밍 제어부(timing controller)와 데이터 구동부(data driver) 사이의 인터페이스에 적용되어, 전자기파 간섭(electromagnetic interference, 이하 간략히 EMI라 함) 성분 및 선의 수를 줄일 수 있다는 장점을 가진다.
본 발명의 일측면은 데이터 선; 데이터 비트들을 전송하는 액티브 기간에는 상기 데이터 선에 상기 데이터 비트들에 대응하는 송신 신호를 인가하고, 상기 데이터 비트들을 전송하지 아니하는 블랭크 기간에는 상기 데이터 선에 송신 클록 신호를 인가하는 타이밍 제어부; 및 상기 데이터 선을 통하여 전달된 상기 송신 신호(이하 수신 신호라 함)를 샘플링하여 상기 데이터 비트들을 복원하고, 상기 복원된 데이터 비트들에 따라 디스플레이 패널을 구동하는 데이터 구동부를 구비한 디스플레이를 제공한다.

Description

블랭크 기간에 클록 신호를 전송하는 디스플레이 및 방법{display and method for transmitting clock signal in blank period}
본 발명은 블랭크 기간에 클록 신호를 전송하는 디스플레이 및 방법에 관한 발명으로서, 특히 본 발명은 디스플레이의 타이밍 제어부(timing controller)와 데이터 구동부(data driver) 사이의 인터페이스에 적용되어, 전자기파 간섭(electromagnetic interference, 이하 간략히 EMI라 함) 성분 및 선의 수를 줄일 수 있다는 장점을 가진다.
디스플레이의 타이밍 제어부와 데이터 구동부 사이의 인터페이스의 종래 기술로서, 네셔널 세마이컨덕터사(社)(national semiconductor)에서 발표한 PPDS(point-to-point differential signaling) 방식이 있다.
도 1은 PPDS를 방식을 설명하기 위한 도면이다. 도 1을 참조하면, PPDS 방식은 타이밍 제어부(1)와 각 데이터 구동부(2) 사이에 독립적인 데이터 선(3)이 연결된다는 특징을 지닌다. 이러한 PPDS 방식은 종래의 RSDS(Reduced Swing Differential Signaling) 및 mini-LVDS(Low Voltage Differential Siganling) 방식 에 비하여 EMI가 줄어들고, 전체 신호선의 개수가 줄어든다는 장점을 가진다. 타이밍 제어부(1)와 데이터 구동부들(2) 사이에는 클록 선(4)과 로드 선(5)이 연결된다. 클록 선(4)과 로드 선(5)은 데이터 구동부들(2)에 대하여 공통적으로 연결된다. 데이터 신호 및 클록 신호의 전송에는 차동 신호 방식(differential signaling)이 사용되므로, 데이터 선(3) 및 클록 선(4)은 각각은 차동 쌍(differential pair)로 구성된다.
상술한 PPDS 방식은 몇 가지 개선될 여지가 있다.
첫째, PPDS 방식에 있어서, 데이터 선과 별도로 클록 선이 요구된다. 보다 구체적으로, 클록 신호가 데이터 신호와 다른 별도의 선을 통하여 타이밍 제어부(1)로부터 데이터 구동부(2)로 전달되므로, 클록 신호의 전송을 위한 클록 선이 요구되며, 이는 배선의 복잡도를 증가시키고, 디스플레이 제조 비용을 증가시킨다.
둘째, PPDS 방식에 있어서, 클록 선을 통하여 전송되는 높은 주파수의 클록 신호는 EMI 성분을 증가시킨다.
따라서, 본 발명이 해결하고자 하는 기술적 과제는 블랭크 기간에 데이터 선을 통하여 클록 신호를 전송함으로써, 별도의 클록 선이 요구되지 아니하도록 하는 디스플레이 및 방법을 제공하는 것이다.
또한, 본 발명이 해결하고자 하는 기술적 과제는 데이터 선을 통하여 클록 신호를 전송함으로써, 별도의 클록 선으로부터 발생하는 EMI 성분을 제거할 수 있는 방법 및 장치를 제공하는 것이다.
상술한 목적을 달성하기 위한 기술적 수단으로서, 본 발명의 제1 측면은 데이터 선; 데이터 비트들을 전송하는 액티브 기간에는 상기 데이터 선에 상기 데이터 비트들에 대응하는 송신 신호를 인가하고, 상기 데이터 비트들을 전송하지 아니 하는 블랭크 기간에는 상기 데이터 선에 송신 클록 신호를 인가하는 타이밍 제어부; 및 상기 데이터 선을 통하여 전달된 상기 송신 신호(이하 수신 신호라 함)를 샘플링하여 상기 데이터 비트들을 복원하고, 상기 복원된 데이터 비트들에 따라 디스플레이 패널을 구동하는 데이터 구동부를 구비한 디스플레이를 제공한다.
본 발명의 제2 측면은 데이터 비트들에 대응하는 직렬화된 송신 비트들을 생성하는 직렬화부; 송신 클록 신호를 생성하는 클록 생성부; 및 상기 데이터 비트들을 전송하는 액티브 기간에는 상기 송신 비트들을 출력하고, 상기 데이터 비트들을 전송하지 아니하는 블랭크 기간에는 상기 송신 클록 신호를 출력하는 다중화부를 구비하는 타이밍 제어부를 제공한다.
본 발명의 제3 측면은 수신 클록 신호-상기 수신 클록 신호는 데이터 비트들이 전달되지 아니하는 블랭크 기간에 데이터 선을 통하여 전달됨-에 따라 샘플링 클록 신호를 생성하는 클록 생성부; 및 상기 샘플링 클록 신호에 따라 수신 신호-상기 수신 신호는 데이터 비트들이 전달되는 액티브 기간에 상기 데이터 선을 통하여 전달됨-를 샘플링하여, 수신 신호에 포함된 데이터 비트들을 복원하는 샘플러를 구비하는 데이터 구동부를 제공한다.
본 발명의 제4 측면은 데이터 선을 통하여 타이밍 제어기로부터 데이터 구동부로 데이터 비트들을 전송하는 방법에 있어서, (a) 상기 데이터 비트들이 전송되지 아니하는 블랭크 기간에, 상기 데이터 선을 통하여 송신 클록 신호를 전송하는 단계; 및 (b) 상기 데이터 비트들이 전송되는 액티브 기간에, 상기 데이터 선을 통하여 상기 데이터 비트들에 대응하는 송신 신호를 전송하는 단계를 구비하는 방법 을 제공한다.
본 발명에 의한 블랭크 기간에 클록 신호를 전송하는 디스플레이 및 방법은 데이터 선과 분리된 별도의 클록 선 없이도 클록 신호를 전송할 수 있다는 장점이 있다.
또한, 본 발명에 의한 블랭크 기간에 클록 신호를 전송하는 디스플레이 및 방법은 별도의 클록 선으로부터 발생하는 EMI 성분이 제거된다는 장점이 있다.
도 2는 본 발명의 제1 실시 예에 의한 디스플레이의 구조도를 간략히 나타낸 도면이다. 도 2를 참조하면, 디스플레이는 타이밍 제어부(100), 데이터 구동부들(200), 주사 구동부들(300) 및 디스플레이 패널(400)을 구비한다.
타이밍 제어부(100)는 데이터 비트들을 전송하는 액티브 기간에는 각 데이터 선(500)에 데이터 비트들에 대응하는 송신 신호를 인가하고, 데이터 비트들을 전송하지 아니하는 블랭크 기간에는 각 데이터 선(500)에 송신 클록 신호를 인가한다. 바람직하게, 송신 클록 신호는 송신 신호의 1비트에 해당하는 기간의 정수 배에 해당하는 주기를 가진다. 또한, 타이밍 제어부(100)는 블랭크 기간인지 또는 액티브 기간인지를 알리는 액티브 신호(ACT)를 데이터 구동부(200)에 제공한다. 또한, 타이밍 제어부(100)는 주사 구동부(300)에 클록 신호(CLK_S) 및 스타트 펄스(SP)를 제공한다.
데이터 구동부(200)는 액티브 기간에 데이터 선(500)을 통하여 전달된 송신 신호(이하 수신 신호라 함)를 샘플링하여 수신 신호로부터 데이터 비트들을 복원하고, 복원된 데이터 비트들에 따라 디스플레이 패널(400)에 데이터 신호들을 인가한다. 또한, 데이터 구동부(200)는 블랭크 기간에 데이터 선(500)을 통하여 전달된 송신 클록 신호(이하 수신 클록 신호라 함)에 따라 샘플링 클록 신호를 생성한다. 데이터 구동부(200)는 생성된 샘플링 클록 신호에 따라 수신 신호를 샘플링하여 데이터 비트들을 복원한다. 또한, 데이터 구동부(200)는 액티브 기간인지, 블랭크 기간인지 여부를 액티브 신호(ACT)에 따라 판단한다.
주사 구동부(300)는 타이밍 제어부(100)로부터 제공되는 클록 신호(CLK_S) 및 스타트 펄스(SP)에 따라 디스플레이 패널(400)에 주사 신호들을 인가한다.
디스플레이 패널(400)은 주사 구동부들(300)로부터 제공되는 주사 신호(S1 내지 Sn) 및 데이터 구동부들(200)로부터 제공되는 데이터 신호(D1 내지 Dm)에 따라 화상을 표시하는 부분이다 디스플레이 패널(400)은 예로서 LCD 패널, PDP 패널 또는 OELD 패널 등 여러 종류의 디스플레이 패널이 될 수 있으며, 이에 제한되지 아니한다.
타이밍 제어부(100)로부터 각 데이터 구동부(200)로 송신 신호 및 송신 클록 신호를 전달하는 방식으로는 하나의 배선을 이용한 단일 신호 방식(single-ended signalling)이 사용될 수도 있으며, LVDS와 같이 2개의 배선을 이용한 차동 신호 방식(differential signalling)이 사용될 수 있다.
도 3의 (a)는 블랭크 기간에 데이터 선(500)으로 전송되는 신호, 액티브 신호(ACT) 및 데이터 비트들(DATA_BIT)의 일례를 나타내는 도면이며, 도 3의 (b)는 액티브 기간에 데이터 선(500)으로 전송되는 신호, 액티브 신호(ACT) 및 데이터 비트들(DATA_BIT)의 일례를 나타내는 도면이다.
도 3의 (a)를 참조하면, 블랭크 기간에는 데이터 선(500)을 통하여 주기적인 송신 클록 신호가 전송된다. 데이터 선(500)이 차동 선(differential pair)인 경우에는 도면에 실선으로 표시된 신호 및 점선으로 표시된 신호가 차동 선을 통하여 전송되며, 데이터 선(500)이 단일 선인 경우에는 도면에 실선으로 표시된 신호 및 점선으로 표시된 신호 중 어느 하나가 단일 선을 통하여 전송된다. 블랭크 기간인지 여부는 액티브 신호(ACT)로부터 판단된다. 도면에 표현된 예의 경우, 로우 레벨(low level)의 액티브 신호(ACT)가 블랭크 기간임을 의미하고, 하이 레벨(high level)의 액티브 신호(ACT)가 액티브 기간임을 의미한다. 도면에 표현된 예와 달리, 블랭크 기간인지 여부에 대한 정보는 다양한 방식으로 전송될 수 있다. 일례로, 펄스 형태의 액티브 신호가 인가된 후부터 소정 기간까지는 액티브 기간에 해당하고, 그 이외의 기간은 블랭크 기간에 해당할 수도 있다.
도 3의 (b)를 참조하면, 액티브 기간에는 데이터 선(500)을 통하여 데이터 비트들(DATA_BIT)이 전송된다. 도면에는 송신 클록 신호가 송신 신호의 1비트에 해당하는 기간(T1)의 8배에 해당하는 주기(T2)를 가지는 예가 표현되어 있다.
도 4는 도 2에 표현된 타이밍 제어부(100)의 일례를 나타내는 도면이다. 도 4를 참조하면, 타이밍 제어부(100)는 수신부(110), 버퍼 메모리(120), 클록 생성부(130) 및 송신부(140)를 구비한다.
수신부(110)는 타이밍 제어부(100)로 입력되는 화상 데이터 신호 등을 TTL(transistor-transistor logic) 신호로 변환하는 기능을 수행한다. 타이밍 제어부(100)로 입력되는 수신 신호는 도면에 표시된 바와 같은 LVDS 형태의 신호에 한정되지 않으며, TMDS(transition minimized differential signaling)형태의 신호일 수도 있으며, 다른 어떤 형태의 신호라도 무방하다. TTL 신호는 일반적으로 디지털로 변환된 신호를 의미하며, 0.35V의 작은 전압폭을 가지는 LVDS와 달리 전원 전압 수준의 큰 전압 폭을 가진다.
버퍼 메모리(120)는 TTL 신호로 변환된 화상 데이터를 일시적으로 저장한 후에 출력한다.
클록 생성부(130)는 주사 구동부(300)로 전달될 스타트 펄스(SP) 및 클록 신호(CLK_S)를 생성한다. 또한, 클록 생성부(130)는 데이터 구동부(200) 및 송신부(140)로 전달될 액티브 신호(ACT)를 생성한다. 또한, 클록 생성부(130)는 송신부(140)로 전달될 송신 클록 신호(CLK_TX)를 생성한다.
송신부(140)는 버퍼 메모리(120)에서 출력되는 화상 데이터와 클록 생성부(130)로부터 전달되는 신호(CLK_TX, ACT)를 입력받아, 각 데이터 구동부(200)로 전송될 송신 신호 또는 송신 클록 신호를 데이터 선(500)으로 출력한다. 이를 위하여 송신부(140)는 분배부(150), 직렬 변환부들(160), 다중화부들(170) 및 구동부들(180)을 구비한다. 도면에서 K는 타이밍 제어부(100)에 연결된 데이터 구동부 들(200)의 개수를 의미한다.
분배부(150)는 버퍼 메모리(120)로부터 출력되는 화상 데이터에 대응하는 디지털 비트들을 직렬 변환부들(160)로 분배한다. 직렬 변환부(160)는 분배부(150)로부터 전달된 디지털 비트들에 대응하는 직렬화된 송신 비트들을 출력한다. 다중화부(170)는 액티브 기간에는 직렬 변환부(160)로부터 전달된 송신 비트들을 출력하고, 블랭크 기간에는 클록 생성부(130)로부터 전달된 송신 클록 신호(CLK_TX)를 출력한다. 구동부(180)는 다중화부(170)에서 출력되는 신호에 따라 데이터 선(500)을 구동한다. 구동부(180)는 일례로 차동 신호인 LVDS 신호를 출력할 수도 있으며, 다른 예로 단일 신호를 출력할 수도 있다.
도 5는 도 2에 표현된 데이터 구동부(200)의 일례를 나타내는 도면이다. 도 5를 참조하면, 데이터 구동부(200)는 수신부(210), 데이터 래치(220), 디지털-아날로그 변환기(230)를 구비한다.
수신부(210)는 블랭크 기간에 데이터 선(500)을 통하여 전달된 송신 클록 신호(이하 수신 클록 신호라 함)에 따라 샘플링 클록 신호(CLK_SAM)를 생성한다. 또한, 수신부(210)는 샘플링 클록 신호(CLK_SAM)에 따라 액티브 기간에 데이터 선(500)은 통하여 전달된 송신 신호(이하 수신 신호라 함)를 샘플링하여 수신 신호로부터 데이터 비트들을 복원한다. 이를 위하여 수신부(210)는 클록 생성부(240) 및 샘플러(250)를 포함한다.
클록 생성부(240)는 수신 클록 신호에 따라 샘플링 클록 신호(CLK_SAM)를 생 성한다. 보다 구체적으로, 클록 생성부(240)는 블랭크 기간에는 수신 클록 신호에 따라 샘플링 클록 신호의 위상을 변경하고, 액티브 기간에는 샘플링 클록 신호의 위상을 블랭크 기간과 동일하게 유지한다. 클록 생성부(240)는 수신 클록 신호 및 액티브 신호(ACT)로부터 데이터 래치(220) 및 DAC(230)의 동작에 필요한 각종 클록 신호 및 로드 신호 등을 만들 수 있다. 데이터 래치(220) 및 DAC(230)의 동작에 필요한 각종 클록 신호 및 로드 신호 등은 이미 알려져 있으며, 액티브 신호(ACT)로부터 블랭크 기간의 종료 시점(즉 액티브 기간의 시작 시점) 및 블랭크 기간의 시작 시점(즉 액티브 기간의 종료 시점)을 알 수 있고, 수신 클록 신호로부터 샘플링 클록 신호(CLK_SAM)를 생성하는 방법은 본 명세서에 상세히 설명되어 있으므로, 본 발명의 속하는 기술 분야에서 통상의 지식을 가진 자라면, 수신 클록 신호 및 액티브 신호(ACT)로부터 데이터 래치(220) 및 DAC(230)의 동작에 필요한 각종 클록 신호 및 로드 신호를 용이하게 만들 수 있을 것이므로, 이에 대한 상세한 설명은 설명의 편의상 생략한다.
샘플러(250)는 샘플링 클록 신호(CLK_SAM)에 따라 수신 신호를 샘플링하여, 데이터 비트들을 복원한다. 복원된 데이터 비트들은 데이터 래치(220)로 전달된다. 샘플러(250)는 블랭크 기간에는 동작하지 아니한다.
데이터 래치(220)는 수신부(210)에서 출력되는 데이터 비트들을 순차적으로 저장한 후, 병렬로 출력하는 기능을 수행한다.
DAC(230)는 데이터 래치(220)에서 출력되는 디지털 신호를 아날로그 신호로 변환하여 출력한다.
도 6은 도 5에 표현된 클록 생성부(250)의 일례를 나타내는 도면이다. 도 6을 참조하면, 클록 생성부(250)는 위상 검출기(251), 저대역 통과 필터(252), 지연 선(253), 피드백 선(254) 및 스위치(255)를 구비한다.
위상 검출기(251)는 수신 클록 신호 및 피드백 클록 신호(FC)의 위상 차를 검출한다. 바람직하게, 위상 검출기(251)는 블랭크 기간에는 수신 클록 신호 및 피드백 클록 신호(FC)의 위상 차에 대응하는 신호(UP, DN)를 출력하고, 액티브 기간에는 위상 차 없음에 대응하는 신호(일례로 UP 및 DN 모두가 0임)를 출력한다.
저대역 통과 필터(252)는 위상 검출기(251)에서 출력되는 위상 차에 대응하는 신호(UP, DN)의 고주파 성분을 제거한다. 저대역 통과 필터(252)는 일례로 전하 펌프일 수 있다.
지연 선(253)은 저대역 통과 필터(252)에서 출력되는 고주파 성분이 제거된 위상 차 신호(DIFF)에 대응하는 지연을 가진다. 지연 선(253)은 블랭크 기간에는 수신 클록 신호를 입력받으며, 액티브 기간에는 피드백 클록(FC)을 입력받는다. 지연 선(253)은 피드백 클록(FC)을 출력한다. 지연 선(253)은 복수의 인버터(I1 내지 I16)을 구비한다. 복수의 인버터(I1 내지 I16) 각각의 지연은 저대역 통과 필터(252)에서 출력되는 신호(DIFF)에 따라 조정된다. 복수의 인버터(I1 내지 I16) 각각은 대략 송신 신호의 1비트에 해당하는 기간의 반(T1/2)에 해당하는 지연을 가진다. 제1, 제3, 제5, 제7, 제9, 제11, 제13 및 제15 인버터(I1, I3, I5, I7, I9, I11, I13, I15)에서 각각 출력되는 제1, 제3, 제5, 제7, 제9, 제11, 제13 및 제15 지연 클록(DC1, DC3, DC5, DC7, DC9, DC11, DC13, DC15)이 샘플링 클록 신호로서 샘플러(240)로 출력된다. 샘플러(240)는 제1, 제3, 제5, 제7, 제9, 제11, 제13 및 제15 지연 클록(DC1, DC3, DC5, DC7, DC9, DC11, DC13, DC15)을 사용하여 수신 신호를 샘플링함으로써, 수신 클록 신호의 한 주기에 해당하는 기간동안 수신 신호로부터 8비트의 데이터 비트들을 복원한다.
피드백 선(254)은 지연 선(253)에서 출력되는 피드백 클록 신호(FC)를 지연 선(254)으로 피드백하기 위하여 스위치(255)로 입력한다.
스위치(255)는 블랭크 기간에는 수신 클록 신호를 지연 선(253)에 입력하고, 액티브 기간에는 피드백 클록 신호(FC)를 지연선(253)에 입력한다.
도 7은 도 6에 채용된 위상 검출기(251)의 일례를 나타내는 도면이다. 도 7을 참조하면, 위상 검출기(251)는 제1 플립-플랍(FF1), 제2 플립-플랍(FF2), 논리곱 연산기(AND) 및 논리합 연산기(OR)를 구비한다.
제1 플립-플랍(FF1) 및 제2 플립-플랍(FF2) 각각은 양단 동작(positive edgge triggered) D 플립-플랍이다. 제1 플립-플랍(FF1)의 클록 단자(CLK)에는 데이터 라인(500)이 접속된다. 따라서, 블랭크 기간에 데이터 라인(500)으로 인가되는 수신 클록 신호가 상승하면 1을 출력하고, 리셋 단자(RS)로 인가되는 논리합 연산기(OR)의 출력이 1이 되면 0을 출력한다. 제2 플립-플랍(FF2)은 클록 단자(CLK)로 인가되는 피드백 클록 신호(FC)가 상승하면 1을 출력하고, 리셋 단자(RS)로 인가되는 논리합 연산기(OR)의 출력이 1이 되면 0을 출력한다. 논리곱 연산기(AND)는 제1 및 제2 플립-플랍(FF1, FF2)의 출력에 대하여 논리곱 연산을 수행하며, 논리합 연산기(OR)는 논리곱 연산기(AND)의 출력 및 액티브 신호(ACT)에 대하여 논리합 연산을 수행한다.
도 7에 표현된 위상 검출기(251)는 이와 같이 구성되어, 액티브 신호가 0이 되면(블랭크 기간이면) 데이터 선(500)을 통하여 전달된 신호(수신 클록 신호)와 피드백 클록 신호 사이의 위상 차에 대응하는 신호를 출력한다. 또한, 위상 검출기(251)는 액티브 신호가 1이 되면(액티브 기간이면) 데이터 선(500)을 통하여 전달된 신호(수신 신호)와 피드백 클록 신호(FC) 사이의 위상 차와 무관하게 위상 차 없음에 대응하는 신호(UP=0, DN=0)를 출력한다.
상술한 본 발명의 실시 예에 있어서, 액티브 기간에는 클록에 대한 정보가 타이밍 제어부(100)에서 데이터 구동부(200)로 전달되지 아니한다. 따라서, 이 기간에 샘플링 클록 신호(CLK_SAM)가 수신 신호와 어긋나서 정확한 샘플링이 수행되지 아니할 위험이 있다. 이러한 위험을 방지하기 위하여, 액티브 기간에도 데이터 선(500)을 통하여 클록 정보가 전송될 수 있으며, 그 예로서, 주기적인 천이를 가지는 송신 신호가 전송될 수 있다.
도 8은 송신 신호가 주기적인 천이를 가지는 경우의 송신 클록 신호 및 송신 신호를 설명하기 위한 도면이다. 도 8의 (a)는 블랭크 기간에 데이터 선(500)으로 전송되는 신호, 액티브 신호(ACT) 및 데이터 비트들(DATA_BIT)의 일례를 나타내는 도면이며, 도 8의 (b)는 액티브 기간에 데이터 선(500)으로 전송되는 신호, 액티브 신호(ACT) 및 데이터 비트들(DATA_BIT)의 일례를 나타내는 도면이다.
도 8의 (a)를 참조하면, 블랭크 기간에는 데이터 선(500)을 통하여 주기적인 송신 클록 신호가 전송된다.
도 8의 (b)를 참조하면, 액티브 기간에는 데이터 선(500)을 통하여 송신 신호가 전송된다. 송신 신호는 주기적인 천이를 가진다. 주기적인 천이의 주기는 일례로 도면에 표현된 바와 같이 송신 클록 신호의 주기와 동일할 수 있다. 도면과 달리, 주기적인 천이의 주기는 송신 클록 신호의 주기의 정수 배일 수도 있으며, 또한, 송신 클록 신호의 주기는 주기적인 천이의 주기의 정수 배일 수도 있다. 주기적인 천이는 주기적으로 삽입된 더미 비트에 의하여 발생된다. 더미 비트는 일례로 도면과 같이 더미 비트 직전의 데이터 비트와 다른 값을 가질 수 있다. 도면과 달리, 더미 비트는 더미 비트 직후의 데이터 비트와 다른 값을 가질 수도 있다. 또한, 주기적인 천이는 주기적으로 삽입된 2비트의 더미 비트들에 의하여 발생될 수도 있다. 이 경우, 더미 비트들은 고정 값(즉 01 또는 10)을 가진다.
타이밍 제어부(100)가 주기적인 천이를 가지는 송신 신호를 출력하기 위해서는, 도 4의 직렬변환부(160)가 더미 비트를 먼저 출력한 후에, 병렬로 입력된 데이터 비트들을 순차적으로 출력하면 된다. 이 경우, 더미 비트는 직전에 출력된 데이터 비트들 중 마지막 비트의 역(inversion)에 해당하는 값을 가진다.
데이터 구동부(200)가 수신 클록 신호 및 수신 신호의 주기적인 천이에 따라 샘플링 클록을 생성하기 위해서는, 데이터 구동부(200)가 도 6에 표현된 클록 생성부(250) 및 도 7에 표현된 위상 검출기(251)를 대신하여, 도 9에 표현된 클록 생성부(250) 및 도 10에 표현된 천이 검출기(251A)를 사용하면 된다.
도 9를 참조하면, 클록 생성부(250)는 천이 검출부(251A), 저대역 통과 필터(252), 지연선(253), 피드백 선(254), 스위치(255) 및 엔에이블 신호 생성부(256)를 구비한다.
천이 검출부(251A)는 블랭크 기간에는 수신 클록 신호 및 피드백 클록 신호(FC)의 위상 차에 대응하는 신호(UP, DN)를 출력하고, 액티브 기간에는 수신 신호의 주기적인 천이 및 피드백 클록 신호(FC)의 천이 사이의 시간 차에 대응하는 신호(UP, DN)를 출력한다. 천이 검출기(251A)가 수신 신호의 천이 및 피드백 클록 신호(FC)의 천이 사이의 시간 차를 구함에 있어서, 수신 신호의 여러 천이들 중에서 엔에이블 신호(EN)가 인가되는 기간의 천이와 및 피드백 클록 신호(FC)의 여러 천이들 중에서 엔에이블 신호(EN)가 인가되는 기간의 천이가 사용된다.
엔에이블 신호 생성부(256)는 천이 검출기(251A)가 수신 신호의 여러 천이들 중에서 더미 비트에 의한 주기적인 천이에 따라 동작하도록 하는 엔에이블 신호(EN)를 생성한다. 따라서, 천이 검출기(251A)는 엔에이블 신호(EN)가 인가되는 기간에 입력되는 수신 신호의 천이 및 엔에이블 신호(EN)가 인가되는 기간에 입력되는 피드백 클록 신호(FC)의 천이 사이의 시간 차를 구한다. 또한, 천이 검출기는 엔에이블 신호(EN)가 인가되지 아니하는 기간에 입력되는 수신 신호의 천이 및 엔 에이블 신호(EN)가 인가되지 아니하는 기간에 입력되는 피드백 클록 신호(FC)의 천이를 고려하지 아니한다.
주기적인 천이가 수행되는 시점을 T3, 수신 신호의 1비트의 데이터 비트 또는 더미 비트에 해당하는 기간을 T1이라고 가정하면, 바람직하게, 엔에이블 신호의 시작 시점인 T_START 및 엔에이블 신호의 종료 시점인 T_END는 아래의 수학식 1을 만족한다.
T3 - T1 < T3_START < T
T3 < T_END < T3 + T1
만일, 시작 시점(T_START)이 [T3 - T1] 이하이거나, 종료 시점(T_END)이 [T3 + T1] 이상이면, 엔에이블 신호(EN)가 인가되는 기간 안에, 주기적인 천이 이외의 수신 신호의 원치 아니하는 천이가 존재하게 된다. 또한, 시작 시점(T_START)이 T3 초과이거나, 종료 시점(T_END)이 T3 미만이면, 엔에이블 신호(EN)가 인가되는 기간 안에, 주기적인 천이가 존재하지 아니하게 된다.
엔에이블 신호 생성부(256)는 일례로 지연 선(253)에서 구해질 수 있는 여러 지연 클록들 중에서 적어도 하나에 따라 엔에이블 신호(EN)를 생성한다. 도면에는 엔에이블 신호 생성부(256)가 제1 인버터(I1)에서 출력되는 제1 지연 클록(DC1) 및 제17 인버터(I17)에서 출력되는 제17 지연 클록(DC17)을 입력받는 예가 표현되어 있다. 제1 지연 클록(DC1)은 피드백 클록 신호(FC)의 반전이 (T1/2)만큼 지연된 신호이고, 제17 지연 클록(DC17)은 피드백 클록 신호(FC)의 반전이 -(T1/2)만큼 지연된 신호이다. 제1 지연 클록(DC1) 및 제17 지연 클록(DC17)로부터 엔에이블 신호(EN)를 생성하기 위하여 엔에이블 신호 생성부(42)는 인버터(INV) 및 논리곱 연산기(AND)를 구비한다.
지연 선(253)의 지연은 저대역 통과 필터(252)에서 출력되는 신호(DIFF)에 따라 변경된다. 지연 선(253)은 복수의 인버터(I1 내지 I18)을 구비한다. 복수의 인버터(I1 내지 I18) 각각의 지연은 저대역 통과 필터(252)에서 출력되는 신호(DIFF)에 따라 조정된다. 복수의 인버터(I1 내지 I18) 각각은 대략 (T1/2)에 해당하는 지연을 가진다. 제3, 제5, 제7, 제9, 제11, 제13, 제15 및 제17 인버터(I3, I5, I7, I9, I11, I13, I15, I17)에서 각각 출력되는 제3, 제5, 제7, 제9, 제11, 제13, 제15 및 제17 지연 클록(DC3, DC5, DC7, DC9, DC11, DC13, DC15, DC17)이 샘플링 클록 신호로서 샘플러(240)로 출력된다.
저대역 통과 필터(252), 지연선(254) 및 스위치(255)의 동작은 도 6의 그것들의 동작과 동일하므로, 이에 대한 상세한 설명은 설명의 편의상 생략한다.
도 10을 참조하면 천이 검출부(251A)는 제1 내지 제3 플립-플랍(FF1, FF2, FF3), 제1 및 제2 스위치(SW1, SW2), 제1 및 제2 논리합 연산기(OR1, OR2), 논리곱 연산기(AND) 및 인버터(INV)를 구비한다.
제1 플립-플랍(FF1)은 양단 동작(positive edgge triggered) D 플립-플랍이 다. 제1 플립-플랍(FF1)의 입력 단자(D), 클록 단자(CLK) 및 리셋 단자(RS)에는 비트 '1'에 대응하는 신호(일례로 전원 전압(VDD)), 데이터 선(500)을 통하여 인가되는 신호(수신 클록 신호 또는 수신 신호) 및 제2 논리합 연산기(OR2)의 출력이 각각 입력된다. 따라서, 제1 플립-플랍(FF1)은 제2 논리합 연산기(OR2)의 출력이 '1'이 된 이후에는 '0'을 출력한다. 그리고, 제1 플립-플랍(FF1)은 제2 논리합 연산기(OR2)의 출력이 '0'인 상태에서 수신 신호의 상승 에지가 발생한 이후에는 '1'을 출력한다.
제2 플립-플랍(FF2)은 음단 동작(negative edgge triggered) D 플립-플랍이다. 제2 플립-플랍(FF2)의 입력 단자(D), 클록 단자(CLK) 및 리셋 단자(RS)에는 비트 '1'에 대응하는 신호, 데이터 선(500)을 통하여 인가되는 신호(수신 클록 신호 또는 수신 신호) 및 제2 논리합 연산기(OR2)의 출력이 각각 입력된다. 따라서, 제2 플립-플랍(FF2)은 제2 논리합 연산기(OR2)의 출력이 '1'이 된 이후에는 '0'을 출력한다. 그리고, 제2 플립-플랍(FF2)은 제2 논리합 연산기(OR2)의 출력이 '0'인 상태에서 수신 신호의 하강 에지가 발생한 이후에는 '1'을 출력한다.
제3 플립-플랍(FF3)은 양단 동작(positive edgge triggered) D 플립-플랍이다. 제3 플립-플랍(FF3)의 입력 단자(D), 클록 단자(CLK) 및 리셋 단자(RS)에는 비트 '1'에 대응하는 신호, 피드백 클록 신호(FC) 및 제2 논리합 연산기(OR2)의 출력이 각각 입력된다. 따라서, 제3 플립-플랍(FF3)은 제2 논리합 연산기(OR2)의 출력이 '1'이 된 이후에는 '0'을 출력한다. 그리고, 제3 플립-플랍(FF3)은 제2 논리합 연산기(OR2)의 출력이 '0'인 상태에서 피드백 클록 신호(FC)의 상승 에지가 발생한 이후에는 '1'을 출력한다.
제1 스위치(SW1)은 블랭크 기간에는 0을 출력하고, 액티브 기간에는 제2 플립-플랍(FF2)의 출력을 출력한다. 제2 스위치는 블랭크 기간에는 1을 출력하고, 액티브 기간에는 엔에이블 신호(EN)를 출력한다. 제1 논리합 연산기(OR)는 제1 플립-플랍(FF1)의 출력 및 제1 스위치(SW1)의 출력을 입력받는다. 제2 논리합 연산기(OR2)는 인버터(INV)의 출력 및 논리곱 연산기(AND)의 출력을 입력받는다. 논리곱 연산기(AND)는 제1 논리합 연산기(OR1)의 출력 및 제3 플립-플랍(FF3)의 출력을 입력받는다. 인버터(INV)는 제2 스위치(SW2)의 출력을 입력받는다.
도 1은 종래기술에 의한 PPDS를 방식을 설명하기 위한 도면이다.
도 2는 본 발명의 제1 실시 예에 의한 디스플레이의 구조도를 간략히 나타낸 도면이다.
도 3의 (a)는 블랭크 기간에 데이터 선(500)으로 전송되는 신호, 액티브 신호(ACT) 및 데이터 비트들(DATA_BIT)의 일례를 나타내는 도면이며, 도 3의 (b)는 액티브 기간에 데이터 선(500)으로 전송되는 신호, 액티브 신호(ACT) 및 데이터 비트들(DATA_BIT)의 일례를 나타내는 도면이다.
도 4는 도 2에 표현된 타이밍 제어부(100)의 일례를 나타내는 도면이다.
도 5는 도 2에 표현된 데이터 구동부(200)의 일례를 나타내는 도면이다.
도 6은 도 5에 표현된 클록 생성부(250)의 일례를 나타내는 도면이다.
도 7은 도 6에 채용된 위상 검출기(251)의 일례를 나타내는 도면이다.
도 8은 송신 신호가 주기적인 천이를 가지는 경우의 송신 클록 신호 및 송신 신호를 설명하기 위한 도면이다.
도 9는 송신 신호가 주기적인 천이를 가지는 경우에 데이터 구동부(200)에 사용되는 클록 생성기(250)의 일례를 나타내는 도면이다.
도 10은 송신 신호가 주기적인 천이를 가지는 경우에 클록 생성기(250)에 사용되는 천이 검출기(251A)의 일례를 나타내는 도면이다.

Claims (19)

  1. 데이터 선;
    데이터 비트들을 전송하는 액티브 기간에는 상기 데이터 선에 상기 데이터 비트들에 대응하는 송신 신호를 인가하고, 상기 데이터 비트들을 전송하지 아니하는 블랭크 기간에는 상기 데이터 선에 송신 클록 신호를 인가하는 타이밍 제어부; 및
    상기 데이터 선을 통하여 전달된 상기 송신 신호(이하 수신 신호라 함)를 샘플링하여 상기 데이터 비트들을 복원하고, 상기 복원된 데이터 비트들에 따라 디스플레이 패널을 구동하는 데이터 구동부
    를 구비한 디스플레이.
  2. 삭제
  3. 제1 항에 있어서,
    상기 송신 신호는 주기적인 천이를 가지는 디스플레이.
  4. 제1 항에 있어서,
    상기 데이터 구동부는 샘플링 클록 신호-상기 샘플링 클록 신호는 상기 데이터 선을 통하여 상기 데이터 구동부에 전달된 상기 송신 클록 신호에 따라 생성됨-에 따라 상기 데이터 비트들을 샘플링하는 디스플레이.
  5. 제1 항에 있어서,
    상기 타이밍 제어부는 상기 액티브 기간인지 또는 상기 블랭크 기간인지를 알리는 액티브 신호를 상기 데이터 구동부로 전송하는 디스플레이.
  6. 데이터 비트들에 대응하는 직렬화된 송신 비트들을 생성하는 직렬화부;
    송신 클록 신호를 생성하는 클록 생성부; 및
    상기 데이터 비트들을 전송하는 액티브 기간에는 상기 송신 비트들을 출력하고, 상기 데이터 비트들을 전송하지 아니하는 블랭크 기간에는 상기 송신 클록 신호를 출력하는 다중화부
    를 구비하는 타이밍 제어부.
  7. 삭제
  8. 제6 항에 있어서,
    상기 송신 비트는 주기적인 천이를 가지는 디스플레이.
  9. 수신 클록 신호-상기 수신 클록 신호는 데이터 비트들이 전달되지 아니하는 블랭크 기간에 데이터 선을 통하여 전달됨-에 따라 샘플링 클록 신호를 생성하는 클록 생성부; 및
    상기 샘플링 클록 신호에 따라 수신 신호-상기 수신 신호는 데이터 비트들이 전달되는 액티브 기간에 상기 데이터 선을 통하여 전달됨-를 샘플링하여, 수신 신호에 포함된 데이터 비트들을 복원하는 샘플러
    를 구비하는 데이터 구동부.
  10. 삭제
  11. 제9 항에 있어서,
    상기 클록 생성부는 상기 블랭크 기간에는 상기 샘플링 클록 신호의 위상을 변경하고, 상기 액티브 기간에는 상기 샘플링 클록 신호의 위상을 유지하는 데이터 구동부.
  12. 제9 항에 있어서,
    상기 클록 생성부는 블랭크 기간에 상기 수신 클록 신호 및 피드백 클록 신호의 위상 차를 검출하는 위상 검출기; 및 검출된 상기 위상 차에 대응하는 신호에 따라 지연이 변경되며, 상기 피드백 클록 신호 및 상기 샘플링 클록 신호를 출력하며, 상기 블랭크 기간에는 상기 수신 클록 신호를 입력받고 상기 액티브 기간에는 상기 피드백 클록 신호를 입력받는 지연선을 구비하는 데이터 구동부.
  13. 제9 항에 있어서,
    상기 수신 신호는 주기적인 천이를 가지는 데이터 구동부.
  14. 제13 항에 있어서,
    상기 클록 생성부는 상기 블랭크 기간에는 상기 수신 클록 신호에 따라 상기 샘플링 클록 신호의 위상을 변경하고, 상기 액티브 기간에는 상기 주기적인 천이에 따라 상기 샘플링 클록 신호의 위상을 변경하는 데이터 구동부.
  15. 제9 항에 있어서,
    상기 블랭크 기간인지 또는 상기 액티브 기간인지를 알리는 액티브 신호를 전달받는 데이터 구동부.
  16. 데이터 선을 통하여 타이밍 제어기로부터 데이터 구동부로 데이터 비트들을 전송하는 방법에 있어서,
    (a) 상기 데이터 비트들이 전송되지 아니하는 블랭크 기간에, 상기 데이터 선을 통하여 송신 클록 신호를 전송하는 단계; 및
    (b) 상기 데이터 비트들이 전송되는 액티브 기간에, 상기 데이터 선을 통하여 상기 데이터 비트들에 대응하는 송신 신호를 전송하는 단계
    를 구비하는 방법.
  17. 삭제
  18. 제16 항에 있어서,
    상기 송신 신호는 주기적인 천이를 가지는 방법.
  19. 제16 항에 있어서,
    상기 송신 신호 및 상기 송신 클록 신호는 단일 신호 방식(single-ended signalling) 또는 차동 신호 방식(differential signalling)으로 전송되는 방법.
KR1020080025772A 2008-03-20 2008-03-20 블랭크 기간에 클록 신호를 전송하는 디스플레이 및 방법 KR100883778B1 (ko)

Priority Applications (5)

Application Number Priority Date Filing Date Title
KR1020080025772A KR100883778B1 (ko) 2008-03-20 2008-03-20 블랭크 기간에 클록 신호를 전송하는 디스플레이 및 방법
JP2009067788A JP4990315B2 (ja) 2008-03-20 2009-03-19 ブランク期間にクロック信号を伝送するディスプレイ装置及び方法
TW098109294A TWI500009B (zh) 2008-03-20 2009-03-20 用以在空白週期傳送時脈信號之顯示裝置與方法
US12/408,434 US8094147B2 (en) 2008-03-20 2009-03-20 Display device and method for transmitting clock signal during blank period
CN2009101286541A CN101540159B (zh) 2008-03-20 2009-03-20 在空时段期间发送时钟信号的显示设备和方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020080025772A KR100883778B1 (ko) 2008-03-20 2008-03-20 블랭크 기간에 클록 신호를 전송하는 디스플레이 및 방법

Related Child Applications (1)

Application Number Title Priority Date Filing Date
KR1020080098988A Division KR20090101052A (ko) 2008-10-09 2008-10-09 블랭크 기간에 클록 신호를 전송하는 디스플레이 및 방법

Publications (1)

Publication Number Publication Date
KR100883778B1 true KR100883778B1 (ko) 2009-02-20

Family

ID=40681662

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020080025772A KR100883778B1 (ko) 2008-03-20 2008-03-20 블랭크 기간에 클록 신호를 전송하는 디스플레이 및 방법

Country Status (2)

Country Link
KR (1) KR100883778B1 (ko)
CN (1) CN101540159B (ko)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010204667A (ja) * 2009-03-04 2010-09-16 Silicon Works Co Ltd データ駆動部のモニタリング手段が具備されたディスプレイ駆動システム
US8947412B2 (en) 2008-10-20 2015-02-03 Silicon Works Co., Ltd. Display driving system using transmission of single-level embedded with clock signal
CN111489695A (zh) * 2020-04-23 2020-08-04 京东方科技集团股份有限公司 数据驱动集成电路及其控制方法、和显示装置
CN112201194A (zh) * 2020-10-21 2021-01-08 Tcl华星光电技术有限公司 显示面板及显示装置

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6130239B2 (ja) * 2013-06-20 2017-05-17 ラピスセミコンダクタ株式会社 半導体装置、表示装置、及び信号取込方法
TWI813323B (zh) * 2022-06-07 2023-08-21 友達光電股份有限公司 顯示裝置及訊號品質調整方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20030095112A (ko) * 2002-06-11 2003-12-18 엘지.필립스 엘시디 주식회사 액정표시소자의 구동방법 및 장치
KR20070078555A (ko) * 2006-01-27 2007-08-01 삼성전자주식회사 데이터 입력 방법 및 장치와 그를 이용한 액정 표시 장치

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2004021656A1 (ja) * 2002-08-28 2004-03-11 Matsushita Electric Industrial Co., Ltd. データ送受信システム
KR100583631B1 (ko) * 2005-09-23 2006-05-26 주식회사 아나패스 클록 신호가 임베딩된 멀티 레벨 시그널링을 사용하는디스플레이, 타이밍 제어부 및 컬럼 구동 집적회로
WO2007108574A1 (en) * 2006-03-23 2007-09-27 Anapass Inc. Display, timing controller and data driver for transmitting serialized multi-level data signal
US20070236486A1 (en) * 2006-04-11 2007-10-11 Toppoly Optoelectronics Corp. Method for transmitting a video signal and operation clock signal for a display panel
JP5019419B2 (ja) * 2006-07-07 2012-09-05 ルネサスエレクトロニクス株式会社 表示データ受信回路及び表示パネルドライバ

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20030095112A (ko) * 2002-06-11 2003-12-18 엘지.필립스 엘시디 주식회사 액정표시소자의 구동방법 및 장치
KR20070078555A (ko) * 2006-01-27 2007-08-01 삼성전자주식회사 데이터 입력 방법 및 장치와 그를 이용한 액정 표시 장치

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8947412B2 (en) 2008-10-20 2015-02-03 Silicon Works Co., Ltd. Display driving system using transmission of single-level embedded with clock signal
JP2010204667A (ja) * 2009-03-04 2010-09-16 Silicon Works Co Ltd データ駆動部のモニタリング手段が具備されたディスプレイ駆動システム
US8493373B2 (en) 2009-03-04 2013-07-23 Silicon Works Co., Ltd. Display driving system with monitoring unit for data driver
CN111489695A (zh) * 2020-04-23 2020-08-04 京东方科技集团股份有限公司 数据驱动集成电路及其控制方法、和显示装置
CN111489695B (zh) * 2020-04-23 2022-01-07 京东方科技集团股份有限公司 数据驱动集成电路及其控制方法、和显示装置
CN112201194A (zh) * 2020-10-21 2021-01-08 Tcl华星光电技术有限公司 显示面板及显示装置
CN112201194B (zh) * 2020-10-21 2022-08-23 Tcl华星光电技术有限公司 显示面板及显示装置

Also Published As

Publication number Publication date
CN101540159B (zh) 2013-01-23
CN101540159A (zh) 2009-09-23

Similar Documents

Publication Publication Date Title
JP4990315B2 (ja) ブランク期間にクロック信号を伝送するディスプレイ装置及び方法
US10235918B2 (en) Display, timing controller and column driver integrated circuit using clock embedded multi-level signaling
KR100986041B1 (ko) 클럭 신호가 임베딩된 단일 레벨 신호 전송을 이용한 디스플레이 구동 시스템
KR100661828B1 (ko) 직렬화된 멀티레벨 데이터 신호를 전달하기 위한디스플레이, 타이밍 제어부 및 데이터 구동부
KR101367279B1 (ko) 클록을 내장한 데이터 신호를 전송하는 디스플레이 장치
US20080246755A1 (en) Display, Column Driver Integrated Circuit, and Multi-Level Detector, and Multi-Level Detection Method
JP4562225B2 (ja) 平板ディスプレイシステム，平板ディスプレイシステムの画像信号インターフェース装置及びその方法
US8212759B2 (en) Control circuit and control method for LCD panel
KR100883778B1 (ko) 블랭크 기간에 클록 신호를 전송하는 디스플레이 및 방법
US7283132B2 (en) Display panel driver
US8156365B2 (en) Data reception apparatus
WO2007108574A1 (en) Display, timing controller and data driver for transmitting serialized multi-level data signal
KR100653158B1 (ko) 클록 신호가 임베딩된 멀티 레벨 시그널링을 사용하는디스플레이, 타이밍 제어부 및 컬럼 구동 집적회로
KR100653159B1 (ko) 클록 신호가 임베딩된 멀티 레벨 시그널링을 사용하는디스플레이, 타이밍 제어부 및 컬럼 구동 집적회로
US7876130B2 (en) Data transmitting device and data receiving device
KR20120091858A (ko) 데이터 처리 방법 및 상기 데이터 처리 방법을 수행하는 표시 장치
KR102423645B1 (ko) 신호 송수신 장치, 상태 정보 신호를 수신하는 소스 드라이버 및 그것을 포함하는 표시 장치
KR20090101052A (ko) 블랭크 기간에 클록 신호를 전송하는 디스플레이 및 방법
TWI311305B (en) Clock signal embedded multi-level signaling method and apparatus for driving display panel using the same
JP6465583B2 (ja) タイミングコントローラおよびそれを用いたディスプレイ装置
KR100924704B1 (ko) 블랭크 기간에 클록 신호를 전송하는 디스플레이 및 방법
JP4972581B2 (ja) 映像データ伝送システムおよび映像データ伝送方法
JP2005244464A (ja) Ｌｖｄｓシステム、その送信側回路、および、その受信側回路
Jo et al. An Intra-panel Interface for Large Size FPDs with High Resolution And Definition
JP2006215087A (ja) シリアルデータ送受信装置

Legal Events

Date Code Title Description
A201 Request for examination
A302 Request for accelerated examination
E902 Notification of reason for refusal
E601 Decision to refuse application
J201 Request for trial against refusal decision
A107 Divisional application of patent
J301 Trial decision

Free format text: TRIAL DECISION FOR APPEAL AGAINST DECISION TO DECLINE REFUSAL REQUESTED 20080910

Effective date: 20090202

S901 Examination by remand of revocation
GRNO Decision to grant (after opposition)
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130207

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20140206

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20160205

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20170206

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20180209

Year of fee payment: 10

FPAY Annual fee payment

Payment date: 20190211

Year of fee payment: 11

FPAY Annual fee payment

Payment date: 20200210

Year of fee payment: 12