JP2002368134A

JP2002368134A - 半導体記憶装置

Info

Publication number: JP2002368134A
Application number: JP2001176750A
Authority: JP
Inventors: Yutaka Ito; 伊藤　　豊; Hidetoshi Iwai; 秀俊岩井; Kazuo Nakazato; 和郎中里
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 2001-06-12
Filing date: 2001-06-12
Publication date: 2002-12-20

Abstract

(57)【要約】【課題】半導体記憶装置におけるノイズ低減を図るた
めの技術を提供することにある。【解決手段】半導体デバイスの基板における凹部とそ
れに設けられたポリシリコン層とを含んで形成されたキ
ャパシタと、上記ポリシリコン層に積層され、真性半導
体によるチャネルを有して縦型構造とされることで４Ｆ
^２のメモリセル（ＭＣ）が形成されるとき、隣接ビット
線が互いに異なる層に形成され、この隣接ビット線に着
目したとき、ビット線（ＢＬ）がワード線（ＷＬ）と交
差する毎に上記メモリセルを交互に配置することによっ
て、ビット線負荷の均一化を図る。そして、ビット線ク
ロスによって隣接ビット線の入れ替えを行うことで、ビ
ット線間のノイズの低減化を達成する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体記憶装置、
さらにはＰＬＥＤ（ＰｈａｓｅｓｔａｔｅＬｏｗ
ＥｌｅｃｔｒｏｎｎｕｍｂｅｒＤｒｉｖｅ）トラン
ジスタを使用した半導体記憶装置に関する。

【０００２】

【従来の技術】メモリデバイスの一例とされるＤＲＡＭ
（ダイナミック・ランダム・アクセス・メモリ）は、昭
和５９年１１月３０日に株式会社オーム社から発行され
た「ＬＳＩハンドブック（第４８６頁〜）」にも記載さ
れているように、アドレスバッファ、デコーダ、センス
増幅器などの周辺回路には内部クロックに同期動作する
ダイナミック型の回路が用いられる。ＤＲＡＭでは、１
〜３相の外部クロックが必要とされ、これらのクロック
に基づいて内部クロックを発生させて内部回路の動作制
御が行われる。

【０００３】特開平１０−２００００１号公報には、制
御電極から多重トンネル障害壁構造を通り抜けて電荷を
書き込むメモリノードを有し、蓄積された電荷がソース
／ドレイン経路の伝導性に影響を与えることから、この
経路の伝導性をモニタすることによってデータの読み出
しを可能とするメモリデバイスが提案されている。

【０００４】特表平８−５０６２１４号公報には、側壁
ゲートを有する多段トランジスタデバイスが接続された
メモリノードを有するメモリデバイスが記載されてい
る。このメモリノードは、蓄積電荷のレベルがクーロン
妨害により制限される第１及び第２の量子化メモリ状態
を呈し、この差異、少数の電子、例えば１０個の電子の
過剰又は不足により量子化メモリ状態を表している。

【０００５】「ＵＳＰａｔｅｎｔＮｏ．５，１０
７，４５９」には、縦型構造のトランジスタと、トレン
チキャパシタを組み合わせることでメモリセルを実現
し、さらに、ビット線の２層化すると共にビット線をク
ロスさせることでノイズ低減を図ったメモリ構成が提案
されている。

【０００６】「ＡｄｕａｌｌａｙｅｒＤＲＡＭ
ａｒｒａｙｗｉｔｈＶｃｃ／Ｖｓｓｈｙｂｒｉｄ
ｐｒｅｃｈａｒｇｅｆｏｒｍｕｌｔｉ−ｇｉｇａ
ｂｉｔＤＲＡＭｓ（１９９６Ｓｙｍｐｏｓｉｕｍ
ｏｎＶＬＳＩＣｉｒｃｕｉｔｅｓＤｉｇｅｓｔ
ｏｆＴｅｃｈｎｉｃａｌＰａｐｅｒｓ）」には、ビ
ット線クロス技術の改良により、隣接ビット線間のノイ
ズをキャンセル可能なメモリ構造が提案されている。

【０００７】「ＵＳＰａｔｅｎｔＮｏ．５，８６
４，１８１」には、メモリデバイスにおいて２層化した
ビット線のクロスの仕方が示されている。

【０００８】

【発明が解決しようとする課題】半導体デバイスの最小
加工寸法を「Ｆ」で示した場合のメモリセル１ビットの
サイズは、４Ｆ^２、６Ｆ^２、８Ｆ^２などと表現される。
つまり、「４Ｆ^２」とは、４Ｆ^２の矩形領域（縦が２
Ｆ、横が２Ｆ）に１ビットのメモリセルが形成されるこ
とを意味する。同様に、「６Ｆ^２」とは、６Ｆ^２の矩形
領域に１ビットのメモリセルが形成されることを意味
し、「８Ｆ^２」とは、８Ｆ^２の矩形領域に１ビットのメ
モリセルが形成されることを意味する。また、相補レベ
ルの一対のビット線が同一方向に延在形成され、当該相
補レベルの一対のビット線間の信号レベルがセンスアン
プで増幅される場合の構成を「２交点セル配置」とい
い、センスアンプの両側にビット線が形成され、一方の
ビット線の信号を増幅する場合に、他方のビット線の電
位レベルがリファレンスなる場合の構成を「１交点セル
配置」という。

【０００９】４Ｆ^２−１交点セルの場合、８Ｆ^２−２交
点セルに比べて、チップ占有面積が小さくて済む。しか
しながら、１交点セルでは相補レベルのビット線対が用
いられないため、ワード線ＷＬからのビット線カップリ
ングノイズやビット線間ノイズをキャンセルすることが
できない。６Ｆ^２セルにしてビット線配列ピッチを緩和
すれば、ビット線間ノイズを低減することができるが、
その場合のメモリセルサイズは、４Ｆ^２セルに対して
１．５倍に増加してしまう。

【００１０】上記「ＵＳＰａｔｅｎｔＮｏ．５，１
０７，４５９」に記載された技術によれば、縦型構造の
トランジスタと、トレンチキャパシタを組み合わせるこ
とで４Ｆ^２セルを実現し、さらに、ビット線の２層化す
ると共にビット線をクロスさせることでノイズ低減を図
ることができる。しかしながら、センスアンプから見た
ビット線負荷アンバランスを低減できるものの、隣接す
るビット線が常に同一であるため、この隣接ビット線間
において互いにノイズの影響を受けやすいと考えられ
る。さらに上層のビット線が、下層のビット線の真上を
はしる構造となっているため、ビット線クロス部の面積
が比較的大きくなる。

【００１１】上記「ＡｄｕａｌｌａｙｅｒＤＲＡ
ＭａｒｒａｙｗｉｔｈＶｃｃ／Ｖｓｓｈｙｂｒ
ｉｄｐｒｅｃｈａｒｇｅｆｏｒｍｕｌｔｉ−ｇｉ
ｇａｂｉｔＤＲＡＭｓ（１９９６Ｓｙｍｐｏｓｉｕ
ｍｏｎＶＬＳＩＣｉｒｃｕｉｔｅｓＤｉｇｅｓ
ｔｏｆＴｅｃｈｎｉｃａｌＰａｐｅｒｓ）」で
は、ビット線クロス技術の改良により、隣接ビット線間
のノイズをキャンセル可能なメモリ構造が提案されてい
るが、全てのメモリセルはビット線の下層に接続される
ためにメモりセルの負荷が不均一になり易い。

【００１２】「ＵＳＰａｔｅｎｔＮｏ．５，８６
４，１８１」では、メモリデバイスにおいて２層化した
ビット線クロスの仕方が示されているが、６Ｆ^２セルで
あるため、４Ｆ^２セルに比べると、メモリセルアレイ部
のチップ占有面積が大きくなる。

【００１３】本発明の目的は、半導体記憶装置における
ノイズ低減を図るための技術を提供することにある。

【００１４】本発明の前記並びにその他の目的と新規な
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。

【００１５】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。

【００１６】すなわち、複数のワード線と、上記複数の
ワード線に交差するように配置された複数のビット線
と、上記ワード線と上記ビット線とに結合された複数の
メモリセルとを含んで半導体記憶装置が構成されると
き、上記メモリセルは、半導体デバイスの最小加工寸法
をＦで示すとき、半導体基板における凹部と上記凹部に
設けられたポリシリコン層とを含んで形成されたキャパ
シタと、上記ポリシリコン層に積層され、真性半導体に
よるチャネルを有して縦型構造とされたトランジスタと
を含んで、４Ｆ^２の領域に一つ形成し、さらに、上記ワ
ード線は、隣接ビット線間に入り込ませることによって
個々のビット線を包囲するように形成する。

【００１７】上記手段によれば、上記半導体デバイスの
基板における凹部と上記凹部に設けられたポリシリコン
層とを含んで形成されたキャパシタと、上記ポリシリコ
ン層に積層され、真性半導体によるチャネルを有して縦
型構造とされることで４Ｆ^２のメモリセルが形成され
る。上記ワード線は、隣接ビット線間に入り込み、個々
のビット線を包囲することで、隣接ビット線間のシール
ド機能を発揮し、隣接ビット線間のクロストークノイズ
の低減を達成する。

【００１８】上記ワード線に対応して金属配線層が積層
されるとともに、上記ワード線とそれに対応する上記金
属配線層とが電気的に結合されることで、ワード線の低
抵抗化を図ることによって、ワード立ち上がり時間の高
速化を図ることができる。

【００１９】また、複数のワード線と、上記複数のワー
ド線に交差するように配置された複数のビット線と、上
記ワード線と上記ビット線とに結合された複数のメモリ
セルとを含んで半導体記憶装置が形成されるとき、上記
メモリセルは、半導体デバイスの最小加工寸法をＦで示
すとき、半導体基板における凹部と上記凹部に設けられ
た半導体層とを含んで成るキャパシタと、上記半導体層
に積層され、真性半導体によるチャネルを有して縦型構
造とされたトランジスタとを含んで４Ｆ^２の領域に一つ
形成する。さらに、隣接ビット線が互いに異なる層に形
成され、この隣接ビット線に着目したとき、上記メモリ
セルは、上記ビット線が上記ワード線と交差する毎に、
交互に配置する。

【００２０】上記手段によれば、上記半導体デバイスの
基板における凹部と上記凹部に設けられたポリシリコン
層とを含んで形成されたキャパシタと、上記ポリシリコ
ン層に積層され、真性半導体によるチャネルを有して縦
型構造とされることで４Ｆ^２のメモリセルが形成され
る。また、隣接ビット線が互いに異なる層に形成され、
この隣接ビット線に着目したとき、上記ビット線が上記
ワード線と交差する毎に上記メモリセルを交互に配置す
ることは、ビット線負荷の均一化を図り、センスアンプ
から見た負荷のアンバランスを解消し易くする。

【００２１】このとき、ビット線クロスによって隣接ビ
ット線の入れ替えを行うことで、ビット線間のクロスト
ークノイズの低減化を達成する。

【００２２】そして、第１半導体層により上記ワード線
が形成され、上記第１半導体層とは異なる第２半導体層
により上記ビット線が形成されるとき、上記ワード線に
対応して第１金属配線層を積層し、上記ワード線とそれ
に対応する上記第１金属配線層とを電気的に結合するこ
とで、上記ワード線の低抵抗化を図り、上記第１金属配
線層とは異なる第２金属配線層と、上記第２半導体層と
によって上記ビット線を多層化することで、４Ｆ^２−２
交点セルを実現する。

【００２３】

【発明の実施の形態】図２３には、本発明にかかる半導
体記憶装置の一例であるＳＤＲＡＭ（シンクロナス・ダ
イナミック・ランダム・アクセス・メモリ）が示され
る。

【００２４】図２３に示されるＳＤＲＡＭ３２は、特に
制限されないが、公知の半導体集積回路製造技術によっ
て単結晶シリコン基板のような一つの半導体基板に形成
される。このＳＤＲＡＭ３２は、メモリバンクＡを構成
するメモリセルアレイ２００ＡとメモリバンクＢを構成
するメモリセルアレイ２００Ｂを備える。それぞれのメ
モリセルアレイ２００Ａ，２００Ｂは、マトリクス配置
されたダイナミック型のメモリセルを備え、同一列に配
置されたメモリセルの選択端子は列毎のワード線（図示
せず）に結合され、同一行に配置されたメモリセルのデ
ータ入出力端子は行毎に相補データ線（図示せず）に結
合される。

【００２５】上記メモリセルアレイ２００Ａの図示しな
いワード線は、ロウデコーダ２０１Ａによるロウアドレ
ス信号のデコード結果に従って１本が選択レベルに駆動
される。メモリセルアレイ２００Ａの図示しない相補デ
ータ線は、センスアンプ及びカラム選択回路２０２Ａに
結合される。センスアンプ及びカラム選択回路２０２Ａ
におけるセンスアンプは、メモリセルからのデータ読み
出しによってそれぞれの相補データ線に現れる微小電位
差を検出して増幅する増幅回路である。それにおけるカ
ラム選択回路は、相補データ線を各別に選択して相補共
通データ線２０４に導通させるためのスイッチ回路であ
る。カラム選択回路はカラムデコーダ２０３Ａによるカ
ラムアドレス信号のデコード結果に従って選択動作され
る。メモリセルアレイ２００Ｂ側にも同様にロウデコー
ダ２０１Ｂ，センスアンプ及びカラム選択回路２０２
Ｂ，カラムデコーダ２０３Ｂが設けられる。上記相補共
通データ線２０４は入力バッファ２１０の出力端子及び
出力バッファ２１１の入力端子に接続される。入力バッ
ファ２１０の入力端子及び出力バッファ２１１の出力端
子は１６ビットのデータ入出力端子Ｉ／Ｏ０〜Ｉ／Ｏ１
５に接続される。

【００２６】アドレス入力端子Ａ０〜Ａ１１から供給さ
れるロウアドレス信号とカラムアドレスはカラムアドレ
スバッファ２０５とロウアドレスバッファ２０６にアド
レスマルチプレクス形式で取り込まれる。カラムアドレ
スバッファ２０５の出力はカラムアドレスカウンタ２０
７のプリセットデータとして供給され、カラムアドレス
カウンタ２０７は、動作モードに応じて、上記プリセッ
トデータとしてのカラムアドレス、又はそのカラムアド
レスを初期値として順次インクリメントした値を、後段
の冗長救済回路２１４に向けて出力する。

【００２７】冗長救済回路２１４では、特に制限されな
いが、上記カラムアドレスバッファ２０５から出力され
たカラム系アドレス（バーストモードの初期アドレス）
及び上記カラムアドレスカウンタ２０７によってインク
リメントされたアドレスの冗長判定が行われる。このア
ドレス比較において、両アドレスが不一致の場合には、
それは当該アドレスについて冗長救済が行われていない
ことを意味するから、上記カラムアドレスバッファ２０
５から出力されたカラムアドレス又は上記カラムアドレ
スカウンタ２０７によってインクリメントされたアドレ
スがカラムデコーダ２０３Ａ，２０３Ｂに伝達される。
しかし、上記冗長救済回路２１４でのアドレス比較にお
いて、両アドレスが一致する場合には、それは冗長ビッ
トにより救済されていることを意味するから、上記カラ
ムアドレスバッファ２０５から出力されたカラムアドレ
ス又は上記カラムアドレスカウンタ２０７によってイン
クリメントされたアドレスに代えて冗長ビットを選択す
るためのアドレスがカラムデコーダ２０３Ａ，２０３Ｂ
に伝達される。そのようにアドレスの置換えが行われる
ことで冗長救済が行われる。

【００２８】また、メモリセルアレイ２００Ａ，２００
Ｂはダイナミック型メモリセルを含んでおり、記憶状態
の維持のために所定時間間隔でリフレッシュ動作を行う
必要がある。リフレッシュ動作はメモリセルアレイ２０
０Ａ，２００Ｂのワード線選択により可能とされ、その
ようなリフレッシュ動作のためにリフレッシュ用アドレ
スを生成可能なリフレッシュカウンタ２０８が設けられ
ている。

【００２９】コントローラ２１２は、特に制限されない
が、クロック信号ＣＬＫ、クロックイネーブル信号ＣＫ
Ｅ、チップセレクト信号ＣＳ＊（記号＊はこれが付され
た信号がローイネーブルの信号であることを意味す
る）、カラムアドレスストローブ信号ＣＡＳ＊、ロウア
ドレスストローブ信号ＲＡＳ＊、及びライトイネーブル
信号ＷＥ＊などの外部制御信号の組合わせによって与え
られるコマンドをデコードすることにより動作モード信
号を生成するためのコマンドデコード回路３１０や、内
部タイミング信号を形成するタイミング制御回路３２
０、及び動作モード情報やテストモード情報の保持のた
めのモードレジスタ３００を備える。

【００３０】また、上記クロック信号ＣＬＫ、クロック
イネーブル信号ＣＫＥや、チップセレクト信号ＣＳ＊、
カラムアドレスストローブ信号ＣＡＳ＊、ロウアドレス
ストローブ信号ＲＡＳ＊、及びライトイネーブル信号Ｗ
Ｅ＊などの各種制御信号は、ＣＰＵ３１からシステムバ
スＢＵＳを介して伝達される。クロック信号ＣＬＫはＳ
ＤＲＡＭ３２のマスタクロックとされ、その他の外部入
力信号は当該クロック信号ＣＬＫの立ち上がりエッジに
同期して有意とされる。チップセレクト信号ＣＳ＊はそ
のローレベルによってコマンド入力サイクルの開始を指
示する。チップセレクト信号がハイレベルのとき（チッ
プ非選択状態）、その他の信号入力は意味を持たない。
ただし、メモリバンクの選択状態やバースト動作などの
内部動作はチップ非選択状態への変化によって影響され
ない。ＲＡＳ＊，ＣＡＳ＊，ＷＥ＊の各信号は、コマン
ドサイクルを定義するときに有意の信号とされる。クロ
ックイネーブル信号ＣＫＥは次のクロック信号の有効性
を指示する信号であり、当該信号ＣＫＥがハイレベルで
あれば次のクロック信号ＣＬＫの立ち上がりエッジが有
効とされ、ローレベルのときは無効とされる。さらに、
図示はしないが読み出しモードにおいて出力バッファ２
１１に対するアウトプットイネーブルの制御を行う外部
制御信号もコントローラ２１２に供給され、その信号が
例えばハイレベルのときは出力バッファ２１１は高出力
インピーダンス状態にされる。

【００３１】また、上記アドレス入力端子Ａ１１からの
信号入力は、上記ロウアドレスストローブ・バンクアク
ティブコマンドサイクルにおいてバンク選択信号とみな
される。すなわち、アドレス入力端子Ａ１１からの入力
信号がローレベルの時はメモリバンクＡが選択され、ハ
イレベルの時はメモリバンクＢが選択される。メモリバ
ンクの選択制御は、特に制限されないが、選択メモリバ
ンク側のロウデコーダのみの活性化、非選択メモリバン
ク側のカラムスイッチ回路の全非選択、選択メモリバン
ク側のみの入力バッファ２１０及び出力バッファ２１１
への接続などの処理によって行うことができる。

【００３２】プリチャージコマンドサイクルにおいて、
アドレス入力端子Ａ１１からの入力信号は相補データ線
などに対するプリチャージ動作の態様を指示し、そのハ
イレベルはプリチャージの対象が双方のメモリバンクで
あることを指示し、そのローレベルは、Ａ１１で指示さ
れている一方のメモリバンクがプリチャージ対象である
ことを指示する。

【００３３】上記カラムアドレスは、クロック信号ＣＬ
Ｋの立ち上がりエッジに同期するリードコマンドサイク
ル又はライトコマンドサイクルにおけるＡ０〜Ａ７の論
理レベルによって定義される。そして、このようにして
定義されたカラムアドレスはバーストアクセスのスター
トアドレス（カラム系初期アドレス）とされる。

【００３４】次に、上記メモリセルアレイ２００Ａ，２
００Ｂの詳細な構成について説明する。

【００３５】上記メモリセルアレイ２００Ａ，２００Ｂ
に、４Ｆ^２−１交点セルが適用される場合と、４Ｆ^２−
２交点セルが適用される場合とがある。

【００３６】先ず、上記メモリセルアレイ２００Ａ，２
００Ｂに、４Ｆ^２−１交点セルが適用される場合につい
て説明する。

【００３７】図３には、４Ｆ^２−１交点セルの配置例が
示される。

【００３８】メモリセルＭＣは、電荷蓄積容量と、縦型
トランジスタによって形成される。上記電荷蓄積容量
は、半導体基板に形成された凹部にポリシリコン層を設
けて成るキャパシタとされ、このキャパシタの真上に縦
型トランジスタが形成されることで、４Ｆ^２メモリセル
が実現される。

【００３９】複数のワード線ＷＬと、それに交差するよ
うに複数のビット線ＢＬが形成され、ワード線ＷＬとビ
ット線ＢＬとが交差する箇所にメモリセルＭＣが設けら
れる。複数のビット線ＢＬは、相補レベルとされる複数
組のビット線対を含み、このビット線対の電位差を増幅
するために複数のセンスアンプが設けられる。例えばセ
ンスアンプＳＡ１には、ビット線対ＢＬ１，ＢＬ１Ｂが
結合される。４Ｆ^２−１交点セルの場合、紙面に向かっ
てセンスアンプＳＡ１の左側にビット線ＢＬ１が配置さ
れ、それと相補レベルのビット線ＢＬ１Ｂは、当該セン
スアンプＳＡ１の右側に配置される。ビット線ＢＬの微
小電位を増幅するとき、ビット線ＢＬ１Ｂの電位がリフ
ァレンスとされる。他のセンスアンプＳＡ２，ＳＡ３，
ＳＡ４においても、上記センスアンプＳＡ１の場合と同
様に、紙面に向かって左側にビット線ＢＬ２，ＢＬ３，
ＢＬ４が配置され、それと相補レベルのビット線ＢＬ２
Ｂ，ＢＬ３Ｂ，ＢＬ４Ｂは当該センスアンプＳＡ２，Ｓ
Ａ３，ＳＡ４の右側に配置される。

【００４０】図５（Ｂ）には、図３に示されるセンスア
ンプＳＡ１の構成例が示される。

【００４１】ｎチャネル型ＭＯＳトランジスタ２６，２
７と、ｐチャネル型ＭＯＳトランジスタ２８，２９とが
結合されることで、ビット線の電位差を増幅するための
アンプ部が形成される。ｎチャネル型ＭＯＳトランジス
タ２６，２７の直列接続箇所、及びｐチャネル型ＭＯＳ
トランジスタ２８，２９の直列接続箇所からコモン線Ｃ
ＳＮ，ＣＳＰが引き出される。ビット線ＢＬ１を介して
メモりセルデータを読み出す場合には、ビット線ＢＬ１
Ｂの電位が基準レベルとされ、ビット線ＢＬ１Ｂを介し
てメモりセルデータを読み出す場合には、ビット線ＢＬ
１の電位が基準レベルとされる。かかる構成では、イコ
ライズ制御信号ＢＬＥＱによってビット線対をイコライ
ズするためのｎチャネル型ＭＯＳトランジスタ２３，２
４，２５が設けられる。

【００４２】ここで、本発明の比較対象とされる技術に
ついて図８、図１６（Ｂ）、及び図１７（Ｂ）を参照し
ながら説明する。

【００４３】図８には４Ｆ^２−１交点セルの構成例が示
される。

【００４４】複数のワード線ＷＬ１〜ＷＬ１２と、複数
のビット線ＢＬとが交差され、その交差箇所にメモリセ
ルＭＣが配置される。複数のワード線ＷＬ１〜ＷＬ１２
は、第１ポリシリコン層（Ｐｏｌｙ−１）によって形成
される。複数のビット線ＢＬは、第１金属配線層（Ｍ−
１）によって形成される。複数のワード線ＷＬ１〜ＷＬ
１２や複数のビット線ＢＬの配列ピッチは「２Ｆ」とさ
れる。

【００４５】図１６（Ｂ）には、図８におけるＡ−Ａ線
断面が示され、図１７（Ｂ）には、図８におけるＢ−Ｂ
線断面が示される。

【００４６】半導体基板ＰＬ（Ｓｕｂ）に凹部が設けら
れ、この凹部に絶縁膜を介してポリシリコン層ＳＮ（ｐ
ｏｌｙ−Ｓｉ）が形成される。このとき、凹部の内壁面
と、ポリシリコン層ＳＮの対向面とによってキャパシタ
が形成される。このキャパシタが、メモリセルにおける
電荷蓄積容量とされ、その真上にＰＬＥＤトランジスタ
が形成される。すなわち、上記キャパシタを形成するポ
リシリコン層ＳＮ（ｐｏｌｙ−Ｓｉ）の真上には、第１
バリア膜ＢＲ１（Ｓｉ_３Ｎ_４）を介して真性半導体によ
るチャネルＣＨ（ｉ−Ｐｏｌｙ）が積層され、さらにこ
のチャネルＣＨ（ｉ−Ｐｏｌｙ）には、第２バリア膜Ｂ
Ｒ２（Ｓｉ_３Ｎ_４）を介してポリシリコン層ＢＮ（ｐｏ
ｌｙ−Ｓｉ）が形成される。このポリシリコン層ＢＮ
は、スルーホール（Ｍ１ｔｏＰｏｌｙ）を介して、
第１金属配線層によって形成されるビット線ＢＬ（Ｍ
１）に結合される。そして、上記チャネルＣＨ（ｉ−Ｐ
ｏｌｙ）と、その上下端の第１バリア膜ＢＲ１（Ｓｉ_３
Ｎ_４）及び第２バリア膜ＢＲ２（Ｓｉ_３Ｎ_４）とを横か
ら包囲するようにポリシリコン層によるワード線ＷＬ
（ｐｏｌｙ−Ｓｉ）が形成される。ポリシリコン層ＢＮ
（ｐｏｌｙ−Ｓｉ）がＰＬＥＤのドレイン電極とされ、
ポリシリコン層ＳＮ（ｐｏｌｙ−Ｓｉ）がＰＬＥＤトラ
ンジスタのソース電極とされ、ワード線ＷＬを形成する
ポリシリコン層がＰＬＥＤトランジスタのゲート電極と
される。

【００４７】しかしながら、上記構成においては、隣接
ビット線が同一の配線層によって形成されているため、
隣接ビット線間のクロストークノイズが比較的大きい。

【００４８】そこで、上記隣接ビット線間のクロストー
クノイズの低減を図るため、メモリセルアレイ２００
Ａ，２００Ｂには、図１６（Ａ），図１７（Ａ）に示さ
れるように、ワード線ＷＬを、隣接ビット線間に入り込
ませることによって個々のビット線ＢＬを包囲するよう
に形成したものを適用する。ここで、図１６（Ａ）は、
図１６（Ｂ）に対応する断面図、図１７（Ａ）は、図１
７（Ｂ）に対応する断面図である。

【００４９】図１６（Ａ），図１７（Ａ）に示されるの
が、図１６（Ｂ），図１７（Ｂ）に示されるのと異なる
のは、第２バリア膜ＢＲ２（Ｓｉ_３Ｎ_４）に積層される
ポリシリコン層（Ｐｏｌｙ−Ｓｉ）がそのままビット線
ＢＬとして使用される点、及びそのようなビット線ＢＬ
が並行して複数形成されるとき、この個々のビット線Ｂ
Ｌに覆い被さるようにワード線ＷＬが形成される。この
場合、ワード線ＷＬは、ポリシリコン層（Ｐｏｌｙ−Ｓ
ｉ）によって形成される。かかる構成においては、ワー
ド線ＷＬが、隣接ビット線ＢＬ間のシールドとして機能
するため、４Ｆ ^２−１交点セルにおいて、隣接ビット線
ＢＬ間のクロストークノイズの低減を図ることができ
る。

【００５０】上記の構成においてワード線ＷＬは、ポリ
シリコン層（Ｐｏｌｙ−Ｓｉ）によって形成され、比較
的高抵抗とされるが、ワード線ＷＬに金属配線層を結合
させることによって、ワード線ＷＬの低抵抗化を図るこ
とができる。図２０（Ａ）や図２１（Ａ）には、その場
合の構成例が示される。図２０（Ａ）に示される断面
は、図１６（Ａ）に対応し、図２０（Ａ）に示される断
面は図１７（Ａ）に対応する。図２０（Ａ）や図２１
（Ａ）に示されるように、ワード線ＷＬがポリシリコン
層（ＰｏｌｙＳｉ）で形成される場合において、この
ワード線ＷＬに沿って、当該ワード線の上側に第１金属
配線層Ｍ１が形成され、スルーホール（Ｍ１ｔｏＰｏ
ｌｙ）を介して、第１金属配線層Ｍ１を上記ワード線Ｗ
Ｌに結合する。第１金属配線層Ｍ１の抵抗値は、ポリシ
リコン層（Ｐｏｌｙ−Ｓｉ）に比べて遙かに小さいた
め、ポリシリコン層（Ｐｏｌｙ−Ｓｉ）によるワード線
ＷＬに第１金属配線層Ｍ１が結合されることによって、
ワード線ＷＬの低抵抗化を図ることができる。ワード線
ＷＬの低抵抗化により、ワード線ＷＬでの電圧降下を低
く抑えることができる。

【００５１】次に、上記メモリセルアレイ２００Ａ，２
００Ｂに、４Ｆ^２−２交点セルが適用される場合につい
て説明する。

【００５２】図４には、４Ｆ^２−２交点セルの配置例が
示される。

【００５３】複数のワード線ＷＬと複数のビット線ＢＬ
が交差され、その交差箇所にメモリセルＭＣが交互に配
置される。ＢＬ１とＢＬ１Ｂ、ＢＬ２とＢＬ２Ｂ、ＢＬ
３とＢＬ３Ｂ、ＢＬ４とＢＬ４Ｂで、それぞれ相補レベ
ルのビット線対が形成される。特に制限されないが、ビ
ット線ＢＬ１，ＢＬ２，ＢＬ３，ＢＬ４は、第１金属配
線層Ｍ１によって形成され、ビット線ＢＬ１Ｂ，ＢＬ２
Ｂ，ＢＬ３Ｂ，ＢＬ４Ｂは、第２金属配線層によって形
成される。上記ビット線対の電位を増幅するための複数
のセンスアンプが設けられる。例えばセンスアンプＳＡ
１はビット線ＢＬ１，ＢＬ１Ｂの電位を増幅し、センス
アンプＳＡ２はビット線ＢＬ２，ＢＬ２Ｂの電位を増幅
し、センスアンプＳＡ３はビット線ＢＬ３，ＢＬ３Ｂの
電位を増幅し、センスアンプＳＡ４はビット線ＢＬ４，
ＢＬ４Ｂの電位を増幅する。このように、相補レベルの
ビット線の電位をセンスアンプで増幅するようにしてい
るため、相補ビット線対に混入されたノイズ成分はセン
スアンプの増幅過程において相殺されることから、ノイ
ズ耐性に優れている。

【００５４】図２には、本発明の比較対象とされる８Ｆ
^２−２交点セルの配置例が示される。

【００５５】複数のワード線ＷＬと、それに交差するよ
うに複数のビット線ＢＬが形成され、ワード線ＷＬとビ
ット線ＢＬとが交差する箇所にメモリセルＭＣが設けら
れる。複数のビット線ＢＬは、相補レベルとされる複数
組のビット線対を含む。このビット線対の電位差を増幅
するために複数のセンスアンプが設けられる。例えばセ
ンスアンプＳＡ１には、ビット線対ＢＬ１，ＢＬ１Ｂが
結合され、このビット線対ＢＬ１，ＢＬ１Ｂの電位差が
センスアンプＳＡ１によって増幅される。また、センス
アンプＳＡ２には、ビット線対ＢＬ２，ＢＬ２Ｂが結合
され、このビット線対ＢＬ２，ＢＬ２Ｂの電位差がセン
スアンプＳＡ２によって増幅される。このような８Ｆ^２
−２交点セルの配置例は、ＤＲＡＭにおいて広く用いら
れているが、８Ｆ^２の領域にひとつのメモリセルＭＣが
形成されるため、メモリサイズが比較的大きくなってし
まう。

【００５６】これに対して、図４に示される４Ｆ^２−２
交点セルでは、４Ｆ^２の領域にひとつのメモリセルＭＣ
が形成されるため、上記８Ｆ^２−２交点セルの場合に比
べてメモりサイズが小さい点で優れている。

【００５７】図５（Ａ）には、上記センスアンプＳＡ１
の構成例が示される。

【００５８】ｎチャネル型ＭＯＳトランジスタ１６，１
７と、ｐチャネル型ＭＯＳトランジスタ１８，１９とが
結合されることで、ビット線の電位差を増幅するための
アンプ部が形成される。ｎチャネル型ＭＯＳトランジス
タ１６，１７の直列接続箇所、及びｐチャネル型ＭＯＳ
トランジスタ１８，１９の直列接続箇所からコモン線Ｃ
ＳＮ，ＣＳＰが引き出される。センスアンプＳＡ１は、
紙面に向かって左右に位置するビット線対ＢＬ１，ＢＬ
１Ｂで共有され、ビット線のデータ破壊を防ぐために、
シェアード制御信号ＳＨＲ−Ｌによって、センスアンプ
ＳＡ１の左側に位置するビット線対ＢＬ１，ＢＬ１Ｂを
アンプ部から分離するためのｎチャネル型ＭＯＳトラン
ジスタ１１，１２と、シェアード制御信号ＳＨＲ−Ｒに
よって、センスアンプＳＡ１の右側に位置するビット線
対ＢＬ１，ＢＬ１Ｂをアンプ部から分離するためのｎチ
ャネル型ＭＯＳトランジスタ２０，２１とが設けられ
る。また、イコライズ制御信号ＢＬＥＱによってビット
線対をイコライズするためのｎチャネル型ＭＯＳトラン
ジスタ１３，１４，１５が設けられる。

【００５９】尚、他のセンスアンプも同一構成とされ
る。

【００６０】図１０には、上記メモリセルアレイ２００
Ａ，２００Ｂに適用される４Ｆ^２−２交点セルのアレイ
構成例が示される。

【００６１】複数のワード線ＷＬに交差するように複数
のビット線ＢＬが形成される。半導体デバイスの最小加
工寸法をＦで示すとき、ワード線ＷＬの配列ピッチは２
Ｆとされる。複数のワード線ＷＬは第２ポリシリコン層
Ｐｏｌｙ−２を利用して形成されている。ビット線ＢＬ
は、４Ｆ^２−２交点セルを実現するために、それぞれ相
補レベルのビット線対ＢＬ１，ＢＬ１Ｂと、ＢＬ２，Ｂ
Ｌ２Ｂが２層化されている。すなわち、ビット線ＢＬ
は、下層ビット線と上層ビット線とを有し、下層ビット
線は第１金属配線Ｍ−１によって実現され、上層ビット
線は第２金属配線Ｍ−２によって実現される。

【００６２】例えばビット線ＢＬ１，ＢＬ２は、ワード
線ＷＬ１〜ＷＬ４と交差する箇所においては、第１金属
配線Ｍ−１による下層ビット線とされ、ワード線ＷＬ５
〜ＷＬ８と交差する箇所においては、第２金属配線Ｍ−
２による上層ビット線とされる。ビット線ＢＬ１Ｂ，Ｂ
Ｌ２Ｂは、それぞれビット線ＢＬ１，ＢＬ２とは１ピッ
チずれており、ワード線ＷＬ１〜ＷＬ４と交差する箇所
においては、第２金属配線Ｍ−２による上層ビット線と
され、ワード線ＷＬ５〜ＷＬ８と交差する箇所において
は、第１金属配線Ｍ−１による下層ビット線とされる。
下層ビット線と上層ビット線とを結合するためのビット
線結合部が設けられる。ビット線延在方向におけるビッ
ト線結合部の寸法は５Ｆとされる。ビット線ＢＬ１Ｂや
ＢＬ２Ｂは、ビット線結合部において、第１金属配線Ｍ
−１による下層ビット線と第２金属配線Ｍ−２による上
層ビット線とがコンタクトホールによって結合される。
これに対して、ビット線ＢＬ１やＢＬ２は、ビット線結
合部において、隣接ビット線との接触を避けるために第
１ポリシリコン層Ｐｏｌｙ−１が介在され、第１金属配
線Ｍ−１による下層ビット線から第１ポリシリコン層Ｐ
ｏｌｙ−１へのスルーホール、第２金属配線Ｍ−２によ
る上層ビット線から第１ポリシリコン層Ｐｏｌｙ−１へ
のスルーホールによって、それぞれ結合される。

【００６３】また、メモリセルＭＣは、隣接ビット線が
ワード線と交差する毎に、上記メモリセルが、上記隣接
ビット線間で交互に配置されて成る。ビット線の延在方
向に沿ってワード線毎に１ピッチずれて交互に配置され
る。例えば、メモリセルＭＣ１は、ワード線ＷＬ１とビ
ット線ＢＬ１Ｂとの交差箇所に設けられ、メモリセルＭ
Ｃ２は、ワード線ＷＬ１とビット線ＢＬ２Ｂとの交差箇
所に設けられ、メモリセルＭＣ３は、ワード線ＷＬ２と
ビット線ＢＬ１との交差箇所に設けられ、メモリセルＭ
Ｃ４は、ワード線ＷＬ２とビット線ＢＬ２との交差箇所
に設けられる。また、メモリセルＭＣ５は、ワード線Ｗ
Ｌ３とビット線ＢＬ１Ｂとの交差箇所に設けられ、メモ
リセルＭＣ６は、ワード線ＷＬ３とビット線ＢＬ２Ｂと
の交差箇所に設けられ、メモリセルＭＣ７は、ワード線
ＷＬ４とビット線ＢＬ１との交差箇所に設けられ、メモ
リセルＭＣ８は、ワード線ＷＬ４とビット線ＢＬ２との
交差箇所に設けられる。

【００６４】図９には、上記メモリセルアレイ２００
Ａ，２００Ｂに適用される４Ｆ^２−２交点セルの比較対
象とされる４Ｆ^２−２交点セルのアレイ構成例が示さ
れ、図１８（Ａ）には、図９におけるＣ−Ｃ線断面が示
される。

【００６５】図９では、ビット線ＢＬが２階層化され、
隣接ビット線同士を異なる層に割り当てることで、隣接
ビット線同士の短絡を防いでいる。代表的に示される４
本のビット線ＢＬ１，ＢＬ１Ｂ，ＢＬ２，ＢＬ２Ｂは、
ビット線結合部において第１金属配線層Ｍ−１から第２
金属配線層Ｍ−２、又は第２金属配線層Ｍ−２から第１
金属配線層Ｍ−１に変更される。５Ｆとされる。ビット
線延在方向におけるビット線結合部の寸法は５Ｆとされ
る。ビット線ＢＬ１Ｂ，ＢＬ２Ｂについては、コンタク
トホール（Ｍ２ｔｏＭ１）を介して、第２金属配線
層Ｍ−２から第１金属配線層Ｍ−１に変更されるが、ビ
ット線ＢＬ１，ＢＬ２については、短絡防止のためにポ
リシリコン層が介在される。メモリセルＭＣは、第１金
属配線層Ｍ−１によるビット線ＢＬに結合されるが、第
２金属配線層Ｍ−２によるビット線ＢＬには結合されな
い。このため、第１金属配線層Ｍ−１によるビット線Ｂ
Ｌと、第２金属配線層Ｍ−２によるビット線ＢＬとで
は、センスアンプから見た場合のビット線ＢＬの負荷が
異なり、例えばセンスアンプでローレベルの信号をセン
スする場合とハイレベルの信号をセンスする場合とで、
論理が確定する間での時間が異なってしまうことがあ
る。

【００６６】これに対して図１０に示される構成は、第
１金属配線層Ｍ−１によるビット線、第２金属配線層Ｍ
−２によるビット線の双方にメモリセルＭＣが均等に結
合され、また、隣接ビット線間で、ワード線と交差する
毎に、メモリセルＭＣが交互に配置されることにより、
ビット線負荷が均一化される。このため、センスアンプ
においては、ローレベルをセンスする場合と、ハイレベ
ルをセンスする場合との条件を揃えることができ、ロー
レベルの論理確定までの時間と、ハイレベルの論理確定
までの時間とを差を小さくできる。

【００６７】次に、ビット線をクロスすることによっ
て、ビット線間のクロストークノイズの低減を図る場合
について、図６及び図７に基づいて説明する。

【００６８】図６及び図７において、特に制限されない
が、実線で示されるビット線は、第１金属配線層によっ
て形成され、破線で示されるビット線は、第２金属配線
層によって形成される。

【００６９】図６（Ａ）に示される場合はビット線のク
ロスは行われない。図６（Ｂ）に示される構成では、ビ
ット線の形成層の入れ替えは行われるが、ビット線のク
ロスは行われない。図６（Ｃ）に示される構成では、ビ
ット線ＢＬ１，ＢＬ１Ｂ，ＢＬ２，ＢＬ２Ｂとの間でビ
ット線クロスが行われ、ビット線ＢＬ３，ＢＬ３Ｂ，Ｂ
Ｌ４，ＢＬ４Ｂとの間でビット線クロスが行われる。し
かしながら、ビット線がクロスされてはいるものの、隣
接ビット線は基本的には同一であるため、ビット線間の
クロストークノイズを十分に低減することができない。

【００７０】ビット線クロスについては、図７に示され
るように多くのバリエーションがある。尚、図７におい
て、実線で示されるビット線は第１金属配線層によって
形成され、破線で示されるビット線は第２金属配線層に
よって形成される。第１金属配線層によって形成された
ビット線と、第２金属配線層によって形成されたビット
線との結合はコンタクトホールを介して行われるが、こ
のコンタクトホールの位置はドットによって示される。

【００７１】図７（Ａ）に示される構成は、相補ビット
線対ＢＬ１，ＢＬ１Ｂ、ＢＬ２，ＢＬ２Ｂ、ＢＬ３，Ｂ
Ｌ３Ｂ、ＢＬ４，ＢＬ４Ｂ毎に、形成層の変更を伴いな
がら、隣接ビット線同士をクロスさせるようにしたもの
である。かかる構成によれば、ビット線がクロスされる
毎に隣接ビット線が変更されるため、隣接ビット線間の
ノイズを低減することができる。

【００７２】図７（Ｂ）に示される構成は、互いに隣接
するビット線ＢＬ１ＢとＢＬ２については、形成層の変
更が行われるだけであるが、ビット線ＢＬ１とＢＬ２Ｂ
については、それぞれ３ピッチずれた状態でビット線ク
ロスが行われる。同様に、互いに隣接するビット線ＢＬ
３ＢとＢＬ４については、形成層の変更が行われるだけ
であるが、ビット線ＢＬ３とＢＬ４Ｂについては、それ
ぞれ３ピッチずれた状態でビット線クロスが行われる。
このようなビット線クロスによれば、ビット線ＢＬ１と
ＢＬ２Ｂ、ＢＬ３とＢＬ４Ｂに着目した場合、それぞれ
ビット線がクロスされる毎に隣接ビット線が変更される
ためビット線間のクロストークの影響が少なくて済む。
尚、ビット線ＢＬ１，ＢＬ２Ｂが結合され、ビット線Ｂ
Ｌ３，ＢＬ４Ｂとが結合されているため、センスアンプ
ＳＡ１〜ＳＡ４内のＭＯＳトランジスタ１１，１２，２
０，２１（図５（Ａ）参照）のオフオフ動作の制御によ
り、一方のセンスアンプにのみ、ビット線の信号が伝達
される。

【００７３】図７（Ｃ）に示される構成は、ビット線Ｂ
Ｌ１，ＢＬ１Ｂ，ＢＬ２，ＢＬ２Ｂ，ＢＬ３間でビット
線クロスが行われ、また、ビット線ＢＬ３Ｂ，ＢＬ４，
ＢＬ４Ｂ間でビット線クロスが行わる。かかる構成で
は、ビット線がクロスされる毎に隣接ビット線が変更さ
れるためビット線間のクロストークの影響が少なくて済
む。尚、ビット線ＢＬ１Ｂ，ＢＬ２Ｂが結合され、ビッ
ト線ＢＬ３Ｂ，ＢＬ４Ｂとが結合されているため、セン
スアンプＳＡ１〜ＳＡ４内のＭＯＳトランジスタ１１，
１２，２０，２１（図５（Ａ）参照）のオンオフ動作が
制御により、一方のセンスアンプにのみ、ビット線の信
号が伝達されるように制御される。

【００７４】次に、ビット線クロスを行う場合の具体的
なレイアウト例について説明する。

【００７５】図１には、上記メモリセルアレイ２００
Ａ，２００Ｂに適用される４Ｆ^２−２交点セルの配置例
が示される。

【００７６】複数のワード線ＷＬに交差するように複数
のビット線ＢＬが形成される。半導体デバイスの最小加
工寸法をＦで示すとき、ワード線ＷＬの配列ピッチは２
Ｆとされる。複数のワード線ＷＬは第２ポリシリコン層
Ｐｏｌｙ−２を利用して形成されている。ビット線ＢＬ
は、４Ｆ^２−２交点セルを実現するために、それぞれ相
補レベルのビット線対ＢＬ１，ＢＬ１Ｂと、ＢＬ２，Ｂ
Ｌ２Ｂが２層化されている。すなわち、ビット線ＢＬ
は、下層ビット線と上層ビット線とを有し、下層ビット
線は第１金属配線Ｍ−１によって実現され、上層ビット
線は第２金属配線Ｍ−２によって実現される。ビット線
対ＢＬ１，ＢＬ１Ｂ間の電位差は、図示されない第１セ
ンスアンプによって増幅され、ビット線対ＢＬ２，ＢＬ
２Ｂ間の電位差は、図示されない第２センスアンプによ
って増幅される。

【００７７】例えばビット線ＢＬ１，ＢＬ２は、ワード
線ＷＬ１〜ＷＬ４と交差する箇所においては、第２金属
配線Ｍ−２による上層ビット線とされ、ワード線ＷＬ５
〜ＷＬ８と交差する箇所においては、第１金属配線Ｍ−
１による下層ビット線とされる。ビット線ＢＬ１Ｂ，Ｂ
Ｌ２Ｂは、それぞれビット線ＢＬ１，ＢＬ２とは１ピッ
チ（ここでは、Ｆに相当）ずれており、ワード線ＷＬ１
〜ＷＬ４と交差する箇所においては、第１金属配線Ｍ−
１による下層ビット線とされ、ワード線ＷＬ５〜ＷＬ８
と交差する箇所においては、第２金属配線Ｍ−２による
上層ビット線とされる。下層ビット線と上層ビット線と
を結合するためのビット線結合部が設けられる。ビット
線延在方向におけるビット線結合部の寸法は７Ｆとされ
る。

【００７８】ビット線のノイズ低減のため、ビット線Ｂ
Ｌ１とＢＬ２とがビット線結合部においてクロスされる
ことによて、ビット線の配列位置の入れ替えが行われて
いる。図１９（Ａ）には、この場合のビット線結合部の
主要断面が示される。すなわち、ビット線ＢＬ１は、ワ
ード線ＷＬ１〜ＷＬ４と交差する箇所においては第２金
属配線層Ｍ−２によって形成されるが、ビット線結合部
においてコンタクトホールを介して第１金属配線層Ｍ−
１に結合され、この第１金属配線層Ｍ−１の一部がワー
ド線ＷＬに対して並行に延在形成されてから他のビット
線に対して並行になるように屈曲形成されることによっ
て、ワード線ＷＬ５〜ＷＬ８と交差する箇所でのビット
線ＢＬ１の形成位置は、ワード線ＷＬ１〜ＷＬ４と交差
する箇所箇所でのビット線形成位置から２ピッチ（２
Ｆ）だけずれた位置とされる。

【００７９】同様に、ビット線ＢＬ２は、ワード線ＷＬ
１〜ＷＬ４と交差する箇所においては第２金属配線層Ｍ
−２によって形成されるが、ビット線結合部において、
ワード線ＷＬに対して並行に延在形成されてからコンタ
クトホールを介して第１金属配線層Ｍ−１に結合され、
この第１金属配線層Ｍ−１によって他のビット線に対し
て並行に延在形成されることにより、ワード線ＷＬ５〜
ＷＬ８と交差する箇所でのビット線ＢＬ２の形成位置
は、ワード線ＷＬ１〜ＷＬ４と交差する箇所箇所でのビ
ット線形成位置から２ピッチ（２Ｆ）だけずれた位置と
される。

【００８０】ビット線ＢＬ１Ｂ及びＢＬ２Ｂは、ビット
線クロスは行われないが、形成層の入れ替えが行われ
る。すなわち、ビット線ＢＬ１Ｂ，ＢＬ２Ｂは、ワード
線ＷＬ１〜ＷＬ４と交差する箇所では、第１金属配線層
Ｍ−１によって形成されるが、ワード線ＷＬ５〜ＷＬ８
と交差する箇所では、第２金属配線層Ｍ−２によって形
成される。ビット線ＢＬ１Ｂ及びＢＬ２Ｂの形成層の入
れ替えは、ビット線結合部において行われる。このと
き、ビット線ＢＬ１Ｂ，ＢＬ２Ｂは、図１９（Ｂ）に示
されるように、ビット線結合部において隣接ビット線と
の電気的な接触を避けるために第１ポリシリコン層Ｐｏ
ｌｙ−１を経由して行われる。第１金属配線層Ｍ−１と
第１ポリシリコン層Ｐｏｌｙ−１との結合、及び第２金
属配線層Ｍ−１と第１ポリシリコン層Ｐｏｌｙ−１との
結合は、スルーホール（Ｍ１ｔｏｐｏｌｙ，Ｍ２ｔ
ｏｐｏｌｙ）を介して行われる。

【００８１】上記ビット線ＢＬ１Ｂ及びＢＬ２Ｂとの間
のビット線クロス、及びビット線ＢＬ１Ｂ及びＢＬ２Ｂ
の形成層の入れ替えを可能とするために、ビット線結合
部におけるビット線延在方向の寸法は７Ｆとされる。

【００８２】メモリセルＭＣは、ビット線の延在方向に
沿ってワード線毎に１ピッチずれて交互に配置される。
例えば、メモリセルＭＣ１は、ワード線ＷＬ１とビット
線ＢＬ１Ｂとの交差箇所に設けられ、メモリセルＭＣ２
は、ワード線ＷＬ１とビット線ＢＬ２Ｂとの交差箇所に
設けられ、メモリセルＭＣ３は、ワード線ＷＬ２とビッ
ト線ＢＬ１との交差箇所に設けられ、メモリセルＭＣ４
は、ワード線ＷＬ２とビット線ＢＬ２との交差箇所に設
けられる。また、メモリセルＭＣ５は、ワード線ＷＬ３
とビット線ＢＬ１Ｂとの交差箇所に設けられ、メモリセ
ルＭＣ６は、ワード線ＷＬ３とビット線ＢＬ２Ｂとの交
差箇所に設けられ、メモリセルＭＣ７は、ワード線ＷＬ
４とビット線ＢＬ１との交差箇所に設けられ、メモリセ
ルＭＣ８は、ワード線ＷＬ４とビット線ＢＬ２との交差
箇所に設けられる。上記ワード線ＷＬ及びビット線ＢＬ
と上記メモリセルＭＣとの結合は、スルーホールを介し
て行われる。

【００８３】図１８（Ｂ）には図１におけるＤ−Ｄ線断
面が示される。メモリセルＭＣ１，ＭＣ３，ＭＣ６，Ｍ
Ｃ８の構成が代表的に示されるように、上記複数のメモ
リセルＭＣは、全て同一構成とされる。例えばメモリセ
ルＭＣ８は、次のように構成される。

【００８４】半導体基板ＰＬ（Ｓｕｂ）に凹部が設けら
れ、この凹部に絶縁膜を介してポリシリコン層ＳＮ（ｐ
ｏｌｙ−Ｓｉ）が形成される。このとき、凹部の内壁面
と、ポリシリコン層ＳＮの対向面とによってキャパシタ
が形成される。このキャパシタが、メモリセルにおける
電荷蓄積容量とされ、その真上にＰＬＥＤトランジスタ
が形成される。すなわち、上記キャパシタを形成するポ
リシリコン層ＳＮ（ｐｏｌｙ−Ｓｉ）の真上には、第１
バリア膜ＢＲ１（Ｓｉ_３Ｎ_４）を介して真性半導体によ
るチャネルＣＨ（ｉ−Ｐｏｌｙ）が積層され、さらにこ
のチャネルＣＨ（ｉ−Ｐｏｌｙ）には、第２バリア膜Ｂ
Ｒ２（Ｓｉ_３Ｎ_４）を介してポリシリコン層ＢＮ（ｐｏ
ｌｙ−Ｓｉ）が形成される。このポリシリコン層ＢＮ
は、スルーホール（Ｍ１ｔｏＰｏｌｙ）を介して、
第１金属配線層によって形成されるビット線ＢＬ（Ｍ
１）に結合される。そして、上記チャネルＣＨ（ｉ−Ｐ
ｏｌｙ）と、その上下端の第１バリア膜ＢＲ１（Ｓｉ_３
Ｎ_４）及び第２バリア膜ＢＲ２（Ｓｉ_３Ｎ_４）とを横か
ら包囲するようにポリシリコン層によるワード線ＷＬ１
（ｐｏｌｙ−Ｓｉ）が形成される。ポリシリコン層ＢＮ
（ｐｏｌｙ−Ｓｉ）がＰＬＥＤのドレイン電極とされ、
ポリシリコン層ＳＮ（ｐｏｌｙ−Ｓｉ）がＰＬＥＤトラ
ンジスタのソース電極とされ、ワード線ＷＬを形成する
ポリシリコン層がＰＬＥＤトランジスタのゲート電極と
される。

【００８５】このように半導体基板ＰＬ（Ｓｕｂ）に凹
部が設けられ、この凹部の内壁面と、ポリシリコン層Ｓ
Ｎの対向面とによってキャパシタが形成され、このキャ
パシタの真上にＰＬＥＤトランジスタが配置されること
でメモリセルＭＣが形成されることにより、４Ｆ^２の面
積に１個の割合で形成することができる。

【００８６】このように図１に示されるメモリセルアレ
イは、４Ｆ^２−２交点セルであり、ビット線クロスによ
り、隣接ビット線が入れ替わるため、ビット線間のクロ
ストークノイズ低減を図ることができる。

【００８７】図１１には、上記メモリセルアレイ２００
Ａ，２００Ｂに適用される４Ｆ^２−２交点セルの別のア
レイ構成例が示される。

【００８８】図１１に示される構成が、図１に示される
のと大きく相違するのは、ビット線のクロスの仕方にあ
る。

【００８９】図１１に示される構成では、ビット線ＢＬ
２，ＢＬ２Ｂについては、形成層の入れ替えが行われ、
ビット線ＢＬ１とＢＬ１Ｂとの間でビット線クロスが行
われている。

【００９０】ビット線ＢＬ２Ｂは、ワード線ＷＬ１〜Ｗ
Ｌ４と交差する箇所では、第２金属配線層Ｍ−２によっ
て形成されているが、ワード線ＷＬ５〜ＷＬ８と交差す
る箇所では、第１金属配線層Ｍ−１により形成されてい
る。ビット線ＢＬ２Ｂにおいては、ビット線結合部にお
いて、第２金属配線層Ｍ−２によるビット線と、第１金
属配線層Ｍ−１によるビット線とのコンタクトホールに
よる結合が行われる。

【００９１】ビット線ＢＬ２は、ワード線ＷＬ１〜ＷＬ
４と交差する箇所では、第１金属配線層Ｍ−１によって
形成されているが、ワード線ＷＬ５〜ＷＬ８と交差する
箇所では、第２金属配線層Ｍ−２により形成されてい
る。ビット線ＢＬ２は、ビット線結合部において、第１
金属配線層Ｍ−１によるビット線と、第２金属配線層Ｍ
−２によるビット線とが結合されるが、隣接ビット線と
の電気的な接触を避けるため、第１ポリシリコン層Ｐｏ
ｌｙ−１が経由される。第１金属配線層Ｍ−１及び第２
金属配線層Ｍ−２と、第１ポリシリコン層Ｐｏｌｙ−１
とは、スルーホールを介して結合される。

【００９２】また、ビット線ＢＬ１は、第１金属配線層
Ｍ−１によって形成され、ビット線ＢＬ２は、第２金属
配線層Ｍ−２によって形成されるており、それらは、ビ
ット線結合部においてクロスされる。ビット線延在方向
におけるビット線結合部の寸法は９Ｆとされる。

【００９３】このような構成においても、隣接ビット線
間においてワード線ＷＬと交差する毎に、メモリセルＭ
Ｃが、１ピッチずれて交互に配置されるため、図１に示
されるのと同様に、ビット線の負荷の均一化を図ること
ができる。また、ビット線ＢＬ１，ＢＬ１Ｂのクロスに
より、ビット線ＢＬ２に隣接するビット線が、ビット線
接合部において入れ換えられるため、ビット線間ノイズ
の低減を図ることができる。

【００９４】図１２には、上記メモリセルアレイ２００
Ａ，２００Ｂに適用される４Ｆ^２−２交点セルの別のア
レイ構成例が示される。

【００９５】図１２に示される構成が、図１に示される
のと大きく相違するのは、ビット線ＢＬのクロスの仕方
にある。

【００９６】図１２に示される構成では、ビット線ＢＬ
２，ＢＬ２Ｂについては、形成層の入れ替えが行われ、
ビット線ＢＬ１とＢＬ１Ｂとの間でビット線クロスが行
われている。

【００９７】ビット線ＢＬ２Ｂは、ワード線ＷＬ１〜Ｗ
Ｌ４と交差する箇所では、第１金属配線層Ｍ−１により
形成され、ワード線ＷＬ５〜ＷＬ８と交差する箇所で
は、第２金属配線層Ｍ−２により形成される。ビット線
ＢＬ２Ｂは、ビット線結合部において第１ポリシリコン
層Ｐｏｌｙ−１及び第１金属配線層Ｍ−１を経由して形
成層の入換えが行われる。第１ポリシリコン層Ｐｏｌｙ
−１と第１金属配線層Ｍ−１との結合はスルーホールを
介して行われる。

【００９８】ビット線ＢＬ２は、ワード線ＷＬ１〜ＷＬ
４と交差する箇所では、第２金属配線層Ｍ−２により形
成され、ワード線ＷＬ５〜ＷＬ８と交差する箇所では、
第１金属配線層Ｍ−１により形成される。ビット線ＢＬ
２は、ビット線接合部において形成層の入れ換えが行わ
れるが、上記ビット線ＢＬ２Ｂとの接触を避けるため、
ビット線結合部においてビット線ＢＬ１Ｂ側に１ピッチ
だけずれるように屈曲形成されている。この屈曲形成
は、第１金属配線層Ｍ−１により行われる。

【００９９】ビット線ＢＬ１は、第２金属配線層Ｍ−２
によって形成されている。ビット線ＢＬ１Ｂは、ワード
線ＷＬ１〜ＷＬ４と交差する箇所では、第１金属配線層
Ｍ−１により形成され、ワード線ＷＬ５〜ＷＬ８と交差
する箇所では、第２金属配線層Ｍ−２により形成され
る。ビット線ＢＬ１とＢＬ１Ｂとはビット線結合部でク
ロスされるが、このとき、ビット線ＢＬ１とＢＬ２との
接触を避けるため、ビット線ＢＬ１Ｂは、第１ポリシリ
コン層Ｐｏｌｙ−１が経由される。ビット線延在方向に
おけるビット線結合部の寸法は１３Ｆとされる。

【０１００】このような構成においても、隣接ビット線
間においてワード線ＷＬと交差する毎に、メモリセルＭ
Ｃが、１ピッチずれて交互に配置されるため、図１に示
されるのと同様に、ビット線の負荷の均一化を図ること
ができる。また、ビット線ＢＬ１，ＢＬ１Ｂのクロスに
より、ビット線ＢＬ２に隣接するビット線が、ビット線
接合部において入れ換えられるため、ビット線間ノイズ
の低減を図ることができる。

【０１０１】図１３には、上記メモリセルアレイ２００
Ａ，２００Ｂに適用される４Ｆ^２−２交点セルの別のア
レイ構成例が示される。

【０１０２】図１３に示される構成が、図１に示される
のと大きく相違するのは、ビット線ＢＬのクロスの仕方
にある。

【０１０３】図１３に示される構成では、ビット線ＢＬ
１Ｂ，ＢＬ２については、形成層の入れ替えが行われ、
ビット線ＢＬ１とＢＬ２Ｂとの間でビット線クロスが行
われている。

【０１０４】ビット線ＢＬ１Ｂは、ワード線ＷＬ１〜Ｗ
Ｌ４と交差する箇所では、第２金属配線層Ｍ−２によっ
て形成されているが、ワード線ＷＬ５〜ＷＬ８と交差す
る箇所では、第１金属配線層Ｍ−１により形成されてい
る。ビット線ＢＬ１Ｂは、ビット線結合部において、第
２金属配線層Ｍ−２によるビット線と、第１金属配線層
Ｍ−１によるビット線とがコンタクトホールによって結
合される。

【０１０５】ビット線ＢＬ２は、ワード線ＷＬ１〜ＷＬ
４と交差する箇所では、第１金属配線層Ｍ−１によって
形成されているが、ワード線ＷＬ５〜ＷＬ８と交差する
箇所では、第２金属配線層Ｍ−２により形成されてい
る。ビット線ＢＬ２は、ビット線結合部において、第１
金属配線層Ｍ−１によるビット線と、第２金属配線層Ｍ
−２によるビット線とが結合されるが、隣接ビット線と
の電気的な接触を避けるため、第１ポリシリコン層Ｐｏ
ｌｙ−１が経由される。第１金属配線層Ｍ−１及び第２
金属配線層Ｍ−２と、第１ポリシリコン層Ｐｏｌｙ−１
とは、スルーホールを介して結合される。

【０１０６】また、ビット線ＢＬ１は、第１金属配線層
Ｍ−１によって形成され、ビット線ＢＬ２Ｂは、第２金
属配線層Ｍ−２によって形成されるており、それらは、
ビット線結合部においてクロスされる。ビット線延在方
向におけるビット線結合部の寸法は１１Ｆとされる。

【０１０７】このような構成においても、隣接ビット線
間においてワード線ＷＬと交差する毎に、メモリセルＭ
Ｃが、１ピッチずれて交互に配置されるため、図１に示
されるのと同様に、ビット線の負荷の均一化を図ること
ができる。また、ビット線ＢＬ１，ＢＬ２Ｂのクロスに
より、ビット線ＢＬ１，ＢＬ２Ｂに隣接するビット線
が、ビット線接合部において変更されるため、ビット線
間ノイズの低減を図ることができる。

【０１０８】図１４には、上記メモリセルアレイ２００
Ａ，２００Ｂに適用される４Ｆ^２−２交点セルの別のア
レイ構成例が示される。

【０１０９】図１４に示される構成が、図１に示される
のと大きく相違するのは、ビット線のクロスの仕方にあ
る。

【０１１０】図１４に示される構成では、ビット線ＢＬ
２Ｂについては形成層の入れ替えが行われ、ビット線Ｂ
Ｌ１，ＢＬ１Ｂ，ＢＬ２との間でビット線クロスが行わ
れている。

【０１１１】ビット線ＢＬ２Ｂは、ワード線ＷＬ１〜Ｗ
Ｌ４と交差する箇所では、第２金属配線層Ｍ−２によっ
て形成されているが、ワード線ＷＬ５〜ＷＬ８と交差す
る箇所では、第１金属配線層Ｍ−１により形成されてい
る。ビット線ＢＬ２Ｂは、ビット線結合部において、第
２金属配線層Ｍ−２によるビット線と、第１金属配線層
Ｍ−１によるビット線とがコンタクトホールによって結
合される。

【０１１２】ビット線ＢＬ１は、ワード線ＷＬ１〜ＷＬ
４と交差する箇所では、第１金属配線層Ｍ−１によって
形成されているが、ワード線ＷＬ５〜ＷＬ８と交差する
箇所では、第２金属配線層Ｍ−２により形成されてい
る。このとき、ビット線ＢＬ１は、ビット線結合部にお
いて、第１ポリシリコン層Ｐｏｌｙ−１に結合され、こ
の第１ポリシリコン層Ｐｏｌｙ−１で屈曲形成されるこ
とによってその形成位置が２ピッチずらされる。第１金
属配線層Ｍ−１及び第２金属配線層Ｍ−２と、第１ポリ
シリコン層Ｐｏｌｙ−１との結合はスルーホールを介し
て行われる。

【０１１３】ビット線ＢＬ１Ｂは、第２金属配線層Ｍ−
２によって形成され、ビット線クロスのため、ビット線
結合部において、その形成位置が１ピッチずらされる。

【０１１４】ビット線ＢＬ２は、第１金属配線層Ｍ−１
によって形成され、ビット線クロスのため、ビット線結
合部において、その形成位置が１ピッチずらされる。ビ
ット線延在方向におけるビット線結合部の寸法は９Ｆと
される。

【０１１５】このような構成においても、隣接ビット線
間においてワード線ＷＬと交差する毎に、メモリセルＭ
Ｃが、１ピッチずれて交互に配置されるため、図１に示
されるのと同様に、ビット線の負荷の均一化を図ること
ができる。また、ビット線ＢＬ１，ＢＬ１Ｂ，ＢＬ２と
の間でビット線クロスが行われ、隣接ビット線が変更さ
れることによってビット線間ノイズの低減を図ることが
できる。

【０１１６】図１５には、上記メモリセルアレイ２００
Ａ，２００Ｂに適用される４Ｆ^２−２交点セルの別のア
レイ構成例が示される。

【０１１７】図１５に示される構成が、図１に示される
のと大きく相違するのは、ビット線のクロスの仕方にあ
る。

【０１１８】図１５に示される構成では、ビット線ＢＬ
１については形成層の入れ替えが行われ、ビット線ＢＬ
１Ｂ，ＢＬ２，ＢＬ２Ｂとの間でビット線クロスが行わ
れている。

【０１１９】ビット線ＢＬ１は、ワード線ＷＬ１〜ＷＬ
４と交差する箇所では、第１金属配線層Ｍ−１によって
形成されているが、ワード線ＷＬ５〜ＷＬ８と交差する
箇所では、第２金属配線層Ｍ−２により形成されてい
る。ビット線ＢＬ１は、ビット線結合部において、第１
金属配線層Ｍ−１によるビット線と、第２金属配線層Ｍ
−２によるビット線とがコンタクトホールによって結合
される。ビット線ＢＬ１Ｂは、第２金属配線層Ｍ−２に
より形成され、ビット線クロスのため、ビット線結合部
においてその形成位置が１ピッチずらされる。ビット線
ＢＬ２は、第１金属配線層Ｍ−１により形成され、ビッ
ト線クロスのため、ビット線結合部においてその形成位
置が１ピッチずらされる。ビット線ＢＬ２Ｂは、第２金
属配線層Ｍ−２により形成され、ビット線クロスのた
め、ビット線結合部において、その形成位置が２ピッチ
ずらされる。また、このとき、隣接ビット線との接触を
避けるため、ビット線結合部においては第１ポリシリコ
ン層Ｐｏｌｙ−１が使用される。第２金属配線層Ｍ−２
と第１ポリシリコン層Ｐｏｌｙ−１との結合はスルーホ
ールを介して行われる。

【０１２０】このような構成においても、隣接ビット線
間においてワード線ＷＬと交差する毎に、メモリセルＭ
Ｃが、１ピッチずれて交互に配置されるため、図１に示
されるのと同様に、ビット線の負荷の均一化を図ること
ができる。また、ビット線ＢＬ１Ｂ，ＢＬ２，ＢＬ２Ｂ
との間でビット線クロスが行われ、隣接ビット線が変更
されることによってビット線間ノイズの低減を図ること
ができる。

【０１２１】４Ｆ^２−２交点セルの場合においても、上
記４Ｆ^２−１交点セルの場合と同様に、上記ワード線
を、隣接ビット線間に入り込ませることで個々のビット
線を包囲するように形成することができる。この場合の
断面構成が図２０（Ｂ）、図２１（Ｂ）に示される。図
２０（Ｂ）、図２１（Ｂ）に示される断面は、それぞれ
図２０（Ａ）、図２１（Ｂ）に対応する。図２０
（Ｂ）、図２１（Ｂ）において、ビット線の２層化は、
第１ポリシリコン層と第２金属配線とによって実現され
る。特に制限されないが、図２０（Ｂ）、図２１（Ｂ）
に示される構成では、ＰＬＥＤトランジスタを形成する
バリア層ＢＲ２に積層された第１ポリシリコン層によっ
て下層ビット線ＢＬ１が形成され、第１金属配線層Ｍ１
の上層に形成された第２金属配線層Ｍ２によって上層ビ
ット線ＢＬ１Ｂが形成されるとき、隣接ビット線間に、
ポリシリコン層（ｐｏｌｙ−Ｓｉ）によって形成された
ワード線ＷＬが入り込むように形成される。このような
構造によって、ワード線ＷＬは、隣接ビット線ＢＬ間の
シールド機能を発揮するため、当該隣接ビット線間のク
ロストークノイズの低減を図ることができる。

【０１２２】図２０（Ｂ）、図２１（Ｂ）に示される構
成を採用する場合においてもビット線クロスは可能であ
る。特に制限されないが、図２２（Ａ）に示されるよう
に、ポリシリコン層（ｐｏｌｙ−Ｓｉ）によって形成さ
れた下層ビット線ＢＬ１と、第２金属配線層（Ｍ２）に
よって形成された上層ビット線ＢＬ１Ｂとは、ビット線
結合部においてスルーホール（Ｍ２ｔｏｐｏｌｙ）
を介して直接結合される場合と、図２２（Ｂ）に示され
るように、第１金属配線層（Ｍ１）を経由して結合され
る場合とが考えられ、それらの結合構造を適宜組み合わ
せることによってビット線クロスが可能とされる。

【０１２３】上記した例によれば、以下の作用効果を得
ることができる。

【０１２４】（１）ワード線ＷＬが、隣接ビット線ＢＬ
間のシールドとして機能するため、４Ｆ^２−１交点セル
において、隣接ビット線ＢＬ間のクロストークノイズの
低減を図ることができる。

【０１２５】（２）ワード線ＷＬは、ポリシリコン層
（Ｐｏｌｙ−Ｓｉ）によって形成され、比較的高抵抗と
されるが、ワード線ＷＬに金属配線層を結合させること
によって、ワード線ＷＬの低抵抗化を図ることができ
る。ワード線ＷＬの低抵抗化により、ワード線ＷＬでの
電圧降下を低く抑えることができる。

【０１２６】（３）第１金属配線層Ｍ−１によるビット
線、第２金属配線層Ｍ−２によるビット線の双方にメモ
リセルＭＣが均等に結合され、また、隣接ビット線間
で、ワード線と交差する毎に、メモリセルＭＣが交互に
配置されることにより、ビット線負荷が均一化されるた
め、センスアンプにおいては、ローレベルをセンスする
場合と、ハイレベルをセンスする場合との条件を揃える
ことができ、ローレベルの論理確定までの時間と、ハイ
レベルの論理確定までの時間とを差を小さくできる。

【０１２７】（４）ビット線クロスによれば、ビット線
がクロスされる毎に隣接ビット線が変更することがで
き、それにより、ビット線間のクロストークノイズを低
減することができる。

【０１２８】（５）図１、図１１、図１３、図１４、図
１５に示されるように、ビット線結合部において、スル
ーホール（Ｍ２ｔｏＰｏｌｙ）を介して第２金属配
線層とポリシリコン層との結合を行うことにより（図１
９（Ｂ），図２２（Ａ）参照）、そのような結合を行わ
ない構成（図１２）に比べて、ビット線延在方向におけ
るビット線結合部の寸法を短くすることができ、その
分、メモリセルアレイの面積低減を図ることができる。

【０１２９】以上本発明者によってなされた発明を具体
的に説明したが、本発明はそれに限定されるものではな
く、その要旨を逸脱しない範囲で種々変更可能であるこ
とはいうまでもない。

【０１３０】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるＳＤＲ
ＡＭに適用した場合について説明したが、本発明はそれ
に限定されるものではなく、各種半導体記憶装置に広く
適用することができる。

【０１３１】本発明は、少なくとも複数のワード線と、
上記複数のワード線に交差するように配置された複数の
ビット線と、上記ワード線と上記ビット線とに結合され
た複数のメモリセルとを含むことを条件に適用すること
ができる。

【０１３２】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
の通りである。

【０１３３】すなわち、半導体デバイスの基板における
凹部と上記凹部に設けられたポリシリコン層とを含んで
形成されたキャパシタと、上記ポリシリコン層に積層さ
れ、真性半導体によるチャネルを有して縦型構造とされ
ることで４Ｆ^２のメモリセルを形成することができ、そ
の場合において、上記ワード線は、隣接ビット線間に入
り込み、個々のビット線を包囲することで、隣接ビット
線間のシールド機能を発揮することができるので、隣接
ビット線間のクロストークノイズの低減を図ることがで
きる。そして、上記ワード線に対応して金属配線層が積
層されるとともに、上記ワード線とそれに対応する上記
金属配線層とが電気的に結合されることで、ワード線の
低抵抗化を図ることによって、ワード立ち上がり時間の
高速化を図ることができる。

【０１３４】また、隣接ビット線が互いに異なる層に形
成され、この隣接ビット線に着目したとき、上記ビット
線が上記ワード線と交差する毎に上記メモリセルを交互
に配置することにより、ビット線負荷の均一化を図り、
センスアンプから見た負荷のアンバランスを解消し易く
することができる。このとき、ビット線クロスによって
隣接ビット線の入れ替えを行うことで、ビット線間のク
ロストークノイズの低減化を図ることができる。

【０１３５】さらに、第１半導体層により上記ワード線
が形成され、上記第１半導体層とは異なる第２半導体層
により上記ビット線が形成されるとき、上記ワード線に
対応して第１金属配線層を積層し、上記ワード線とそれ
に対応する上記第１金属配線層とを電気的に結合するこ
とで、上記ワード線の低抵抗化を図ることができ、それ
によってワード立ち上がり時間の高速化を図ることがで
きる。

【図面の簡単な説明】

【図１】本発明にかかる半導体記憶装置の一例であるＳ
ＤＲＡＭにおけるメモリセルアレイの主要部平面図であ
る。

【図２】８Ｆ^２−２交点セルの配置例説明図である。

【図３】４Ｆ^２−１交点セルの配置例説明図である。

【図４】４Ｆ^２−２交点セルの配置例説明図である。

【図５】上記メモリセルに対応するセンスアンプの構成
例回路図である。

【図６】ビット線クロスとノイズ低減との関係説明図で
ある。

【図７】ビット線クロスとノイズ低減との関係説明図で
ある。

【図８】４Ｆ^２−１交点セルを含むメモリセルアレイの
主要部平面図である。

【図９】４Ｆ^２−２交点セルを含むメモリセルアレイの
主要部平面図である。

【図１０】４Ｆ^２−２交点セルを含むメモリセルアレイ
の主要部平面図である。

【図１１】４Ｆ^２−２交点セルを含むメモリセルアレイ
の主要部平面図である。

【図１２】４Ｆ^２−２交点セルを含むメモリセルアレイ
の主要部平面図である。

【図１３】４Ｆ^２−２交点セルを含むメモリセルアレイ
の主要部平面図である。

【図１４】４Ｆ^２−２交点セルを含むメモリセルアレイ
の主要部平面図である。

【図１５】４Ｆ^２−２交点セルを含むメモリセルアレイ
の主要部平面図である。

【図１６】上記メモリセルアレイにおける主要部断面図
である。

【図１７】上記メモリセルアレイにおける主要部断面図
である。

【図１８】上記メモリセルアレイにおける主要部断面図
である。

【図１９】上記メモリセルアレイにおけるビット線結合
部の主要部断面図である。

【図２０】上記メモリセルアレイにおける主要部の別の
構成例を示す断面図である。

【図２１】上記メモリセルアレイにおける主要部の別の
構成例を示す断面図である。

【図２２】上記メモリセルアレイにおけるビット線結合
部の別の主要部断面図である。

【図２３】上記ＳＤＲＡＭの全体的な構成例ブロック図
である。

【符号の説明】

３２ＳＤＲＡＭ２００Ａ，２００ＢメモリセルアレイＭＣメモリセルＢＬビット線ＷＬワード線ＰＬ半導体基板ＢＲ１第１バリア膜ＢＲ２第２バリア膜ＣＨ真性半導体によるチャネルＭ１第１金属配線層Ｍ２第２金属配線層Ｐｏｌｙ−１第１ポリシリコン層Ｐｏｌｙ−２第２ポリシリコン層

───────────────────────────────────────────────────── フロントページの続き (72)発明者中里和郎東京都国分寺市東恋ケ窪一丁目280番地株式会社日立製作所中央研究所内Ｆターム(参考） 5F083 AD17 LA13 LA15 5M024 AA22 AA41 AA70 BB02 BB12 BB13 BB35 BB36 CC20 CC50 CC52 EE05 EE29 JJ02 LL01 LL05 LL11 LL13 LL14 MM13 PP01 PP03 PP04 PP05 PP10

Claims

【特許請求の範囲】

【請求項１】複数のワード線と、上記複数のワード線
に交差するように配置された複数のビット線と、上記ワ
ード線と上記ビット線とに結合された複数のメモリセル
とを含む半導体記憶装置であって、上記メモリセルは、半導体デバイスの最小加工寸法をＦ
で示すとき、半導体基板に設けられた凹部と上記凹部に
形成された半導体層とを含んで成るキャパシタと、上記
半導体層に積層され、真性半導体によるチャネルを有し
て縦型構造とされたトランジスタとを含んで、４Ｆ^２の
領域に一つ形成され、上記ワード線は、隣接ビット線間に入り込むことによっ
て個々のビット線を包囲するように形成されたことを特
徴とする半導体記憶装置。
【請求項２】上記ワード線に対応して金属配線層が積
層されるとともに、上記ワード線とそれに対応する上記
金属配線層とが電気的に結合されて成る請求項１記載の
半導体記憶装置。
【請求項３】複数のワード線と、上記複数のワード線
に交差するように配置された複数のビット線と、上記ワ
ード線と上記ビット線とに結合された複数のメモリセル
とを含む半導体記憶装置であって、上記メモリセルは、半導体デバイスの最小加工寸法をＦ
で示すとき、半導体基板に設けられた凹部と上記凹部に
設けられた半導体層とを含んで形成されたキャパシタ
と、上記半導体層に積層され、真性半導体によるチャネ
ルを有して縦型構造とされたトランジスタとを含んで、
４Ｆ^２の領域に一つ形成され、隣接ビット線が互いに異なる層に形成され、この隣接ビ
ット線が上記ワード線と交差する毎に、上記メモリセル
が上記隣接ビット線間で交互に配置されて成ることを特
徴とする半導体装置。
【請求項４】ビット線クロスによって隣接ビット線の
入れ替えが行われた請求項３記載の半導体記憶装置。
【請求項５】第１半導体層により上記ワード線が形成
され、上記第１半導体層とは異なる第２半導体層により
上記ビット線が形成されるとき、上記ワード線に対応して第１金属配線層が積層されると
ともに、上記ワード線とそれに対応する上記第１金属配
線層とが電気的に結合され、上記第１金属配線層とは異なる第２金属配線層と、上記
第２半導体層とによって上記ビット線が多層化されて成
る請求項３又は４記載の半導体記憶装置。