JP2008262613A - Nonvolatile semiconductor memory device - Google Patents
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Abstract
Description
本発明は、フラッシュメモリ等の不揮発性半導体記憶装置に関し、特にメモリセルのデータ書き換え時に書き換え速度のばらつきを少なくした不揮発性半導体記憶装置に関するものである。 The present invention relates to a nonvolatile semiconductor memory device such as a flash memory, and more particularly to a nonvolatile semiconductor memory device in which variation in rewrite speed is reduced when data is rewritten in a memory cell.
一般に、フラッシュメモリは、ワード線に接続されたゲート電極と、ビット線に接続されたドレインと、ソース線に接続されたソースと、フローティングゲート又は電荷トラップ層とからなる不揮発性メモリセルを有し、この不揮発性メモリセルが複数個マトリックス状に配置されたメモリセルアレイを備える。 In general, a flash memory has a nonvolatile memory cell including a gate electrode connected to a word line, a drain connected to a bit line, a source connected to the source line, and a floating gate or a charge trap layer. The memory cell array includes a plurality of nonvolatile memory cells arranged in a matrix.
例えばトラップ層を有する不揮発性メモリでは、メモリセルのチャネル領域とゲート電極との間の絶縁膜(SiO2)内に存在する離散化されたトラップ層(SiN膜又はSiN膜/トップSiO2膜界面の遷移領域)に電荷(電子又はホール)注入により電荷がトラップされ、そのメモリセル閾値電圧によってデータ“0”又は“1”を判定し、情報を記憶する。 For example, in a nonvolatile memory having a trap layer, a discrete trap layer (SiN film or SiN film / top SiO 2 film interface) existing in an insulating film (SiO 2 ) between the channel region of the memory cell and the gate electrode The charge is trapped by injecting charges (electrons or holes) into the transition region), and data “0” or “1” is determined by the memory cell threshold voltage, and information is stored.
以下、電子注入を書き込み(プログラム)として、またホール注入を消去として説明する。なお、本願における「書き換え」とは、書き込みと消去とを含むものとする。 In the following description, electron injection is assumed to be writing (program) and hole injection is assumed to be erasure. Note that “rewriting” in the present application includes writing and erasing.
図8は、横軸をチャネル方向とした、トラップ層を有する不揮発性メモリの断面構造図である。図8を用いて従来のトラップ層を有する不揮発性メモリの構成と動作について説明する。 FIG. 8 is a cross-sectional structure diagram of a nonvolatile memory having a trap layer with the horizontal axis as the channel direction. The configuration and operation of a conventional nonvolatile memory having a trap layer will be described with reference to FIG.
図8において、801はP型シリコンからなる半導体基板、802は半導体基板801上に設けられたP型のチャネル領域、803はチャネル領域802の片側に半導体基板801上に設けられたN型の半導体からなる第1の不純物領域(例えばドレイン)、804はチャネル領域802の片側に半導体基板801上に設けられたN型の半導体からなる第2の不純物領域(例えばソース)、807は半導体基板801上に設けられたシリコンの酸化膜からなるボトム絶縁膜、806はボトム絶縁膜807上に設けられたシリコンの窒酸化膜からなるトラップ層、805はトラップ層806上に設けられたシリコンの酸化膜からなるトップ絶縁膜、808はトップ絶縁膜805上に設けられたN型のポリシリコンからなるゲート電極である。
In FIG. 8, 801 is a semiconductor substrate made of P-type silicon, 802 is a P-type channel region provided on the
書き込み時には、ゲート電極808に約9Vを、第1の不純物領域(ドレイン)803に約5Vを、第2の不純物領域(ソース)804に約1Vを、半導体基板801に0Vをそれぞれ印加する。これにより、第2の不純物領域804から第1の不純物領域803に向かう電子の一部が第1の不純物領域803の近傍の高電界によってホットとなり、トラップ層806に局所的に注入され、メモリセル閾値電圧は高い状態となる。
At the time of writing, about 9 V is applied to the
消去時には、ゲート電極808に約−3Vを、第1の不純物領域(ドレイン)803に約5Vを、半導体基板801に0Vをそれぞれ印加し、第2の不純物領域(ソース)804をフローティングとする。これにより、第1の不純物領域803内のバンド間トンネルにより生じるホールの一部が第1の不純物領域803の近傍の高電界によってホットとなり、トラップ層806に局所的に注入され、メモリセル閾値電圧は低い状態となる。
At the time of erasing, about -3V is applied to the
読み出し時には、ゲート電極808に約4Vを、第1の不純物領域(ドレイン)803に0Vを、第2の不純物領域(ソース)804に約1.5Vを、半導体基板801に0Vをそれぞれ印加する。これにより、トラップ層806中の電荷の有無に応じて、データ“0”又は“1”が得られる。
At the time of reading, about 4 V is applied to the
しかしながら、近年、フラッシュメモリの大容量化に伴ってメモリセルアレイの面積も大きくなり、それに従ってメモリセルアレイ内に設けられたビット線の長さも長くなっている。そのため、書き換え時にメモリセルに流れる電流によって生じる、ビット線における電圧降下も増大している。 However, in recent years, the area of the memory cell array has increased with the increase in capacity of the flash memory, and the length of the bit lines provided in the memory cell array has also increased accordingly. Therefore, the voltage drop in the bit line caused by the current flowing through the memory cell during rewriting is also increasing.
また、特にセル面積の縮小のためにビット線及びソース線として不純物領域を用いたものは、メタル配線に比べ一般的にその抵抗値が大きく、電圧降下が増大する。これを防止するためにメタル配線への裏打ちを増やすことはコンタクトが必要となり、かえって面積増大を起こしてしまう。このため、メモリセルアレイ内の全てのメモリセルにおいて、書き換え時のドレイン電圧のレベルがメモリセルアレイ内のメモリセルの位置によって異なり、書き換え速度にばらつきが生じるという問題が生じる。 In particular, those using impurity regions as bit lines and source lines in order to reduce the cell area generally have a large resistance value and increase in voltage drop compared to metal wiring. In order to prevent this, increasing the backing of the metal wiring requires a contact, which increases the area. For this reason, in all the memory cells in the memory cell array, the level of the drain voltage at the time of rewriting varies depending on the position of the memory cell in the memory cell array, causing a problem that the rewriting speed varies.
この問題に対し、ある従来技術によれば、書き込みアドレスに応じて、書き込み時にメモリセルアレイ内のビット線に供給するビット線電圧のレベルを変化させる(特許文献1参照)。
しかしながら、上記従来技術では、アドレスに応じて電圧印加を制御しなくてはならないといった難しさがある。 However, in the above prior art, there is a difficulty that voltage application must be controlled according to the address.
また、特にフラッシュメモリにおいては、あるブロック単位一括で消去を行うため、上記従来技術を消去時に適用することができない。消去時にメモリセルアレイ内のメモリセルの位置によって消去速度が異なると、電圧降下の少ないセルは既に消去されているにも関わらず電圧降下の大きいセルの消去のために過剰なストレスを印加され、深い消去が行われることになる。このストレスは、過消去と呼ばれ、例えば前述の不揮発性メモリにおいては過剰なホールがトラップ層に注入されることになる。この状態は、繰り返し書き換えを行うフラッシュメモリにおいては基本特性及び信頼性特性、すなわちデータ保持特性及び書き換え耐性を悪化させるものとして知られている。 In particular, in the flash memory, since erasing is performed in a certain block unit, the above prior art cannot be applied at the time of erasing. If the erasing speed differs depending on the position of the memory cell in the memory cell array during erasing, the cell having a small voltage drop is applied with excessive stress for erasing the cell having a large voltage drop even though it has already been erased. Erasing will be performed. This stress is called over-erasing. For example, in the above-described nonvolatile memory, excessive holes are injected into the trap layer. This state is known to deteriorate basic characteristics and reliability characteristics, that is, data retention characteristics and rewrite endurance in a flash memory that is repeatedly rewritten.
また、消去状態のメモリセルにデータ書き込みを行ったとき、電子の注入でデータ書き込み直後、メモリセル閾値電圧は高い状態になっているが、過消去時に注入された多量のホールが時間とともに電子の注入されている領域に移動し、メモリセル閾値電圧を決定していた電子と結合する。これによって時間とともにメモリセル閾値電圧が低下し、最終的にはデータの誤判断を発生することになる。しかも、近年のフラッシュメモリについては多数回の書き換えが要求され、過消去がわずかであっても繰り返しの書き換えにおいて過剰なホールの蓄積量が増加することとなる。 In addition, when data is written to an erased memory cell, the memory cell threshold voltage is high immediately after the data is written by electron injection. It moves to the injected region and combines with the electrons that have determined the memory cell threshold voltage. As a result, the memory cell threshold voltage decreases with time, and eventually erroneous determination of data occurs. In addition, flash memories in recent years are required to be rewritten a large number of times, and even if over-erasure is slight, the amount of excessive hole accumulation increases in repeated rewriting.
このようにメモリセルアレイ内の書き換え速度のばらつきは、書き換え時間の増大といった基本性能の悪化や、信頼性悪化を引き起こす。 Thus, the variation in the rewrite speed in the memory cell array causes deterioration in basic performance such as increase in rewrite time and deterioration in reliability.
以上、メモリセルアレイ内の書き換え速度ばらつきについてビット線の抵抗による電圧降下を原因とするものについて説明したが、この原因以外でも、メモリセルの周辺回路及び配線等のレイアウト、プロセスばらつき等、設計時には想定していないものも発生する。 As described above, the variation in the rewrite speed in the memory cell array has been described due to the voltage drop due to the resistance of the bit line. However, other than this cause, the layout of the peripheral circuit and wiring of the memory cell, the process variation, etc. Something that is not done occurs.
本発明は、上記従来の問題点を解決するためのもので、不揮発性半導体記憶装置におけるメモリセルアレイ内のメモリセル位置による書き換え速度のばらつきを抑制することを目的とする。 An object of the present invention is to solve the above-described conventional problems, and an object of the present invention is to suppress variations in rewrite speed depending on memory cell positions in a memory cell array in a nonvolatile semiconductor memory device.
上記目的を達成するため、本発明では、メモリセルのゲート電圧等をメモリセルアレイ内のメモリセル位置に応じて抵抗、容量等により補正する電圧補正回路を備えることで、あるいはメモリセルを構成するトランジスタのチャネル幅を異ならせることで、多数のメモリセルの書き換え速度をメモリセルアレイ内のメモリセル位置によらず同一とするものである。 In order to achieve the above object, the present invention includes a voltage correction circuit that corrects a gate voltage or the like of a memory cell with a resistance, a capacitance, or the like in accordance with the position of the memory cell in the memory cell array, or a transistor constituting the memory cell By making the channel widths different from each other, the rewriting speed of a large number of memory cells is made the same regardless of the memory cell position in the memory cell array.
本発明によれば、メモリセルアレイ内の書き換え速度のばらつきを低減でき、ばらつきによって増大していた書き換え時間の短縮や、書き換えに必要となる電源範囲の狭小化による電源回路の縮小、速度ばらつきによって発生していた過消去等の現象を低減でき、データ保持特性、書き換え耐性の向上が図れるといった効果がある。 According to the present invention, variation in the rewrite speed in the memory cell array can be reduced, shortening the rewrite time that has been increased due to the variation, reduction of the power supply circuit due to narrowing of the power supply range necessary for rewrite, and occurrence due to speed variation As a result, it is possible to reduce the phenomenon such as over-erasing that has been performed, and to improve data retention characteristics and rewriting durability.
以下、本発明の実施形態について、図面を参照しながら説明する。 Hereinafter, embodiments of the present invention will be described with reference to the drawings.
図1は、本発明に係る不揮発性半導体記憶装置の構成例を示している。図1において、101はメモリセルアレイ、102は電圧補正回路、104はワード線駆動回路である。電圧補正回路102は、ワード線駆動回路104により駆動されるn(nは整数)本のワード線W1〜Wn上に介在し、かつ異なる抵抗値の抵抗R1〜Rnによって構成されており、R1からRn/2まで抵抗値が規則的に変化し、Rn/2+1からRnまでその折り返しで抵抗値が規則的に変化している。
FIG. 1 shows a configuration example of a nonvolatile semiconductor memory device according to the present invention. In FIG. 1, 101 is a memory cell array, 102 is a voltage correction circuit, and 104 is a word line driving circuit. The
メモリセルアレイ101は、各々ワード線W1〜Wnに対応したn本のゲート線G1〜Gnと、多数のビット線とを有する。ただし、図面の簡略化のため、図1では5本のビット線B0〜B4のみが描かれている。これらのビット線B0〜B4は、各々不純物領域で形成されており、上部のコンタクトCA0〜CA4及び下部のコンタクトCB0〜CB4にてそれぞれメタル配線に接続されている。メモリセルアレイ101中の1つのメモリセル103aは、ビット線B0をソース、ビット線B1をドレイン、ゲート線G1をゲートとして構成されている。また、メモリセルアレイ101中の他の1つのメモリセル103bは、ビット線B0をソース、ビット線B1をドレイン、ゲート線Gn/2をゲートとして構成されている。これらのメモリセル103a,103bのソース及びドレインには、ビット線B0,B1を介して所要の電圧が印加される。ただし、中央のメモリセル103bは端部のメモリセル103aと比べ、コンタクトCA0,CA1から物理距離の遠い位置にある。
The
さて、メモリセルアレイ101の記憶データを消去する場合、各メモリセル103a,103bの構造を図8のトラップ層を有するメモリセル構造とするとき、例えば全ゲート線G1〜Gnに−3Vを、ビット線B1(ドレイン)に5Vを、ビット線B0(ソース)に0Vをそれぞれ印加する。このとき、端部のメモリセル103aのドレイン電圧と、中央のメモリセル103bのドレイン電圧との間には、コンタクトCA0,CA1からの距離の違いによって、消費電流とビット線の抵抗成分とに起因して発生する電圧降下のため、差が生ずる。
When erasing data stored in the
このドレイン電圧の差を補正するため、電圧補正回路102は、端部のゲート線G0と中央のゲート線Gn/2とに異なる電位を与える。ドレイン電圧の降下しているメモリセル103bのゲート線Gn/2に例えば−3Vを与える場合、ドレイン電圧の降下していないメモリセル103aのゲート線G1には、−3Vより絶対値的に小さい、例えば−2.5Vを与える。このため、図1において電圧補正回路102として設けられた抵抗R1〜Rnの抵抗値をビット線電圧降下によるドレイン電圧の低下を補正するよう定め、ワード線駆動回路104から均一に−3Vを与えることで、ゲート線G1からGn/2までに−2.5Vから−3Vを、ゲート線Gn/2+1からGnまでに−3Vから−2.5Vをそれぞれ印加できる。
In order to correct the difference in drain voltage, the
これにより、メモリセル103a,103bの消去に必要な時間が同じとなり、メモリセルアレイ101内の消去速度のばらつきが低減される。これと同様に、メモリセルアレイ101内の書き込み速度のばらつきも低減される。ただし、印加電圧値については、メモリセルのドレイン電圧依存性、ゲート電圧依存性から最適な値を与えるため、メモリセルの構造等によっては端部のメモリセル103aのゲート線G1の電位の絶対値が大きくなる場合もある。
As a result, the time required for erasing the
なお、例えばワード線駆動回路104からゲート線端までの配線の長さを異ならせることでも、ゲート電圧の補正を実現できる。
For example, the gate voltage can be corrected by changing the length of the wiring from the word
また、図1中の抵抗R1〜Rnを例えばビット線B0〜B4と同一の素材である不純物領域とすることで、製造工程のばらつきによってビット線B0〜B4の電圧降下が異なる場合でも、これに追従することが可能となる。 Further, by setting the resistors R1 to Rn in FIG. 1 to an impurity region that is the same material as the bit lines B0 to B4, for example, even when the voltage drop of the bit lines B0 to B4 differs due to variations in the manufacturing process. It is possible to follow.
同様に抵抗R1〜Rnを異なるチャネル幅を持つトランジスタで形成することも可能であり、これはワード線駆動回路104のトランジスタチャネル幅を変更することで、面積の増大を招くことなく実現可能である。
Similarly, the resistors R1 to Rn can be formed of transistors having different channel widths, and this can be realized without increasing the area by changing the transistor channel width of the word
電圧補正回路102を異なるタイミングでオン/オフするスイッチによって構成してもよい。これらのスイッチによってゲート電圧印加時間(パルス幅)を異ならせ、メモリセルアレイ101内のメモリセル位置による電圧降下分を補正する。
The
電圧補正回路102を異なる容量値を持つ容量によって形成してもよい。異なる容量値の容量とすることで、ゲート電圧印加時間(パルス幅)を異ならせ、メモリセルアレイ101内のメモリセル位置による電圧降下分を補正する。また、この異なる容量値を持つ容量は、例えばワード線駆動回路104からゲート線端までの配線の長さ、幅等を異ならせ、配線容量とすることで実現できる。
The
図2は、本発明に係る不揮発性半導体記憶装置の他の構成例を示している。図2では、図1中の電圧補正回路102の配設が省略され、メモリセルアレイ101内のメモリセル位置による書き換え速度のばらつきが抑制されるように、メモリセル203a,203bを構成するトランジスタのチャネル幅がメモリセル位置に応じて異なるように設定されている。すなわち、メモリセル203a,203bを構成するトランジスタのチャネル幅が、ゲート線G1の位置からGn/2の位置まで規則的に変化し、Gn/2+1の位置からGnの位置までその折り返しで規則的に変化している。
FIG. 2 shows another configuration example of the nonvolatile semiconductor memory device according to the present invention. 2, the arrangement of the
メモリセルアレイ101の記憶データを消去する場合、各メモリセル203a,203bの構造を図8のトラップ層を有するメモリセル構造とするとき、例えば全ゲート線G1〜Gnに−3Vを、ビット線B1(ドレイン)に5Vを、ビット線B0(ソース)に0Vをそれぞれ印加する。このとき、端部のメモリセル203aのドレイン電圧と、中央のメモリセル203bのドレイン電圧との間には、コンタクトCA0,CA1からの距離の違いによって、消費電流とビット線の抵抗成分とに起因して発生する電圧降下のため、差が生ずる。
When erasing data stored in the
しかし、このドレイン電圧の低下分に応じてメモリセル203a,203bを構成するトランジスタのチャネル幅を異なるものとしているので、メモリセルアレイ101内の位置によらずメモリセル203a,203bの消去に必要な時間が同じとなり、メモリセルアレイ101内の消去速度のばらつきが低減される。
However, since the channel widths of the transistors constituting the
図3は、図1中の電圧補正回路102の変形例を示している。図3によれば、抵抗切替マスク301による配線層の変更で抵抗値を可変とし、電圧補正回路102の出力電圧を変更する。これによって、設計時に想定していない、製造又は回路のレイアウト等に起因したメモリセルアレイ101内での特性差が発生した場合でも、短期間で本発明の効果を得ることが可能となる。
FIG. 3 shows a modification of the
なお、電圧補正回路102の出力電圧を物理的に可変とするその他の機構として、電気的に切断可能なヒューズ等を採用することも可能である。
It should be noted that, as another mechanism for physically changing the output voltage of the
図4は、図1中の電圧補正回路102の他の変形例を示している。図4によれば、出力電圧を変更する複数の出力切替機構402を電圧補正回路102が有し、外部端子からの信号入力401に応じて電圧補正回路102の出力電圧を電気的に可変とする。
FIG. 4 shows another modification of the
図5は、図1中の電圧補正回路102の更に他の変形例を示している。図5において、501は周辺温度を検知する回路、又は当該不揮発性半導体記憶装置の書き換え回数を検知する回路、又は不揮発性メモリである。制御回路503は、当該検知回路/メモリ501からの制御信号502を受けて、出力電圧を変更する複数の出力切替機構504の動作を制御する。これにより、周辺温度や書き換え回数によって変化するメモリセルアレイ101内のメモリセル位置による特性差についても補正可能であり、またロット情報や検査時情報をフィードバックして不揮発性メモリ501に記憶させ補正することで、より高い効果を得られる。
FIG. 5 shows still another modification of the
図6は、本発明に係る不揮発性半導体記憶装置を用いた電子機器の構成例を示している。図6の電子機器は、上述のようなメモリセル位置に応じて発生する特性差を解消する機構を備えた第1のメモリセルアレイ601と、メモリセル位置に応じて発生する特性差を解消する機構を備えない第2のメモリセルアレイ602とを有するメモリコア603と、各々のメモリセルアレイ601,602につながるデータ入出力経路604,605と、これらのデータ入出力経路604,605を介して各々のメモリセルアレイ601,602と接続されたシステム606とから構成されたものである。
FIG. 6 shows a configuration example of an electronic device using the nonvolatile semiconductor memory device according to the present invention. The electronic device of FIG. 6 includes a first
本構成によって、データ入出力経路604,605を介して第1及び第2のメモリセルアレイ601,602と接続されたシステム606は、記録するデータの種類に応じて記録先のメモリセルアレイを選択する機能を持つことが可能となり、例えば書き換えを頻繁に行うデータや、より長期間のデータ保持特性を必要とするデータは第1のメモリセルアレイ601に、ほとんど書き換えを行わないデータや高速なアクセスを必要とするデータについては第2のメモリセルアレイ602に記録することで、1つのメモリコア603で異なったデータを記録することができる。
With this configuration, the
図7は、本発明に係る不揮発性半導体記憶装置を用いた電子機器の他の構成例を示している。図7の電子機器は、上述のようなメモリセル位置に応じて発生する特性差を解消する機構をオン/オフすることができるメモリセルアレイ701と、このメモリセルアレイ701を備えたメモリコア702と、メモリセルアレイ701につながるオン/オフ信号線703と、このオン/オフ信号線703を介してメモリセルアレイ701と接続されたシステム704とから構成されたものである。
FIG. 7 shows another configuration example of an electronic apparatus using the nonvolatile semiconductor memory device according to the present invention. The electronic device in FIG. 7 includes a
システム704は、メモリセルアレイ701内のメモリセル位置に応じて発生する特性差を解消する機構をオン/オフすることができる。この機構がオン/オフ可能なことにより、システム704は、メモリコア702のデータを当該データの目的に合わせて扱うことができる。例えば、データの書き換え時にはオンにして書き換え特性を向上させ、データの読み出し時にはオフにして高速なアクセスを行うことができる。
The
以上、メモリセルアレイ内のビット線に沿ったメモリセル位置による特性差が発生する場合について例を挙げたが、本発明は、例えばレイアウト起因や製造工程起因のワード線に沿った位置依存性の解消、あるいはメモリセルアレイ内のランダムな特性ばらつきの抑制についても適用することが可能である。 As described above, an example has been given of the case where a characteristic difference due to the memory cell position along the bit line in the memory cell array occurs. However, the present invention eliminates the position dependency along the word line due to, for example, layout or manufacturing process. Alternatively, it can be applied to suppression of random characteristic variation in the memory cell array.
以上説明してきたとおり、本発明に係る不揮発性半導体記憶装置は、書き換え時間の高速化、メモリセルのデータ保持特性及び書き換え耐性の向上が図れ、例えばビット線が不純物領域で形成されているトラップ層を有する不揮発性メモリ等として有用である。 As described above, the nonvolatile semiconductor memory device according to the present invention can increase the rewrite time, improve the data retention characteristics of the memory cells, and the rewrite endurance, for example, a trap layer in which a bit line is formed in an impurity region. It is useful as a non-volatile memory having
101 メモリセルアレイ
102 電圧補正回路
103a,103b メモリセル
104 ワード線駆動回路
203a,203b メモリセル
301 抵抗切替マスク
401 外部端子からの信号入力
402 出力切替機構
501 検知回路/メモリ
502 制御信号
503 制御回路
504 出力切替機構
601 第1のメモリセルアレイ
602 第2のメモリセルアレイ
603 メモリコア
604,605 データ入出力経路
606 システム
701 メモリセルアレイ
702 メモリコア
703 オン/オフ信号線
704 システム
801 半導体基板
802 チャネル領域
803 第1の不純物領域(ドレイン)
804 第2の不純物領域(ソース)
805 トップ絶縁膜
806 トラップ層
807 ボトム絶縁膜
808 ゲート電極
B0〜B4 ビット線
CA0〜CA4 コンタクト
CB0〜CB4 コンタクト
G1〜Gn ゲート線
R1〜Rn 抵抗
W1〜Wn ワード線
101
804 Second impurity region (source)
805 Top
Claims (29)
前記メモリセルアレイ内のメモリセル位置による書き換え速度のばらつきが抑制されるように、前記メモリセルアレイ内の複数のメモリセルへの印加電圧を前記メモリセルアレイ内のメモリセル位置に応じて同時に補正する機能を持つ電圧補正回路とを備えたことを特徴とする不揮発性半導体記憶装置。 A memory cell array having a plurality of memory cells arranged at intersections of a plurality of bit lines and a plurality of word lines;
A function of simultaneously correcting applied voltages to a plurality of memory cells in the memory cell array according to the memory cell positions in the memory cell array so that a variation in rewriting speed depending on the memory cell positions in the memory cell array is suppressed; A nonvolatile semiconductor memory device comprising: a voltage correction circuit having the same.
前記複数のビット線は、各々不純物領域で形成されていることを特徴とする不揮発性半導体記憶装置。 The nonvolatile semiconductor memory device according to claim 1,
The non-volatile semiconductor memory device, wherein each of the plurality of bit lines is formed of an impurity region.
前記メモリセルアレイ内のメモリセル位置による書き換え速度のばらつきが抑制されるように、前記複数のメモリセルの各々を構成するトランジスタのチャネル幅が前記メモリセルアレイ内のメモリセル位置に応じて異なることを特徴とする不揮発性半導体記憶装置。 A memory cell array having a plurality of memory cells arranged at intersections of a plurality of bit lines and a plurality of word lines;
The channel width of a transistor constituting each of the plurality of memory cells differs depending on the memory cell position in the memory cell array so that variation in rewrite speed depending on the memory cell position in the memory cell array is suppressed. A nonvolatile semiconductor memory device.
前記電圧補正回路は、前記複数のワード線に接続されていることを特徴とする不揮発性半導体記憶装置。 The nonvolatile semiconductor memory device according to claim 1,
The nonvolatile semiconductor memory device, wherein the voltage correction circuit is connected to the plurality of word lines.
前記電圧補正回路は、前記複数のメモリセルのソース線に接続されていることを特徴とする不揮発性半導体記憶装置。 The nonvolatile semiconductor memory device according to claim 1,
The nonvolatile semiconductor memory device, wherein the voltage correction circuit is connected to source lines of the plurality of memory cells.
前記電圧補正回路は、前記複数のビット線の前記メモリセル位置までの配線距離に応じて、前記複数のワード線の電圧の絶対値レベルを異ならせることを特徴とする不揮発性半導体記憶装置。 The nonvolatile semiconductor memory device according to claim 4.
The non-volatile semiconductor memory device, wherein the voltage correction circuit varies the absolute value levels of the voltages of the plurality of word lines according to a wiring distance of the plurality of bit lines to the memory cell position.
前記電圧補正回路は、前記複数のビット線の前記メモリセル位置までの配線距離に応じて、前記複数のワード線の電圧の印加時間を異ならせることを特徴とする不揮発性半導体記憶装置。 The nonvolatile semiconductor memory device according to claim 4.
The non-volatile semiconductor memory device, wherein the voltage correction circuit varies the voltage application time of the plurality of word lines according to the wiring distance of the plurality of bit lines to the memory cell position.
前記電圧補正回路は、異なる抵抗値を有する複数の抵抗素子によって形成されていることを特徴とする不揮発性半導体記憶装置。 The nonvolatile semiconductor memory device according to claim 6,
The non-volatile semiconductor memory device, wherein the voltage correction circuit is formed by a plurality of resistance elements having different resistance values.
前記複数の抵抗素子は、各々配線によって形成されていることを特徴とする不揮発性半導体記憶装置。 The nonvolatile semiconductor memory device according to claim 8,
The non-volatile semiconductor memory device, wherein each of the plurality of resistance elements is formed by a wiring.
前記複数の抵抗素子は、各々不純物領域で形成されていることを特徴とする不揮発性半導体記憶装置。 The nonvolatile semiconductor memory device according to claim 8,
The non-volatile semiconductor memory device, wherein each of the plurality of resistance elements is formed of an impurity region.
前記複数の抵抗素子は、各々異なるチャネル幅を有するトランジスタで形成されていることを特徴とする不揮発性半導体記憶装置。 The nonvolatile semiconductor memory device according to claim 8,
The non-volatile semiconductor memory device, wherein the plurality of resistance elements are formed of transistors having different channel widths.
前記電圧補正回路は、異なる容量値を有する複数の容量素子によって形成されていることを特徴とする不揮発性半導体記憶装置。 The nonvolatile semiconductor memory device according to claim 7,
The nonvolatile semiconductor memory device, wherein the voltage correction circuit is formed by a plurality of capacitive elements having different capacitance values.
前記複数の容量素子は、各々配線によって形成されていることを特徴とする不揮発性半導体記憶装置。 The nonvolatile semiconductor memory device according to claim 12,
The non-volatile semiconductor memory device, wherein each of the plurality of capacitive elements is formed by a wiring.
前記電圧補正回路の出力電圧を変更する出力切替機構を有することを特徴とする不揮発性半導体記憶装置。 The nonvolatile semiconductor memory device according to claim 1,
A nonvolatile semiconductor memory device having an output switching mechanism for changing an output voltage of the voltage correction circuit.
前記出力切替機構は、配線層を変更するものであることを特徴とする不揮発性半導体記憶装置。 15. The nonvolatile semiconductor memory device according to claim 14,
The non-volatile semiconductor memory device, wherein the output switching mechanism changes a wiring layer.
前記出力切替機構は、レーザー等による切断をするものであることを特徴とする不揮発性半導体記憶装置。 15. The nonvolatile semiconductor memory device according to claim 14,
The non-volatile semiconductor memory device, wherein the output switching mechanism is for cutting with a laser or the like.
前記出力切替機構は、電気ヒューズによるものであることを特徴とする不揮発性半導体記憶装置。 15. The nonvolatile semiconductor memory device according to claim 14,
The non-volatile semiconductor memory device, wherein the output switching mechanism is an electric fuse.
前記出力切替機構は、不揮発性メモリによるものであることを特徴とする不揮発性半導体記憶装置。 15. The nonvolatile semiconductor memory device according to claim 14,
The non-volatile semiconductor memory device, wherein the output switching mechanism is a non-volatile memory.
前記出力切替機構は、信号入力に応じて動作するものであることを特徴とする不揮発性半導体記憶装置。 15. The nonvolatile semiconductor memory device according to claim 14,
The non-volatile semiconductor memory device, wherein the output switching mechanism operates in response to a signal input.
前記信号入力は、温度検知回路からの信号であることを特徴とする不揮発性半導体記憶装置。 The nonvolatile semiconductor memory device according to claim 19,
The nonvolatile semiconductor memory device, wherein the signal input is a signal from a temperature detection circuit.
前記信号入力は、当該不揮発性半導体記憶装置の書き換え回数を検知する回路からの信号であることを特徴とする不揮発性半導体記憶装置。 The nonvolatile semiconductor memory device according to claim 19,
The nonvolatile semiconductor memory device, wherein the signal input is a signal from a circuit that detects the number of rewrites of the nonvolatile semiconductor memory device.
前記信号入力は、不揮発性メモリに記録された情報によるものであることを特徴とする不揮発性半導体記憶装置。 The nonvolatile semiconductor memory device according to claim 19,
The nonvolatile semiconductor memory device, wherein the signal input is based on information recorded in a nonvolatile memory.
前記不揮発性メモリに記録された情報を、検査工程において製造単位で設定することを特徴とする不揮発性半導体記憶装置。 The nonvolatile semiconductor memory device according to claim 22,
A non-volatile semiconductor memory device, wherein information recorded in the non-volatile memory is set in a manufacturing unit in an inspection process.
前記不揮発性メモリに記録された情報を、検査工程において書き換えの領域単位で設定することを特徴とする不揮発性半導体記憶装置。 The nonvolatile semiconductor memory device according to claim 22,
A non-volatile semiconductor memory device, wherein information recorded in the non-volatile memory is set in units of rewrite areas in an inspection process.
前記不揮発性メモリに記録された情報を、以前の書き換え時の特性に基づき設定することを特徴とする不揮発性半導体記憶装置。 The nonvolatile semiconductor memory device according to claim 22,
A non-volatile semiconductor memory device, wherein information recorded in the non-volatile memory is set based on a characteristic at the time of previous rewriting.
前記メモリセルアレイの一括消去単位毎に、前記電圧補正回路を変更したことを特徴とする不揮発性半導体記憶装置。 The nonvolatile semiconductor memory device according to claim 1,
The nonvolatile semiconductor memory device, wherein the voltage correction circuit is changed for each batch erase unit of the memory cell array.
前記電圧補正回路を備えた少なくとも1つの一括消去単位と、前記電圧補正回路を備えない少なくとも1つの一括消去単位とを有することを特徴とする不揮発性半導体記憶装置。 The nonvolatile semiconductor memory device according to claim 1,
A nonvolatile semiconductor memory device comprising: at least one batch erase unit including the voltage correction circuit; and at least one batch erase unit not including the voltage correction circuit.
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US9093144B2 (en) | 2013-01-29 | 2015-07-28 | Kabushiki Kaisha Toshiba | Semiconductor memory device |
US9202564B2 (en) | 2013-02-05 | 2015-12-01 | Kabushiki Kaisha Toshiba | Semiconductor memory device and method of controlling data thereof |
JP2017107626A (en) * | 2015-12-10 | 2017-06-15 | 株式会社東芝 | Semiconductor device |
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2007
- 2007-04-10 JP JP2007102480A patent/JP2008262613A/en active Pending
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