JP2008217577A - Internal voltage generation circuit - Google Patents
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Abstract
Description
この発明は、内部電圧発生回路に関し、特に、ポンプ動作により昇圧電圧を発生するポンプ回路からの電圧に従って所望の電圧レベルの内部電圧を生成する回路の構成に関する。より特定的には、この発明は、小面積かつ低消費電力で所望の電圧レベルの内部電圧を生成する内部電圧発生回路の構成に関する。 The present invention relates to an internal voltage generation circuit, and more particularly to a configuration of a circuit that generates an internal voltage of a desired voltage level in accordance with a voltage from a pump circuit that generates a boosted voltage by a pump operation. More specifically, the present invention relates to a configuration of an internal voltage generation circuit that generates an internal voltage of a desired voltage level with a small area and low power consumption.
半導体装置においては、電源電圧および接地電圧と異なる電圧レベルの電圧が用いられることが多い。このような電圧は、装置外部から供給する場合、半導体装置の端子数が増大し、または外部信号線の充放電電流により消費電流が増大するという問題が生じる。したがって、半導体装置内部で、必要な電圧レベルの電圧を生成する。このような内部電圧を発生する回路としては、容量素子のチャージポンプ動作を利用するポンプ回路が広く用いられる。 In semiconductor devices, a voltage level different from the power supply voltage and the ground voltage is often used. When such a voltage is supplied from the outside of the device, there is a problem that the number of terminals of the semiconductor device increases or the consumption current increases due to the charge / discharge current of the external signal line. Therefore, a voltage of a necessary voltage level is generated inside the semiconductor device. As a circuit for generating such an internal voltage, a pump circuit using a charge pump operation of a capacitive element is widely used.
不揮発性半導体記憶装置において、このポンプ回路を用いて必要な内部電圧を生成する構成が、特許文献1(特開2006−185530号公報)に示されている。この特許文献1においては、チャージポンプ回路の段数を動作モードに応じて変更する。また、動作モードに応じてチャージポンプ回路のポンプ段を並列接続することにより、電流駆動力を大きくする。この特許文献1は、複数のマクロに共通に1つの電源回路を設け、動作モードに応じて、この電源回路に含まれるチャージポンプ回路の段数および電流駆動力を調整することを図る。電源回路をメモリブロック(マクロ)ごとに設けた場合、電源回路の数が増大し、応じて占有面積が増大するという問題を解消することを図る。
In a nonvolatile semiconductor memory device, a configuration for generating a necessary internal voltage using this pump circuit is shown in Japanese Patent Application Laid-Open No. 2006-185530. In
また液晶駆動回路によりデータ線およびソース線を駆動する場合の電圧を、チャージポンプ回路により生成する構成が、特許文献2(特開2006−201807号公報)に示される。この特許文献2に示される構成においては、内部電圧それぞれに対応して昇圧回路を設け、高速応答および低消費電流が要求される電圧を、それぞれ異なるチャージポンプ回路で生成する。安定性が要求される電圧は、外部からの電圧を利用する。
Further, Japanese Patent Application Laid-Open No. 2006-201807 discloses a configuration in which a voltage when driving a data line and a source line by a liquid crystal driving circuit is generated by a charge pump circuit. In the configuration shown in
この特許文献2は、従来技術として、チャージポンプ回路の出力電圧を抵抗で分圧して、オペアンプでインピーダンス変換を行なって高電圧VHおよび低電圧VLを生成する場合、データ線駆動時に無効電流が抵抗分圧回路において流れ、インピーダンス変換用のオペアンプにおいて無駄な電流が消費される問題を、解消することを図る。
In
また、電源電圧から必要な電圧レベルの内部電圧を生成する内部電圧生成回路が、特許文献3(特開2004−133954号公報)に示されている。この特許文献3においては、電源線から出力ノードへ定電流源を介して電流を供給する。この出力ノードの電圧と基準電圧とを比較し、その比較結果に従って出力ノードから電流を引抜く。出力ノードの電圧レベルを、基準電圧が決定する電圧レベルに維持する。
An internal voltage generation circuit that generates an internal voltage of a necessary voltage level from a power supply voltage is disclosed in Patent Document 3 (Japanese Patent Laid-Open No. 2004-133554). In
また、定電流を利用して高電圧を発生する回路のトランジスタの耐圧特性を保証する構成が、特許文献4(特開2005−222301号公報)に示されている。この特許文献4においては、負荷と接地ノードの間に高耐圧MOSトランジスタおよび低耐圧MOSトランジスタを直列に接続する。高耐圧MOSトランジスタを負荷側に接続する。これらのMOSトランジスタは、デプレショントランジスタであり、それぞれのゲートが接地ノードに接続される。高耐圧MOSトランジスタのしきい値電圧の絶対値は、低耐圧MOSトランジスタのしきい値電圧の絶対値よりも大きくされる。負荷に対しては電源ノードから動作電源電圧および電流が供給される。MOSトランジスタにより定電流を負荷から引抜く。低耐圧MOSトランジスタのドレイン−ソース電圧に対して、高耐圧MOSトランジスタおよび低耐圧MOSトランジスタのドレイン電流が、相反的に変化する。この定電流回路の動作点は、これらのMOSトランジスタを流れる電流が一致する点である。この場合、低耐圧MOSトランジスタのドレイン−ソース間耐圧としては、高耐圧MOSトランジスタのしきい値電圧の絶対値以上の値が要求されるだけである。 A configuration that guarantees the breakdown voltage characteristics of a transistor in a circuit that generates a high voltage using a constant current is disclosed in Patent Document 4 (Japanese Patent Laid-Open No. 2005-222301). In Patent Document 4, a high voltage MOS transistor and a low voltage MOS transistor are connected in series between a load and a ground node. A high voltage MOS transistor is connected to the load side. These MOS transistors are depletion transistors, and their gates are connected to the ground node. The absolute value of the threshold voltage of the high voltage MOS transistor is made larger than the absolute value of the threshold voltage of the low voltage MOS transistor. An operating power supply voltage and current are supplied from the power supply node to the load. A constant current is extracted from the load by the MOS transistor. The drain currents of the high voltage MOS transistor and the low voltage MOS transistor change reciprocally with respect to the drain-source voltage of the low voltage MOS transistor. The operating point of this constant current circuit is that the currents flowing through these MOS transistors coincide. In this case, the drain-source breakdown voltage of the low breakdown voltage MOS transistor is only required to be equal to or greater than the absolute value of the threshold voltage of the high breakdown voltage MOS transistor.
この特許文献4は、高耐圧MOSトランジスタのしきい値電圧により、低耐圧MOSトランジスタに印加される電圧の上限値を制限して、低耐圧MOSトランジスタの耐圧を保証する。また、低耐圧MOSトランジスタを利用して、電流値を設定することにより、安定性を改善することを図る。また、負荷側ノードを電源ノードとして利用することにより、この定電流回路の動作電源電圧範囲を、低耐圧MOSトランジスタのしきい値電圧の絶対値まで拡張して、電源電圧の変動時においても安定に定電流を生成することを図る。
特許文献1においては、複数のメモリブロックに共通に電源回路を設け、動作モードに応じて、電源回路に含まれるチャージポンプの段数を変更する。チャージポンプ回路の段数を多くすることにより、昇圧電圧の電圧レベルを高くし、書込および消去に必要な電圧を生成する。この書込および消去は、メモリブロック単位で実行する。一方、データ読出時においては、チャージポンプ段数を低減しかつ並列に接続することにより、複数のメモリブロックに対して、読出電圧を安定に供給することを図る。この電流駆動力調整時においては、消去および書込時には中速のポンプクロック信号を供給し、読出時には、高速のクロック信号を供給する。スタンバイ時には、低速のクロック信号を供給して、スタンバイ時の消費電流を低減する。しかしながら、この特許文献1においては、チャージポンプ回路の出力電圧そのものを書込、消去および読出に利用する構成が示されているだけであり、このチャージポンプ回路の出力電圧から、さらに、所望の電圧レベルの内部電圧を生成する構成については何ら考慮していない。また、高電圧発生時のトランジスタの耐圧については、何ら考慮していない。
In
特許文献2は、液晶ドライバであり、内部で必要とされるデータ線駆動電圧を、それぞれ専用のチャージポンプ回路を用いて生成している。これにより、抵抗分圧回路を利用する場合の消費電力を低減することを図る。しかしながら、この特許文献2においては、内部電圧それぞれに、専用のチャージポンプ回路を設けているだけであり、共通のチャージポンプ回路の出力電圧から複数の電圧レベルの内部電圧を生成する構成については考慮していない。また、チャージポンプ動作停止時において残留電荷を高速で放電するための回路構成が特許文献2においては示されているものの、この高電圧発生時における、内部電圧生成部の耐圧については何ら考察されていない。
この特許文献2は、抵抗分圧回路により高電圧を複数の電圧レベルに分圧して、必要とされる内部電圧を選択する構成の場合、回路面積および消費電流が大きくなるという問題を解決することを図る。しかしながら、必要とされる内部電圧レベルに対応してポンプ回路を設ける場合、回路占有面積が増大するという問題が、依然解消されない。
This
特許文献3は、電源線から定電流を供給し、内部電圧と基準電圧との差に応じて出力ノードから電流を引抜いて内部電圧を生成する。この内部電圧は、電源電圧よりも低い電圧レベルである。特許文献3は、電源電圧よりも高い電圧を生成する回路構成については何ら考慮していない。
In
特許文献4は、耐圧特性を劣化させることなく、定電流回路の動作電圧範囲を拡張することを図る。この特許文献4は、定電流を引抜くデプレション型トランジスタの耐圧を保証するために、高耐圧トランジスタを低耐圧トランジスタに直列に接続している。生成される内部電圧(定電流回路の動作電源電圧)は、電源電圧よりも低い電圧である。特許文献4は、電源電圧よりも高い電圧を安定に生成することについては、考慮していない。また、定電流を生成しているものの、単に負荷を流れる電流を一定とする定電流源を示しているだけであり、この定電流をどのように利用するかについては、具体的に示していない。「負荷」は、トランジスタ、ダイオード、信号線およびこれらの組合わせによる各種回路を示すとされているだけである。 Patent Document 4 aims to extend the operating voltage range of the constant current circuit without degrading the withstand voltage characteristics. In Patent Document 4, a high voltage transistor is connected in series to a low voltage transistor in order to guarantee the breakdown voltage of a depletion type transistor that draws a constant current. The generated internal voltage (the operating power supply voltage of the constant current circuit) is a voltage lower than the power supply voltage. Patent Document 4 does not consider the stable generation of a voltage higher than the power supply voltage. In addition, although a constant current is generated, only a constant current source that keeps the current flowing through the load constant is shown, and it is not specifically shown how to use this constant current. . “Load” is merely meant to indicate various circuits including transistors, diodes, signal lines, and combinations thereof.
それゆえ、この発明の目的は、チャージポンプ回路の出力電圧レベルに依存することなく、安定に低消費電流かつ低占有面積で、内部電圧を生成することのできる内部電圧発生回路を提供することである。 SUMMARY OF THE INVENTION Therefore, an object of the present invention is to provide an internal voltage generation circuit capable of stably generating an internal voltage with a low current consumption and a small occupied area without depending on the output voltage level of the charge pump circuit. is there.
この発明に係る内部電圧発生回路は、要約すれば、チャージポンプ回路の出力と内部電圧出力ノードとの間に電流源を設け、内部電圧出力ノードとポンプ回路の出力ノードとの間に電流を流すとともに、この内部電圧出力ノードの電圧レベルと基準電圧との比較結果に基づいて、出力ノードと参照ノードの間に接続されるドライブ素子のコンダクタンスを調整する。基準電圧は、動作モードに応じて、その電圧レベルが設定される。電流源、ドライブ素子、および比較回路に対して、印加電圧を緩和する耐圧緩和回路を設ける。 In summary, the internal voltage generation circuit according to the present invention provides a current source between the output of the charge pump circuit and the internal voltage output node, and allows a current to flow between the internal voltage output node and the output node of the pump circuit. At the same time, the conductance of the drive element connected between the output node and the reference node is adjusted based on the comparison result between the voltage level of the internal voltage output node and the reference voltage. The voltage level of the reference voltage is set according to the operation mode. A withstand voltage relaxation circuit that relaxes the applied voltage is provided for the current source, the drive element, and the comparison circuit.
すなわち、この発明の一実施の形態に従えば、内部電圧発生回路は、ポンプ動作により昇圧電圧を生成するポンプ回路と、ポンプ回路の出力と内部電圧出力ノードとの間に結合され、内部電圧出力ノードとポンプ回路出力との間に電流を流す電流源と、内部電圧出力ノードの電圧と基準電圧とを比較する比較回路と、この比較回路の出力信号に従って内部電圧出力ノードと参照電圧ノードとの間に電流を流すドライブ素子と、比較回路、ドライブ素子および電流源に対して印加電圧を緩和する耐圧緩和回路とを備える。 In other words, according to one embodiment of the present invention, the internal voltage generation circuit is coupled between the pump circuit that generates the boosted voltage by the pump operation, and the output of the pump circuit and the internal voltage output node. A current source for passing a current between the node and the pump circuit output, a comparison circuit for comparing the voltage of the internal voltage output node with a reference voltage, and an internal voltage output node and a reference voltage node according to an output signal of the comparison circuit A drive element for passing a current therebetween, and a withstand voltage relaxation circuit for relaxing an applied voltage to the comparison circuit, the drive element, and the current source.
電流源は、好ましくは、選択信号に従って駆動電流量が設定され、内部電圧出力ノードに電流を供給する。基準電圧発生回路は、動作モードに応じて電圧レベルが調整される基準電圧を発生する。比較回路は、このポンプ回路の出力から動作電流を供給され、動作時に、基準電圧発生回路からの基準電圧と内部電圧出力ノードの電圧とを比較し、その比較結果に応じた信号を生成する。 The current source preferably has a drive current amount set according to the selection signal and supplies a current to the internal voltage output node. The reference voltage generation circuit generates a reference voltage whose voltage level is adjusted according to the operation mode. The comparison circuit is supplied with an operation current from the output of the pump circuit, and compares the reference voltage from the reference voltage generation circuit with the voltage of the internal voltage output node during operation, and generates a signal corresponding to the comparison result.
電流源およびドライブ素子により、チャージポンプ回路の出力から内部電圧を生成している。したがって、チャージポンプ回路の出力電圧を分圧するための高抵抗素子が不要となり、占有面積を低減することができる。 An internal voltage is generated from the output of the charge pump circuit by a current source and a drive element. Therefore, a high resistance element for dividing the output voltage of the charge pump circuit becomes unnecessary, and the occupied area can be reduced.
また、耐圧緩和回路を設けることにより、不揮発性メモリに適用される場合、不揮発性メモリ特有の高電圧生成時においてもトランジスタ素子の耐圧が保証され、安定に所定の電圧レベルの高電圧を生成することができる。 Further, by providing a withstand voltage relaxation circuit, when applied to a nonvolatile memory, the withstand voltage of the transistor element is ensured even when a high voltage unique to the nonvolatile memory is generated, and a high voltage of a predetermined voltage level is stably generated. be able to.
また、このような電流源として、駆動電流量を動作状況に応じて変更することのできる電流源を利用することにより、以下の効果が得られる。すなわち、出力負荷および動作モードに応じて駆動電流量を調整することができる。これにより、必要以上に電流が消費されるのを防止することができ、消費電力を低減することができる。 Moreover, the following effects are acquired by utilizing the current source which can change a drive current amount according to an operating condition as such a current source. That is, the drive current amount can be adjusted according to the output load and the operation mode. Thereby, it is possible to prevent current from being consumed more than necessary, and to reduce power consumption.
また、ドライブ素子が、基準電圧との内部電圧との比較に基づいてそのコンダクタンスが調整される。これにより、正確に内部電圧を、基準電圧が規定する電圧レベルに設定することができる。また、基準電圧の電圧レベルを動作モードに応じて変更することにより、1つのポンプ回路の出力から複数レベルの内部電圧を生成することができる。内部電圧のレベルに応じて、個々に、チャージポンプ回路を設ける必要がなく、内部電圧発生回路のレイアウト面積を低減することができる。 Further, the conductance of the drive element is adjusted based on the comparison with the internal voltage with the reference voltage. As a result, the internal voltage can be accurately set to the voltage level defined by the reference voltage. Further, by changing the voltage level of the reference voltage according to the operation mode, it is possible to generate a plurality of levels of internal voltages from the output of one pump circuit. Depending on the level of the internal voltage, it is not necessary to individually provide a charge pump circuit, and the layout area of the internal voltage generation circuit can be reduced.
また、内部電圧線の充放電により内部電圧の電圧レベルを設定することができる。このため、抵抗分圧回路のように高抵抗を介して内部電圧線を充放電する必要がなく、高速で所定の電圧レベルの内部電圧を生成することができる。 Further, the voltage level of the internal voltage can be set by charging / discharging the internal voltage line. For this reason, it is not necessary to charge and discharge the internal voltage line via a high resistance unlike a resistance voltage dividing circuit, and an internal voltage of a predetermined voltage level can be generated at high speed.
[実施の形態1]
図1は、この発明が適用される不揮発性半導体記憶装置を含む半導体集積回路装置の全体の構成の一例を、概略的に示す図である。図1において、半導体集積回路装置1は、動作制御および演算処理を実行するロジック2と、RAM(ランダム・アクセス・メモリ)3と、不揮発性メモリ4とを含む。RAM3は、ロジック2の演算処理するデータを格納する作業領域として用いられ、また、外部との間でのデータ転送時のバッファ領域として用いられる。
[Embodiment 1]
FIG. 1 schematically shows an example of the entire configuration of a semiconductor integrated circuit device including a nonvolatile semiconductor memory device to which the present invention is applied. In FIG. 1, a semiconductor integrated
不揮発性メモリ4は、データの書換が可能であり、アプリケーションプログラム、ブートプログラム、および大量のダウンロードデータなどを格納する。 The nonvolatile memory 4 can rewrite data, and stores an application program, a boot program, a large amount of download data, and the like.
ロジック2、RAM3および不揮発性メモリ4は、内部データバス6を介して相互接続される。内部データバス6は、インターフェイス回路5を介して外部と結合される。したがって、ロジック2は、内部データバス6およびインターフェイス回路5を介して外部との間でデータの転送を行ない、また、RAM3または不揮発性メモリ4は、DMA(ダイレクト・メモリ・アクセス)モードで、インターフェイス回路5を介して外部との間でデータ転送を行なう。
図2は、図1に示す不揮発性メモリ4に含まれるメモリセルMCの構成の一例を、概略的に示す図である。図2において、メモリセルMCは、データを記憶するメモリセルトランジスタMTと、メモリセルMCを選択するための選択トランジスタSTとを含む。メモリセルトランジスタMTは、導通時にチャネルが形成されるチャネル形成領域12と、このチャネル形成領域12上に形成される電荷蓄積膜11と、電荷蓄積膜11への電荷の注入/引抜きを制御するメモリセルゲート10とを含む。電荷蓄積膜11は、ONO膜(酸化膜−窒化膜−酸化膜)の積層構造を有し、この窒化膜中に、記憶データに応じて電荷を蓄積する。選択トランジスタSTは、チャネル形成領域14と、チャネル形成領域14上に図示しないゲート絶縁膜を介して形成されるコントロールゲート13とを含む。メモリセルトランジスタMTおよび選択トランジスタSTが、各々、一例として、Nチャネルトランジスタで構成される。
FIG. 2 is a diagram schematically showing an example of the configuration of the memory cell MC included in the nonvolatile memory 4 shown in FIG. In FIG. 2, a memory cell MC includes a memory cell transistor MT for storing data and a selection transistor ST for selecting the memory cell MC. The memory cell transistor MT includes a
メモリセルMCにおいて、メモリセルトランジスタMTと選択トランジスタSTがソース線SLとビット線BLの間に直列に接続される。メモリセルトランジスタMTがソース線SLに結合され、選択トランジスタSTが、ビット線に結合される。選択トランジスタSTのコントロールゲート13が、コントロールゲート線CGに結合され、メモリセルトランジスタMTのメモリセルゲート10が、メモリゲート線MGに結合される。
In memory cell MC, memory cell transistor MT and select transistor ST are connected in series between source line SL and bit line BL. Memory cell transistor MT is coupled to source line SL, and select transistor ST is coupled to the bit line.
メモリセルMCへのデータ書込時においては、選択トランジスタSTを、弱いオン状態に設定する(コントロールゲート線CGへ、選択トランジスタSTのしきい値電圧より少し高い電圧を印加する)。メモリゲート線MGにたとえば11Vの電圧を印加し、ソース線SLに、たとえば5Vの電圧を印加する。ビット線BLは、たとえば0.8V程度に設定される。この場合、ソース線SLからビット線BLに電流が流れる。選択トランジスタSTのチャネル形成領域14は、高抵抗状態であり、このメモリセルトランジスタMTにおいて、ソース側で高電界によりホットエレクトロンが生成される。このホットエレクトロンが、メモリセルゲート10の高電圧により電荷蓄積膜11方向に引かれて、電荷蓄積膜11内の窒化膜に注入されてトラップされる。この状態では、メモリセルトランジスタMTは、しきい値電圧が高い状態である。
At the time of data writing to the memory cell MC, the selection transistor ST is set to a weak ON state (a voltage slightly higher than the threshold voltage of the selection transistor ST is applied to the control gate line CG). For example, a voltage of 11 V is applied to the memory gate line MG, and a voltage of 5 V, for example, is applied to the source line SL. The bit line BL is set to about 0.8V, for example. In this case, a current flows from the source line SL to the bit line BL. The
データの消去時においては、逆に、メモリセルゲート10に負のたとえば−7V程度の電圧を印加し、ソース線SLに5V程度の電圧に印加する。選択トランジスタSTは、書込時と同様、弱いオン状態に設定される。ビット線は同様、0.8V程度である。ソース線SLからビット線BLへ電流が流れる場合、メモリセルトランジスタMTのドレイン側(ソース線SLに接続される導通ノード(不純物領域))において高電界が発生し、ホットホールが生成される。このホットホールが、バンド間トンネリングにより、電荷蓄積膜11に注入される。これにより、電荷蓄積膜11に蓄積されるエレクトロンとホールとの中和が生じ、消去が行なわれる。消去状態においては、メモリセルトランジスタMTは、しきい値電圧が低い状態である。
When erasing data, conversely, a negative voltage of about -7V, for example, is applied to the
データ読出時においては、メモリゲート線MGが、たとえば読出電圧レベルに設定される。読出電圧は、メモリセルトランジスタMTの消去状態と書込状態のしきい値電圧の間の電圧レベルである。コントロールゲート線CGはHレベルに駆動し、選択トランジスタSTを、強いオン状態に設定する。メモリセルトランジスタMTは、電荷蓄積膜11の蓄積される電子量が多い書込状態のときには、しきい値電圧が高い状態であり、一方、電荷蓄積膜11に蓄積される電子量が少ない消去状態のときには、そのしきい値電圧は低い状態である。読出電圧が、書込状態と消去状態のしきい値電圧の間の電圧レベルに設定されるため、メモリセルトランジスタMTの記憶データ(しきい値電圧)に応じてビット線BLからソース線SLに電流が流れる。この電流量をセンスアンプ等により検出してデータの読出を行なう。
At the time of data reading, memory gate line MG is set to a read voltage level, for example. The read voltage is a voltage level between the erased state and the written state threshold voltage of the memory cell transistor MT. The control gate line CG is driven to the H level, and the selection transistor ST is set to a strong ON state. The memory cell transistor MT has a high threshold voltage when it is in a writing state where the amount of electrons stored in the
上述のように、メモリセルMCにおいては、書込および消去および読出において種々のレベルの電圧が必要とされる。また、データの書込/消去が確実に行なわれたかを内部で検証するために、またベリファイ電圧が生成される。これらの各種の電圧を、内部で生成する。なお、上述の電圧レベルは、単なる一例であり、これらの各種電圧の電圧レベルは、上述の電圧レベルに限定されない。以下の説明においても、同様である。 As described above, in memory cell MC, various levels of voltage are required for writing, erasing and reading. In addition, a verify voltage is generated to internally verify whether data writing / erasing has been performed reliably. These various voltages are generated internally. The voltage levels described above are merely examples, and the voltage levels of these various voltages are not limited to the voltage levels described above. The same applies to the following description.
図3は、図1に示す不揮発性メモリ4の全体構成を概略的に示す図である。図3において、不揮発性メモリ4は、メモリセルMCが行列状に配列されるメモリセルアレイ20を含む。メモリセルアレイ20においては、メモリセルMCの各行に対応してコントロールゲート線CGおよびメモリゲート線MGが配設される。メモリセルの各列に対応してビット線BLが配列される。図3においては、ソース線SLが、ビット線BLに平行にメモリセル列各々に対応して配置されるように示す。しかしながら、ソース線SLは、メモリセル行に対応して、行方向に延在するように配置されてもよい。
FIG. 3 is a diagram schematically showing the overall configuration of the nonvolatile memory 4 shown in FIG. In FIG. 3, the nonvolatile memory 4 includes a
不揮発性メモリ4は、さらに、アドレス信号(図示せず)に従って選択行のコントロールゲート線CGおよびメモリゲート線MGを選択状態へ駆動する行選択駆動回路22と、ソース線SLを、データの書込/消去時に所定電圧レベルに駆動するソース線選択駆動回路24と、ビット線BLを選択し、選択ビット線へ動作モードに応じた電圧を伝達するビット線選択駆動回路26を含む。
The nonvolatile memory 4 further writes a row
行選択駆動回路22は、内部電圧発生回路28からの電圧VmgおよびVcgに従ってメモリゲート線MGおよびコントロールゲート線CGの電圧レベルを設定する。これらのメモリゲート線MGおよびコントロールゲート線CGの選択状態時の電圧レベルおよび非選択時の電圧レベルは、それぞれ動作モードに応じて設定される。例えば、書込時、メモリゲート線MGの選択電圧は11V、非選択電圧は3.5Vである。コントロールゲート線CGの選択電圧は1V、非選択電圧は0Vである。
Row
ソース線選択駆動回路24は、書込および消去が、ブロック単位で行なわれるとき、各ブロックごとに、ソース線を選択し、選択ソース線の電圧レベルを内部電圧発生回路28からの電圧Vsに従って設定する。データ読出時においては、ソース線選択駆動回路24は、ソース線SLを接地電圧レベルに維持する。例えば、書込時、選択ソース線電圧は、5V、非選択ソース線電圧は1.5Vまたは0Vである。
When writing and erasing are performed in units of blocks, source line
ビット線選択駆動回路26は、図示しないアドレス信号に従って、選択列に対応するビット線BLを選択し、消去時には選択ブロックのビット線に消去電圧も伝達する(ブロック単位での消去が行なわれるとき)。データ書込時においては、このビット線選択駆動回路26は、非選択列のビット線に対しては、書込阻止電圧を伝達して、選択行/非選択列のメモリセルへの電流が流れるのを防止する。また選択列のビット線に対しては、書込電圧を伝達して、選択メモリセルにおいて電流を流す。書込阻止電圧は、例えば、1.5Vであり、書込電圧は、例えば、0.8Vである。データ読出時、ビット線選択駆動回路26は、選択列のビット線に読出電圧を伝達するとともに、選択列を、入出力回路29に結合する。ビット線読出電圧は、ビット線およびメモリセルを介して電流を流し、このビット線電流を図示しないセンスアンプにより検知するために印加される。
Bit line
入出力回路29は、外部のロジックまたはインターフェース回路(図1参照)との間で、データDQの書込/読出を行なう。この不揮発性メモリ4においては、内部動作を制御するための制御回路30が設けられる。この制御回路30は、たとえばシーケンスコントローラで構成され、外部からの動作モードを指示するコマンドCMDに従って各動作モードを実行するための内部制御信号を生成する。内部電圧発生回路28は、この制御回路30からの内部制御信号に従って、内部電圧Vmg、Vcg、VsおよびVblを、それぞれ動作モードに応じた電圧レベルに設定する。
Input /
図4は、図3に示す内部電圧発生回路28の1種類の内部電圧を発生する部分28Aの構成を概略的に示す図である。内部電圧発生回路28Aが、各内部電圧Vmg,Vcg,VsおよびVblそれぞれに対応して設けられる。図4において、内部電圧発生回路28Aは、ポンプ動作に従って高電圧Vcpを生成するチャージポンプ回路32と、動作モードに応じて電圧レベルが設定される基準電圧Vrefを生成する基準電圧発生回路34と、この動作モードに応じて、チャージポンプ回路32からの出力電圧線38上に伝達される電圧Vcpを降圧して内部電圧Vcprを生成する降圧回路36とを含む。
FIG. 4 is a diagram schematically showing a configuration of a
チャージポンプ回路32は、容量素子のチャージポンプ動作を利用して、たとえば11Vから12Vのポンプ高電圧Vcpを生成する。このチャージポンプ回路32は、内部に、ポンプ高電圧Vcpの電圧レベルをモニタする電圧レベル検出回路を含む。このレベル検出回路の出力信号に従って内部でポンプ動作を制御して、ポンプ高電圧Vcpの電圧レベルを、所定の電圧レベルに維持する。
The
降圧回路36は、チャージポンプ回路32からのポンプ高電圧Vcpを降圧して、内部電圧Vcprを生成する。この降圧回路36の構成は後に詳細に説明するが、基準電圧発生回路34からの基準電圧Vrefと内部電圧Vcprの電圧レベルを比較し、その比較結果に従って、出力ノード50から電流を引抜き、内部電圧Vcprを、基準電圧Vrefの電圧レベルに維持する。
The step-
この基準電圧発生回路34が生成する基準電圧Vrefの電圧レベルの設定および降圧回路36の動作制御は、制御回路30により行なわれる。
The
図5は、図4に示す降圧回路36の構成をより具体的に示す図である。図5において、降圧回路36は、チャージポンプ回路32の出力電圧線38から電流を流す定電流源40と、定電流源40から動作電流を供給され、基準電圧Vrefと出力電圧Vcprとを比較する差動増幅回路(比較回路)44と、出力電圧線38から電流を供給する定電流源42と、差動増幅回路44の出力信号に従って出力ノード50から接地ノード(参照電圧ノード)に電流を引抜くドライブトランジスタ46とを含む。
FIG. 5 is a diagram more specifically showing the configuration of step-
定電流源40および42は、各々、アンプ活性化信号AMPENの活性化時(Hレベルのとき:ポンプ高電圧Vcpレベル)、図4に示すチャージポンプ回路32から出力電圧線38に伝達された電圧Vcpを電流に変換する。定電流源40および42は、各々、たとえば、電流源MOSトランジスタ(Pチャネル絶縁ゲート型電界効果トランジスタ)と、アンプ活性化信号AMPENの非活性化時(Lレベルのとき)導通し、電流源MOSトランジスタのゲートを出力電圧線38に電気的に結合するPチャネルMOSトランジスタと、アンプ活性化信号AMPENの活性化時導通し、定電圧レベルの電流制御電圧を電流源MOSトランジスタのゲートに伝達するトランスミッションゲートとで構成される。電流制御電圧が接地電圧レベルである場合には、アンプ活性化信号AMPENの反転信号により、電流源MOSトランジスタのオン/オフを制御する。定電流源40は、活性化時、例えば8μAの電流を流す。定電流源42は、活性化時、例えば40μAの電流を流す。
Each of constant
差動増幅回路44は、動作電源ノード41にソースノードが結合されるPチャネルMOSトランジスタPQ1およびPQ2と、ソースノードが接地ノード(VSSノード)に接続されるNチャネルMOSトランジスタNQ1およびNQ2を含む。MOSトランジスタPQ1は、そのゲートに基準電圧Vrefを受け、MOSトランジスタNQ1に電流を供給する。MOSトランジスタPQ2は、出力ノード50上の電圧Vcprをゲートに受け、MOSトランジスタNQ2に電流を供給する。MOSトランジスタNQ1およびNQ2は、カレントミラー回路を構成する。MOSトランジスタNQ2が、ゲートおよびドレインが相互接続され、このカレントミラー回路のマスタとして機能する。
差動増幅回路44は、動作時、基準電圧Vrefと出力電圧VcprとをMOSトランジスタPQ1およびPQ2により比較する。基準電圧Vrefが出力電圧Vcprよりも高い場合には、MOSトランジスタPQ1よりもMOSトランジスタPQ2を介して流れる電流量が多くなる。MOSトランジスタNQ1には、MOSトランジスタNQ2を介して流れる電流量と同じ大きさの電流が流れる(ミラー比が1)。したがって、MOSトランジスタNQ1の放電する電流量は、MOSトランジスタPQ1が供給する電流量よりも大きくなり、内部ノード49の電圧レベルは低下する。逆に、基準電圧Vrefが出力電圧Vcprよりも低い場合には、MOSトランジスタPQ1が供給する電流量が、MOSトランジスタPQ2が供給する電流量よりも大きくなる。したがって、この場合には、MOSトランジスタNQ1は、MOSトランジスタPQ1からの電流をすべて放電することができず、内部ノード49の電圧レベルが上昇する。
In operation,
この差動増幅回路44の内部ノード49の信号電圧が比較結果指示信号として、ドライブトランジスタ46のゲートへ与えられる。従って、基準電圧Vrefが出力電圧Vcprよりも高い場合には、ドライブトランジスタ46のコンダクタンスが小さくなりまたはオフ状態となり、出力ノード50からの引抜き電流量が低下し、出力ノード50の電圧レベルが定電流源42からの電流により上昇する。一方、基準電圧Vrefよりも出力電圧Vcprが高い場合には、ドライブトランジスタ46のコンダクタンスが大きくなり、出力ノード50からの引抜き電流量が増加し、出力ノード50の電圧レベルを低下させる。従って、差動増幅回路44およびドライブトランジスタ46によるフィードバックループ制御により、出力ノード50の電圧レベルは、基準電圧Vrefに等しい電圧レベルとなる。
The signal voltage at
降圧回路36は、さらに、定電流源40と差動増幅回路44の動作電源ノード41の間に接続される耐圧緩和回路(第2の耐圧緩和回路)52と、定電流源42と出力ノード50の間に設けられる耐圧緩和回路(第1の耐圧緩和回路)53とを含む。耐圧緩和回路52は、定電流源40と差動増幅回路46の動作電源ノード41の間に接続されかつそのゲートに耐圧制御信号Vscprを受けるPチャネルMOSトランジスタPQ3を含む。耐圧制御信号Vscprは動作モードまたは用途に応じて0Vまたは3.5Vに設定される。
The step-
MOSトランジスタPQ3のゲートに耐圧制御信号Vscprを供給することにより、チャージポンプ回路32からのポンプ高電圧Vcpにより、定電流源40に高電圧が印加されるのを防止する。すなわち、降圧回路36は、適用用途に応じて供給されるポンプ高電圧の電圧レベルが異なる。例えば、この降圧回路36が、MONOSメモリのメモリゲート線電圧を生成する場合、このメモリゲート線電圧Vmgは、最大11Vと成る。この最大電圧から降圧回路36により動作モードに応じた電圧レベルの電圧を生成する。このときに耐圧緩和MOSトランジスタPQ3がなければ、定電流源40に11V−0V=11Vの電圧が印加される可能性がある。このような高電圧の生成時には、耐圧緩和制御信号Vscprを例えば3.5Vに設定すると、定電流源40とMOSトランジスタPQ3の間の接続ノードは、3.5V+MOSトランジスタPQ3のしきい値電圧の絶対値Vthp以上にしかならない。従って、定電流源40に印加される電圧は、11V−(3.5V+Vthp)に緩和される。
By supplying the withstand voltage control signal Vscpr to the gate of the MOS transistor PQ3, a high voltage is prevented from being applied to the constant
耐圧緩和回路53は、定電流源42と出力ノード50の間に接続されかつそのゲートに耐圧制御信号Vscprを受けるPチャネルMOSトランジスタPQ4を含む。MOSトランジスタPQ4は、また、定電流源42からの電流を出力ノード50へ供給する。
Breakdown
ポンプ高電圧Vcpが高電圧のとき、耐圧制御信号Vscprにより、定電流源42と出力ノード50との間に電圧降下を生じさせ、定電流源42のトランジスタのソースドレイン間に高電圧が印加されるのを抑制し定電流源42のトランジスタの耐圧特性を保証する。また、この耐圧緩和回路53により、出力ノード50の電圧をポンプ高電圧Vcpよりも確実に低くして、差動増幅回路44のMOSトランジスタPQ2のゲート−ソース間に高電圧が印加されるのを抑制する。
When the pump high voltage Vcp is high, a voltage drop is caused between the constant
降圧回路36は、さらに、出力ノード50とドライブトランジスタ46の間に接続される耐圧緩和回路(第3の耐圧緩和回路)54と、差動増幅回路44の入出力応答の位相補償を行うミラー補償回路55と、アンプ活性化信号AMPENをインバータ59を介してゲートに受けて選択的に導通するNチャネルMOSトランジスタ60を含む。
The step-
耐圧緩和回路54は、出力ノード50とドライブトランジスタ46の間に接続されかつそのゲートに耐圧制御信号Vcrdを受けるNチャネルMOSトランジスタNQ3を含む。耐圧緩和制御信号Vcrdは、ポンプ高電圧Vcpが例えば11Vの高電圧のときに例えば5.5Vの電圧レベルに設定される。この状態においては、MOSトランジスタNQ3は、ゲート電圧Vcrdからそのしきい値電圧を減算した大きさの電圧を伝達する。これにより、ドライブトランジスタ46のソース−ドレイン間に高電圧が印加されるのを抑制することができる。
Breakdown
インバータ59は、ハイ側電源電圧として、耐圧緩和制御電圧Vcrdを受ける。アンプ活性化信号AMPENは、定電流源40および42を降圧回路36の非活性化時、非導通状態とするため、Hレベルがポンプ高電圧レベルである。インバータ59によりレベル変換を行なって、MOSトランジスタ60のゲート−ソース間に高電圧が印加されるのを回避する。
降圧回路36の非活性状態の時、アンプ活性化信号AMPENは、Lレベルであり、MOSトランジスタ60は、オン状態となる。この状態においては、差動増幅回路44の内部ノード49が接地電圧VSSレベルに設定され、ドライブトランジスタ46がオフ状態となる。定電流源40および42は、非導通状態であり、電流供給は行わない。従って、出力ノード50からの内部電圧の生成動作は停止される。このとき、差動増幅回路44において内部ノード49が接地電圧レベルであり、差動増幅回路44内においてフローティング状態となるノードが存在するのは、回避される(電源ノード41も接地電圧レベルへ駆動される)。
When the step-
また、出力ノード50については、出力ノード50には負荷回路の容量が付随しており、フローティング状態となっても、この負荷回路の容量により安定に電圧が保持される。
As for the
アンプ活性化信号AMPENのHレベルのとき、MOSトランジスタ60がオフ状態となって、前述のように基準電圧Vrefと出力ノード50の電圧との比較結果に応じてドライブトランジスタ46のコンダクタンスの調整が行われる。
When the amplifier activation signal AMPEN is at the H level, the
ミラー補償回路55は、出力ノード50と内部ノード49との間に直列に接続される容量素子Cおよび抵抗素子Rを含む。このミラー補償回路55は、差動増幅回路44の入出力において負帰還を掛けて、差動増幅回路44が発振するのを防止する。すなわち、差動増幅回路44の動作時、出力ノード50の電圧Vcprが変動すると、その電圧変動がミラー補償回路55のミラー容量Cを介して内部ノード49、すなわち、ドライブトランジスタ46のゲート電圧を変化させる。応じて、ドライブトランジスタ46は、出力ノード50の電圧変動を抑制する方向にそのコンダクタンスが調整され、出力ノード50の電圧を安定化する。抵抗素子Rは、ミラー補償回路55において、応答の感度を調整し、瞬間的なノイズ性の電圧変動に対する感度を小さくして、過剰に出力ノード50の電圧変動に対して応答して、出力ノード50にリップルが生じるのを抑制する。
差動増幅回路44が高速動作し、入出力応答において位相反転が生じることがなく、出力ノード50の電圧変動にほぼ追随することができる場合には、このミラー補償回路55は、特に設ける必要がない。
When the
次に、耐圧緩和回路の配置位置について説明する。
(1)定電流源40および42各々と出力電圧線38との間に配置することを考える。定電流源40および42は、各々、PMOSトランジスタを電流源トランジスタとして利用する。この場合、電流源トランジスタのゲート電圧は固定することが可能であるものの、ソース電圧が耐圧緩和回路の挿入により変動する(耐圧緩和MOSトランジスタのチャネル抵抗のばらつきによる)。また、耐圧緩和制御信号Vscprの電圧レベルが動作モードに応じて変動するため、動作モードに応じて電流源トランジスタのゲート−ソース間電圧が変化し、駆動電流量が変化する。このため、差動増幅回路44の駆動電流量を一定として安定に動作させるのが困難となる、また、出力ノード50の供給電流も変動し、出力ノード50からの内部電圧の安定化に要する時間が変動し、高速かつ安定な動作を保証することができなくなる。従って、定電流源40および42とポンプ出力電圧線38との間に耐圧緩和回路を配置するのは好ましくない。
Next, the arrangement position of the withstand voltage relaxation circuit will be described.
(1) Consider that the constant
(2)差動増幅回路44の内部ノードに耐圧緩和回路を配置した場合、差動増幅回路44の内部ノードにおいて電圧降下が生じる。この場合、差動増幅回路44の差動段MOSトランジスタPQ1およびPQ2を安定に動作させるためには、これらのMOSトランジスタPQ1およびPQ2のソース−ドレイン間電圧差を大きくすることができない。従って、出力ノード50の電圧が例えば1Vの低電圧のとき、大きな電流変化をこれらのMOSトランジスタPQ1およびPQ2において生じさせることができず、安定に差動増幅動作により内部電圧を生成することができなくなる。また、MOSトランジスタPQ1およびPQ2のゲート−ソース間電圧が低電圧生成時に大きくなり、耐圧を保証することができなくなる。従って、この差動増幅回路の内部ノードに耐圧緩和回路を配置するのは、好ましくない。
(2) When a withstand voltage relaxation circuit is arranged at the internal node of the
(3)MOSトランジスタNQ1、NQ2およびドライブトランジスタ46との間に耐圧緩和回路を配置する。この場合、差動増幅回路44においてMOSトランジスタNQ1およびNQ2を飽和領域で動作させるために、差動増幅回路44の内部ノード(49)の電圧レベルを高くする必要がある。従って、上記(2)において考察した場合と同様、出力電圧Vcprとして低電圧を安定に生成することができなくなる。
(3) A breakdown voltage reducing circuit is arranged between
ドライブトランジスタ46においても、ゲート−ソース間電圧差が小さくなり、応答速度が低下する。特に、出力ノード50の電圧Vcprが低電圧のとき、ドライブトランジスタ46は、オン状態のときのゲート電圧は、高電圧が出力ノードから出力される場合に比べて高くなる。従って、この場合、出力ノード50から電流を引抜くことができず、低電圧出力時の動作を保証することができない。
Also in the
従って、図5に示すように、耐圧緩和回路を定電流源40と差動増幅回路44の間、定電流源42と出力ノード50の間、および出力ノード50とドライブトランジスタ46の間に配置することにより、低電圧出力および降圧回路の安定性に対する支障を生じさせることなく、出力電圧の広い電圧範囲にわたって降圧回路のトランジスタの耐圧を保証することができる。
Therefore, as shown in FIG. 5, the withstand voltage relaxation circuit is arranged between the constant
以上のように、この発明の実施の形態1に従えば、降圧回路36においては、チャージポンプ回路32の出力電圧線38から動作電源電圧および電流を受け、基準電圧Vrefとの比較に基づいて出力電圧Vcprを生成している。したがって、抵抗分圧回路を利用して、必要な内部電圧を生成する構成に比べて、高抵抗素子が不要となり、回路占有面積が低減される。また、必要な電圧レベルの出力電圧Vcprを、動作モードに応じて生成するだけである。従って、常時、抵抗分圧回路を介して電流を流す必要がなく、消費電流を低減することができる。
As described above, according to the first embodiment of the present invention, the step-
また、耐圧緩和回路を比較回路の動作電源ノードおよび出力ノードにそれぞれ設けており、低電圧の出力を安定に行なうことができ、また、降圧回路のトランジスタの耐圧を保証することができる。 In addition, a breakdown voltage reducing circuit is provided at each of the operation power supply node and the output node of the comparison circuit, so that a low voltage output can be performed stably and the breakdown voltage of the transistor of the step-down circuit can be guaranteed.
[実施の形態2]
図6は、この発明の実施の形態2に従う降圧回路の全体の構成を示す図である。この図6に示す降圧回路は以下の点で、図5に示す降圧回路とその構成が異なる。
[Embodiment 2]
FIG. 6 shows an overall configuration of the step-down circuit according to the second embodiment of the present invention. The step-down circuit shown in FIG. 6 differs from the step-down circuit shown in FIG. 5 in the following points.
すなわち、耐圧緩和回路52において、PチャネルMOSトランジスタPQ3のゲートとソースとの間にPチャネルMOSトランジスタPQ5が接続される。このMOSトランジスタPQ5は、ゲートおよびソースが定電流源40に結合され、ドレインがMOSトランジスタPQ3のゲートに接続される。
That is, in breakdown
耐圧緩和回路53において、MOSトランジスタPQ4のゲートと定電流源42の間にPチャネルMOSトランジスタPQ6が接続される。このMOSトランジスタPQ6は、ゲートおよびソースが定電流源42に接続され、ドレインがMOSトランジスタPQ4のゲートに接続される。
In breakdown
耐圧緩和回路54において、MOSトランジスタNQ3のゲートとドライブトランジスタ46との間にNチャネルMOSトランジスタNQ4が接続される。このMOSトランジスタNQ4は、バックゲート(基板領域)およびソースがMOSトランジスタNQ3のゲートに接続され、そのゲートおよびドレインが、ドライブトランジスタ46とMOSトランジスタNQ3との間の接続ノードに接続される。
In breakdown
この降圧回路36において、さらに、出力ノード50と差動増幅回路44のトランジスタPQ2のゲートの間に耐圧緩和回路62が設けられ、また、ポンプ電圧出力線38と耐圧緩和回路53の間に、PチャネルMOSトランジスタで構成される短絡トランジスタ64が接続される。
In the step-
短絡トランジスタ64は、ゲートに補の短絡指示信号SRTNを受けて、選択的に導通し、導通時、定電流源42を短絡する。耐圧緩和回路62は、並列に接続されるNチャネルMOSトランジスタNQ5およびPチャネルMOSトランジスタPQ7を含む。MOSトランジスタNQ5はゲートに耐圧緩和制御信号Vcrdを受け、MOSトランジスタPQ7は、ゲートに短絡指示信号SRTを受ける。
The short-
この図6に示す降圧回路の他の構成は、図5に示す降圧回路の構成と同じであり、対応する部分には同一参照符号を付し、その詳細説明は省略する。 The other configuration of the step-down circuit shown in FIG. 6 is the same as the configuration of the step-down circuit shown in FIG. 5, and corresponding portions are denoted by the same reference numerals, and detailed description thereof is omitted.
耐圧緩和回路52−54においてダイオード接続されたMOSトランジスタPQ5、PQ6およびNQ4が、設けられているのは以下の理由による。 The reason why the diode-connected MOS transistors PQ5, PQ6, and NQ4 are provided in the breakdown voltage relaxing circuit 52-54 is as follows.
定電流源40および42は、アンプ活性化信号AMPENに従って選択的に活性化される。これらの定電流源40および42は、通常、ゲートに電流制御電圧(定電圧)を受けて一定の電流を流す。定電流源トランジスタのゲート電圧とポンプ出力電圧線36の電圧が等しくなると(例えば降圧回路の非活性化時)、定電流源トランジスタがオフ状態となる。このとき、耐圧緩和回路52および53のMOSトランジスタPQ3およびPQ4のソースノードがフローティング状態となる可能性がある。この場合、フローティングノードの電圧がリーク電流により低下した場合、定電流源40および42において、定電流源トランジスタのソース−ドレイン間に高電圧が印加され、定電流源トランジスタの耐圧が保証することができなくなる。
Constant
MOSトランジスタPQ5は、ダイオードモードで動作し、MOSトランジスタPQ3のソース電圧を耐圧緩和制御電圧Vscprからそのしきい値電圧の絶対値Vthp低い電圧レベルにクランプする。高電圧生成時、耐圧緩和制御電圧Vscprを、3.5Vに設定することより、MOSトランジスタPQ3のソースノードの電圧の下限値を、Vscpr−Vthpに設定することができ、定電流源40のトランジスタの耐圧を保証することができる。これは耐圧緩和回路53においても、同様であり、MOSトランジスタPQ6により、MOSトランジスタPQ4のソース電圧の下限値をVscpr−Vthpの電圧レベルにクランプする。
MOS transistor PQ5 operates in a diode mode, and clamps the source voltage of MOS transistor PQ3 to a voltage level lower than the withstand voltage relaxation control voltage Vscpr to the absolute value Vthp of its threshold voltage. At the time of high voltage generation, by setting the withstand voltage relaxation control voltage Vscpr to 3.5V, the lower limit value of the voltage of the source node of the MOS transistor PQ3 can be set to Vscpr−Vthp, and the transistor of the constant
耐圧緩和回路54においては、ドライブトランジスタ46がオフ状態のとき、ドライブトランジスタ46のドレインノードがフローティング状態となる。このフローティングノードの電圧が、出力ノード50からのリーク電流により上昇し、ドライブトランジスタ46のドレイン−ソース間に高電圧が印加される可能性がある。MOSトランジスタNQ4は、ダイオードモードで動作し、ドライブトランジスタ46のフローティング状態のドレインノードを電圧Vcrd+Vthnの電圧レベルにクランプする。ここで、Vthnは、MOSトランジスタNQ4のしきい値電圧を示す。
In the breakdown
短絡指示信号SRTおよびSRTNは、出力ノード50の電圧Vcprとして、ポンプ高電圧Vcpを降圧することなく出力する場合に利用される。この場合、短絡指示信号SRTがHレベル(ポンプ高電圧Vcpレベル)に設定され、補の短絡指示信号SRTNがLレベルに設定される。まタ、出力電圧Vcprの電圧レベルのフィードバック制御は、この場合、不要であり、アンプ活性化信号AMPENが非活性状態(Lレベル)に設定される。
Short-circuit instruction signals SRT and SRTN are used when outputting pump high voltage Vcp as voltage Vcpr of
この状態においては、耐圧緩和回路62において、MOSトランジスタPQ7がオフ状態となる。MOSトランジスタNQ5は、ゲートに耐圧制御電圧Vcrdを受けており、出力ノード50からMOSトランジスタPQ2のゲートに対して電圧Vcpr−vthnを伝達する。これにより、MOSトランジスタPQ2のゲート−ソース/ドレイン間に高電圧が印加されるのを防止する。差動増幅回路44においては、非活性状態であり、定電流源40からの電流は供給されず、内部ノードは接地電圧レベルに維持され、また、MOSトランジスタ60により、内部ノードのフローティング状態は回避される。
In this state, MOS transistor PQ7 is turned off in breakdown
また、短絡トランジスタ64が導通し、定電流源42を短絡して、出力ノード50ポンプ出力電圧線38からの電圧を出力ノードに伝達する。このとき、耐圧制御電圧scprが、接地電圧レベルに設定されれば、耐圧緩和回路53において、MOSトランジスタPQ4により、定電流源42のトランジスタのソース−ドレイン間電圧は0Vであり、耐圧は保証される。
Further, the short-
耐圧緩和回路54においては、耐圧緩和制御電圧Vcrdを、5.5Vに設定することにより、出力電圧Vcprが11Vであっても、MOSトランジスタNQ3がドライブトランジスタ46のドレイン電圧を電圧Vcrd−vthnの電圧レベルに設定する。従って、ドライブトランジスタ46が、オフ状態であっても、そのドレイン−ソース間電圧を充分に緩和することができる。
In the withstand
ポンプ高電圧Vcpを降圧する場合には、短絡指示信号SRTをLレベルに設定し、補の短絡指示信号SRTNをポンプ高電圧レベルのHレベルに設定する。アンプ活性化信号AMPENの活性化に従って、実施の形態1と同様に降圧動作が行われる。 When lowering pump high voltage Vcp, short circuit instruction signal SRT is set to L level, and complementary short circuit instruction signal SRTN is set to H level of the pump high voltage level. In accordance with the activation of the amplifier activation signal AMPEN, the step-down operation is performed as in the first embodiment.
なお、図5に示す降圧回路においても、図6に示すクランプ用のトランジスタPQ5、PQ6およびNQ4が各耐圧緩和回路52−54に設けても良い。 In the step-down circuit shown in FIG. 5, the clamping transistors PQ5, PQ6, and NQ4 shown in FIG.
以上のように、この発明の実施の形態2に従えば、耐圧緩和回路においてフローティング防止のクランプトランジスタを設けている。従って、電流源のトランジスタおよび電圧引抜き用のドライブトランジスタの耐圧を確実に維持することができる。また、短絡トランジスタを用いて出力ノードとポンプ出力電圧線38とを短絡可能としている。従って、出力ノードの電圧の電圧範囲を拡張することができる。
As described above, according to the second embodiment of the present invention, the clamp transistor for preventing floating is provided in the breakdown voltage relaxing circuit. Therefore, the breakdown voltage of the current source transistor and the voltage extracting drive transistor can be reliably maintained. Further, the output node and the pump
[実施の形態3]
図7は、この発明の実施の形態3に従う降圧回路36の構成を示す図である。この図7に示す降圧回路36は、以下の点で、図5に示す降圧回路36とその構成が異なる。すなわち、図7に示す降圧回路においては、定電流源42に代えて、可変電流源65が用いられる。この可変電流源65の駆動電流を調整するためにセレクタ66が設けられる。
[Embodiment 3]
FIG. 7 shows a structure of step-
この図7に示す降圧回路36の他の構成は図5に示す降圧回路36の構成と同じであり、対応する部分には同一参照符号を付して、その詳細説明は省略する。なお、図7においては、耐圧緩和回路52、53および54においてクランプトランジスタPQ5、PQ6およびNQ4を示しているものの、これらのクランプトランジスタPQ5、PQ6およびNQ4は、実施の形態1と同様に設けられなくても良い。
The other configuration of the step-
セレクタ66が、一例として4ビット選択信号SEL<3:0>に従って可変電流源65の供給電流量を調整する。この4ビット選択信号SEL<3:0>は、動作モードに応じて、それらの論理値が設定される。たとえばシステム立上げ時、電源投入検出信号に従って、この可変電流源65の駆動電流量を大きくして、出力ノード50の電圧Vcprを所定の電圧レベルに高速で設定する。
For example, the
また、各動作モードの開始時においても、これらの可変電流源65の駆動電流量を調整することにより、高速で出力電圧Vcprの電圧レベルを上昇または低下させる。出力電圧Vcprの電圧レベルが安定化すると、4ビット選択信号SEL<3:0>に従って可変電流源65の駆動電流量を小さくすることにより、消費電流を低減する。
Even at the start of each operation mode, the voltage level of the output voltage Vcpr is increased or decreased at high speed by adjusting the drive current amount of these variable
可変電流源65は、スタンバイ時および実際にデータの書込/消去/読出が行なわれる動作サイクルに応じて、その駆動電流量がセレクタ64により、調整されてもよい。
The variable
この選択信号SEL<3:0>は、図4に示す制御回路30から各動作モードに応じて生成される。
This selection signal SEL <3: 0> is generated according to each operation mode from the
図8は、図7に示す可変電流源65およびセレクタ66の構成の一例を示す図である。図8において、可変電流源65は、ポンプ出力電圧線38と内部出力ノード69との間に並列に結合されるPチャネルMOSトランジスタPT0−PT3を含む。内部出力ノード69が、図7に示す耐圧緩和回路53に結合される。
FIG. 8 is a diagram showing an example of the configuration of variable
セレクタ66は、MOSトランジスタそれぞれに対応して設けられるNANDゲートNG0−NG3を含む。NANDゲートNG0−NG3は、それぞれ、選択信号SEL<0>−SEL<3>とアンプ活性化信号AMPENとを受け、それぞれの出力信号を対応のMOSトランジスタPT0−PT3のゲートへ与える。
NANDゲートNG0−NG3は、ハイ側電源電圧としてポンプ高電圧Vcpを受け、ロー側電源電圧として定電圧Vcを受ける。この定電圧により、MOSトランジスタPT01−PT3各々の駆動電流が設定される。これらのMOSトランジスタPT0−PT3は、サイズ(チャネル長とチャネル幅の比)が同一であっても良く、また、1、2、4、および8のように、そのサイズが異なっていても良い。図4に示す制御回路30により、動作モードに応じて選択信号SEL<3:0>の各ビットの論理値を設定する。
NAND gates NG0-NG3 receive pump high voltage Vcp as a high-side power supply voltage and receive constant voltage Vc as a low-side power supply voltage. With this constant voltage, the drive currents of the MOS transistors PT01 to PT3 are set. These MOS transistors PT0 to PT3 may have the same size (ratio of channel length to channel width), or may have different sizes such as 1, 2, 4, and 8. The
アンプ活性化信号AMPENがHレベルの時には、NANDゲートNG0−NG3がインバータとして動作し、4ビット選択信号SEL<3:0>に従ってMOSトランジスタPT0−PT3を選択的に導通状態に設定する。 When amplifier activation signal AMPEN is at the H level, NAND gates NG0-NG3 operate as inverters, and MOS transistors PT0-PT3 are selectively set in a conductive state in accordance with 4-bit selection signals SEL <3: 0>.
アンプ活性化信号AMPENがLレベルの時には、NANDゲートNG0−NG3の出力信号はポンプ高電圧レベルのHレベルであり、MOSトランジスタPT0−PT3がオフ状態となる。 When amplifier activation signal AMPEN is at L level, the output signals of NAND gates NG0 to NG3 are at H level of the pump high voltage level, and MOS transistors PT0 to PT3 are turned off.
以上のように、この発明の実施の形態3に従えば、出力ノードへ供給電流量を変更可能としている。従って、動作モードに応じて、高速で出力電圧を変化させて安定化させることができる。また、出力電圧の安定化後に可変電流源からの供給電流を低減することにより消費電流を低減することができる。また、実施の形態1と同様の効果を得ることができる。
As described above, according to the third embodiment of the present invention, the amount of current supplied to the output node can be changed. Therefore, the output voltage can be changed at high speed and stabilized according to the operation mode. Further, the current consumption can be reduced by reducing the supply current from the variable current source after the output voltage is stabilized. Moreover, the same effect as
[実施の形態4]
図9は、この発明の実施の形態4に従う内部降圧回路36の構成を示す図である。この図9に示す内部降圧回路の構成は、以下の点で図6に示す内部降圧回路とその構成が異なる。すなわち、定電流源42に代えて可変電流源65およびセレクタ66が用いられる。この図9に示す降圧回路の他の構成は、図6に示す降圧回路の構成と同じであり、対応する部分には同一参照符号を付して、その詳細説明は省略する。
[Embodiment 4]
FIG. 9 shows a structure of internal voltage down converting
なお、この図9に示す構成においても、耐圧緩和回路52−54においてクランプ用のトランジスタPQ5、PQ6およびNQ4は、省略されても良い。 In the configuration shown in FIG. 9 as well, clamping transistors PQ5, PQ6, and NQ4 may be omitted in breakdown voltage relaxing circuit 52-54.
この図9に示す降圧回路36の構成においては、出力ノード50から電圧としてポンプ高電圧Vcpを出力する場合、可変電流源65の供給電流を増大させることにより、高速で出力電圧Vcrをポンプ高電圧レベルに駆動することができる。また、実施の形態3と同様、動作モードに応じてセレクタ66の出力信号を調整することにより、高速で安定に所定の電圧レベルの内部電圧を低消費電流で生成することができる。
In the configuration of the step-
なお、図9に示す可変電流源65およびセレクタ66の構成としては、図8に示す構成を利用することができる。
Note that the configuration shown in FIG. 8 can be used as the configuration of the variable
[実施の形態5]
図10は、図3および4に示す制御回路30の構成の一例を、概略的に示す図である。図10において、制御回路30は、電源電圧VCCを動作電源電圧として受け、外部からのコマンドCMDに従って動作モードを検出するモード検出回路70と、モード検出回路70からのモード指示信号に従って耐圧緩和制御信号VscprおよびVcrdを生成する緩和信号発生回路72と、モード検出回路70からのモード検出信号に従って4ビット選択信号SEL<3:0>を生成する駆動電流調整回路74とを含む。
[Embodiment 5]
FIG. 10 schematically shows an example of the configuration of
緩和信号発生回路72は、内部に、電源電圧VCCと異なる電圧レベル(3.5Vおよび5.5V)を生成する回路を含み、動作モードまたはポンプ高電圧の電圧レベルに応じて、これらの緩和緩和制御信号VscprおよびVcrdの電圧レベルを調整する。ポンプ高電圧が、降圧回路のトランジスタの耐圧を超える例えば11Vの電圧レベルのとき、これらの耐圧緩和制御信号VscprおよびVcrdが、それぞれ、3.5Vおよび5.5Vに設定される。ポンプ高電圧が、降圧回路のトランジスタの耐圧(例えば9V)を超えない電圧レベルのとき、耐圧緩和制御信号Vscprが0Vに設定される。この場合、耐圧緩和制御信号Vcrdの電圧レベルは、常時5.5Vの電圧レベルに維持されてもよい。これにより、内部で生成される電圧に対して同一構成の降圧回路を利用して内部電圧を生成することができる(ポンプ回路の生成する電圧レベルを内部で利用される用途に応じて設定する)。
Relaxation
駆動電流調整回路74は、図7に示す可変電流源65が用いられるときに設けられ、動作モードに応じて、4ビット選択信号SEL<3:0>の各ビット値を設定する。電源投入時または動作モード変更時に、内部電圧(出力ノード50の電圧Vcpr)の電圧を高速で上昇させる場合には、選択信号SEL<3:0>により可変電流源65の供給電流量を増大させる。動作モード変更時に、出力電圧Vcrdの電圧レベルを低下させる場合には、この選択信号SEL<3:0>に従って可変電流源65の供給電流量を低下させる。この駆動電流調整回路74は、内部電圧が安定化すると可変電流源65の供給電流量をデフォルト値に設定して、動作時に必要とされる電流を供給して、消費電流を低減する。
The drive
このデフォルト値に設定する場合、動作モード変更時に一定時間経過後に選択信号SEL<3:0>のビット値をデフォルト値に設定しても良い。また、これに代えて、基準電圧Vrefとの比較に基づいて、出力電圧が所望の電圧レベル(基準電圧の電圧レベル)に到達したときに、選択信号SEL<3:0>がデフォルト値に設定されても良い。基準電圧と出力電圧との比較を行う回路の出力信号の論理レベルの変化を検出することにより、出力電圧が基準電圧が規定する電圧レベルに到達したかを検出することができる。例えば、比較回路の出力信号の立上りおよび立下りを検出する回路を利用することにより、出力電圧Vcprが基準電圧が所定値に到達したかを検出することができる。この場合、比較回路として降圧回路内部の差動増幅回路44を利用してもよい。
In the case of setting to this default value, the bit value of the selection signal SEL <3: 0> may be set to the default value after a predetermined time has elapsed when the operation mode is changed. Alternatively, the selection signal SEL <3: 0> is set to a default value when the output voltage reaches a desired voltage level (voltage level of the reference voltage) based on a comparison with the reference voltage Vref. May be. By detecting a change in the logic level of the output signal of the circuit that compares the reference voltage and the output voltage, it is possible to detect whether the output voltage has reached the voltage level defined by the reference voltage. For example, it is possible to detect whether the output voltage Vcpr has reached a predetermined value by using a circuit that detects the rise and fall of the output signal of the comparison circuit. In this case, the
この制御回路30は、さらに、モード検出回路70の出力信号に従ってアンプ活性化信号AMPENおよび短絡指示信号SRT、SRTNを生成する降圧制御回路75を含む。この降圧制御回路75は、可変電流源が設けられている場合、動作モード検出信号に従って、出力電圧Vcprの電圧レベルを高速で上昇させる場合、アンプ活性化信号AMPENを、出力電圧Vcprが安定化するまで非活性状態に維持する。動作モード変更時において、出力電圧Vcprを低下させる場合、アンプ活性化信号AMPENをモード検出に従って出力電圧レベルに拘わらず活性化する。
実施の形態1および2のように可変電流源が設けられていない場合、降圧制御回路75は、モード検出に従ってアンプ活性化信号AMPENを活性化する。モード変更時、基準電圧と出力電圧との比較結果に従って、出力ノードの電圧レベルを調整する。
When the variable current source is not provided as in the first and second embodiments, step-down
降圧制御回路75は、さらに、実施の形態2および4のように短絡トランジスタが設けられている場合、モード検出信号に従って選択的に短絡指示信号SRTおよびSRTNを活性化する。すなわち、降圧制御回路75は、降圧回路の出力電圧Vcprが、ポンプ高電圧Vcpの電圧レベルに等しいか否かに従って、その出力制御信号の電圧レベルを設定する。例えば、出力電圧Vcprとしてたとえば11Vのポンプ高電圧Vcpが利用されるとき(書込モード時)、アンプ活性化信号ANPENはLレベル、短絡指示信号SRTENがLレベル、短絡指示信号SRTをHレベルに設定する。これにより、差動増幅回路44の比較動作を停止させ、短絡トランジスタ(64)を導通状態として、出力ノード50に、ポンプ高電圧Vcpを伝達することができる。
Further, step-down
この図10に示す制御回路30を利用することにより、ポンプ高電圧の電圧レベルに拘わらず降圧回路のトランジスタの耐圧緩和を行なうことができ、回路動作の安定性を保証することができる。また、可変電流源が設けられている場合、可変電流源の電流量を調整することにより、高速で出力電圧を所定の電圧レベルに駆動することができ、内部動作開始タイミングを早くすることができる。また、出力電圧が、動作モードに応じて所定の電圧レベルに上昇した後に可変電流源の供給電流量を低減することにより、消費電流を低減することができる。
By using the
図11は、図4に示す基準電圧発生回路34の構成の一例を示す図である。図11において、基準電圧発生回路34は、電源電圧VCCを供給する電源ノードに並列に結合されるPチャネルMOSトランジスタPTR0−PTRkと、これらのMOSトランジスタPTR0−PTRkからの供給電流を受けるNチャネルMOSトランジスタNTR1と、MOSトランジスタNTR1とカレントミラー回路を構成するNチャネルMOSトランジスタNTR2を含む。
FIG. 11 is a diagram showing an example of the configuration of reference
MOSトランジスタPTR0−PTRkは、それぞれのゲートに、活性制御信号ZEN0−ZENkを受ける。活性制御信号ZEN0−ZENkは、動作モードに応じて図4に示す制御回路(30)の制御の元にそれぞれの電圧レベル(論理レベル)が設定される。 MOS transistors PTR0-PTRk receive activation control signals ZEN0-ZENk at their gates. The activation control signals ZEN0 to ZENk are set to respective voltage levels (logic levels) under the control of the control circuit (30) shown in FIG. 4 according to the operation mode.
MOSトランジスタNTR1は、そのゲートおよびドレインが相互接続されて、MOSトランジスタPTR0−PTRkからの供給電流を電圧に変換する。MOSトランジスタNTR2は、このMOSトランジスタNTR1を流れる電流のミラー電流を流す。ミラー比が1であれば、MOSトランジスタNTR1およびNTR2に同じ大きさの電流が流れる。 MOS transistor NTR1 has its gate and drain interconnected to convert the supply current from MOS transistors PTR0 to PTRk into a voltage. MOS transistor NTR2 passes a mirror current of the current flowing through MOS transistor NTR1. If the mirror ratio is 1, the same current flows through the MOS transistors NTR1 and NTR2.
基準電圧発生回路34は、さらに、電源電圧VCCよりも高い高電圧Vpを生成するポンプ回路76と、ポンプ回路76の出力ノードとMOSトランジスタNTR2の間に接続されるPチャネルMOSトランジスタPTRmと、ポンプ回路76の出力ノードと基準電圧出力ノード78の間に接続されるPチャネルMOSトランジスタPTRnと、基準電圧出力ノード78と接地ノードの間に接続される抵抗素子RZを含む。
Reference
MOSトランジスタPTRmはゲートおよびドレインが相互接続される。したがって、MOSトランジスタPTRmおよびPTRnによりカレントミラー段が構成され、このMOSトランジスタPTRmを介して流れる電流のミラー電流が、MOSトランジスタPTRnを介して流れる。ミラー比が1であれば、MOSトランジスタPTRmおよびPTnに同じ大きさの電流Iが流れる。 MOS transistor PTRm has a gate and a drain connected to each other. Therefore, a current mirror stage is formed by MOS transistors PTRm and PTRn, and a mirror current of a current flowing through MOS transistor PTRm flows through MOS transistor PTRn. If the mirror ratio is 1, the same current I flows through the MOS transistors PTRm and PTn.
図11に示す基準電圧発生回路34の構成において、活性制御信号ZEN0−ZENkを動作モードに応じてそれぞれの電圧レベルを設定する。これにより、MOSトランジスタNTR1へ供給される電流を設定することができ、応じて、MOSトランジスタNTR2およびPTRmを介して流れるミラー電流量を調整することができる。したがって、基準電圧出力ノード78からの基準電圧Vrefの電圧レベルは、抵抗素子RZの抵抗値RZとMOSトランジスタPTRnを介して供給される電流Iの積I・RZにより設定される。したがって、抵抗素子RZを1つ用いても、この電流Iの電流値を調整することにより、基準電圧Vrefの電圧レベルを、例えば、1Vから6.3Vの範囲で調整することが可能となる。
In the configuration of reference
MOSトランジスタPTR0−PTRkは、それぞれのサイズ(チャネル幅とチャネル長の比)が同じであってもよく、また、1倍、2倍、4倍、…のようにそのサイズ比が異なり、電流駆動量が異なる構成であってもよい。MOSトランジスタPTR0−PTRkの供給する電流のステップ値に応じて、基準電圧Vrefの電圧レベルを変更することができる。 The MOS transistors PTR0 to PTRk may have the same size (ratio of channel width to channel length), and have different size ratios such as 1 time, 2 times, 4 times,. A different amount may be used. The voltage level of the reference voltage Vref can be changed according to the step value of the current supplied from the MOS transistors PTR0 to PTRk.
基準電圧発生回路34においては、基準電圧Vrefは、単に図5以降に示す降圧回路内の差動増幅回路44のMOSトランジスタPQ1のゲート電圧を設定することが、要求されるだけである。MOSトランジスタPQ1のゲート容量は小さく、また、MOSトランジスタPQ1のゲートの入力インピーダンスは、ハイインピーダンスである。従って、基準電圧発生回路34の駆動電流量は十分小さくすることができ、消費電流は十分に抑制される。また、抵抗素子RZを1つ用いるだけであり、そのレイアウト面積は十分小さくすることができる。
In reference
ポンプ回路76は、一例として、基準電圧発生回路34に対して専用に設けられる。基準電圧のVrefの駆動電流量小さいため、ポンプ回路76のポンプ電流駆動力は、十分小さくすることができる。また、基準電圧Vrefの最大電圧(例えば6.3V)を生成することができればよく、ポンプ回路76のレイアウト面積も十分小さくすることができる(素子サイズおよび容量素子のサイズは小さくすることができる)。このポンプ回路76として、図4に示すチャージポンプ回路32が用いられても良い。
As an example, the
基準電圧発生回路34において、MOSトランジスタPTRnを介して流れる電流Iが小さくても、抵抗素子RZの抵抗値が十分大きければ、電流Iの小さな変化により、基準電圧Vrefの電圧変化を大きくすることができる。また、抵抗素子RZの抵抗値を充分大きくすることにより、このポンプ回路76の消費電流は、充分に小さくすることができる。
In the reference
また、出力電圧Vcprがポンプ高電圧Vcp電圧レベルのときには、基準電圧発生回路34において、活性制御信号ZEN0−ZENkを、すべてHレベルに設定するとともにポンプ回路76のポンプ動作を停止させる。これにより、基準電圧発生動作を停止させることができ、消費電流を低減することができる。
When output voltage Vcpr is at pump high voltage Vcp voltage level, reference
また、スタンバイ状態時などにおいて、活性制御信号ZEN0−ZENkをすべてHレベルに設定するとともにポンプ回路76のポンプ動作を停止させてもよい。
Further, in the standby state or the like, all the activation control signals ZEN0 to ZENk may be set to the H level and the pump operation of the
図12は、図3に示す内部電圧発生回路28の構成を概略的に示す図である。図8において、内部電圧発生回路80(28)は、内部で利用される電圧に対応して、コントロールゲート電圧発生回路82と、メモリセルゲート電圧発生回路84と、ビット線電圧発生回路86と、ソース線電圧発生回路88とを含む。
FIG. 12 schematically shows a structure of internal
コントロールゲート電圧発生回路82は、コントロールゲート線に伝達されるコントロールゲート電圧Vcgを生成する。コントロールゲート線は、メモリセルの選択トランジスタのコントロールゲートが接続される。書込および消去モード時には、選択時に例えば1Vに設定され、読出モード時には、電源電圧レベルまたはそれよりも高い3.5Vに設定される。
Control gate
メモリセルゲート電圧発生回路84は、メモリゲート線Vmgに伝達されるメモリゲート電圧Vmgを伝達する。メモリゲート線には、メモリセルトランジスタのゲートが接続される。書込時において選択電圧として11V、非選択電圧として3.5Vが利用される。読出時には、選択電圧として消去状態および書込状態のしきい値電圧の中間の電圧レベルの電圧が生成される。非選択電圧は、消去状態のしきい値電圧以下の電圧である。消去状態のしきい値電圧が負の値、すなわちメモリセルが過消去状態に設定される構成の場合には、読出時にはメモリゲート電圧Vmgは、選択/非選択に拘わらず接地電圧レベルに維持されても良い。消去時のメモリゲート電圧Vmgの選択電圧レベルは負電圧であり、これは別に設けられる負の高電圧を生成するチャージポンプ回路を利用して生成される。
Memory cell gate
ビット線電圧発生回路86は、ビット線に伝達されるビット線電圧Vblを生成する。このビット線電圧Vmgは、書込時および消去時において、非選択列のビット線電圧は、1.5Vでありおよび選択列のビット線電圧は、0.8Vである。また、読出時においてはビット線には読出電流を伝達するためのビット線読出電圧が伝達される。このビット線読出電圧は、読出時のコントロールゲート電圧よりも低い電圧レベルである。
Bit line
ソース線電圧発生回路88は、ソース線に伝達されるソース線電圧Vsを伝達する。ソース線電圧Vsは、書込および消去時において、選択ブロックにおいては5V、非選択ブロックにおいては、1.5Vまたは接地電圧レベルである。書込および消去単位のブロックの構成に応じて、非選択時のソース線電圧Vsの電圧レベルが設定される。読出時には、ソース線電圧Vsは接地電圧レベルに維持される。なお、選択電圧および非選択電圧を対応の信号線に伝達する場合、そのドライバ(たとえばビット線ドライバ)のハイ側電源ノードおよびロー側電源ノードにそれぞれ選択電圧および非選択電圧またはその逆を伝達する。
Source line
図12に示すように、各内部電圧ごとに、選択電圧レベルおよび非選択電圧レベルを設定することにより、各回路ごとに、動作モードに応じて必要とされる電圧を生成することができる。 As shown in FIG. 12, by setting a selection voltage level and a non-selection voltage level for each internal voltage, a voltage required according to the operation mode can be generated for each circuit.
また、これらの電圧発生回路82、84、86および88は、その内部構成は、先の実施の形態1から4に示す構成と同じであり、それぞれ同一構成を有する。実施の形態1から4に示す降圧回路および図11に一例として示す基準電圧発生回路を1つのモジュールを、動作特性が保証されたライブラリとして登録する。各電圧発生回路82、84、86および88をこの登録モジュールを利用して構成する。これにより、動作特性が保証された小占有面積の内部電圧生成回路を容易に生成することができる。また、不揮発性メモリの内部構成の拡張時に、メモリブロック数が増大する場合にも、これらの内部電圧発生回路(内部降圧回路)を各メモリブロックに対して配置することにより、メモリ拡張に対応して内部電圧発生回路を拡張する場合にも、容易に対応することができる。
In addition, these
なお、上述の説明においては、ポンプ高電圧を生成するチャージポンプ回路もそれぞれ内部電圧に応じて設けられるように示す。しかしながら、ポンプ高電圧を生成するチャージポンプ回路が複数の内部電圧に対して共通に設けられ、各内部電圧に対応して降圧回路が配置される構成が用いられても良い。共通のチャージポンプ回路からのポンプ高電圧にしたがって、それぞれ基準電圧に従って降圧回路により、各内部電圧を生成する。 In the above description, the charge pump circuit that generates the pump high voltage is also provided according to the internal voltage. However, a configuration in which a charge pump circuit that generates a pump high voltage is provided in common for a plurality of internal voltages, and a step-down circuit is arranged corresponding to each internal voltage may be used. According to the pump high voltage from the common charge pump circuit, each internal voltage is generated by the step-down circuit according to the reference voltage.
また、上述の実施の形態においては、電源電圧VCCよりも高いポンプ高電圧Vcpを生成している。しかしながら、この内部電圧発生回路は、負の高電圧を生成する回路であってもよい。実施の形態1から4に示す降圧回路において、トランジスタの極性を反対とし、また電源ノードの電圧極性を反対にすることにより、負の高電圧を生成する内部電圧発生回路の降圧回路の構成は容易に実現される。 In the above-described embodiment, the pump high voltage Vcp higher than the power supply voltage VCC is generated. However, the internal voltage generation circuit may be a circuit that generates a negative high voltage. In the step-down circuit shown in the first to fourth embodiments, the structure of the step-down circuit of the internal voltage generation circuit that generates a negative high voltage is easy by making the polarity of the transistor opposite and the voltage polarity of the power supply node reversed. To be realized.
さらに、不揮発性メモリとしては、MONOS型メモリを示している。しかしながら、この発明に従う内部電圧発生回路の構成は、フローティングゲートの蓄積電荷量に応じてデータを記憶する不揮発性メモリに対しても適用することができる。 Further, a MONOS type memory is shown as the nonvolatile memory. However, the configuration of the internal voltage generation circuit according to the present invention can also be applied to a nonvolatile memory that stores data in accordance with the amount of charge accumulated in the floating gate.
この発明は、一般に、内部で複数種類の内部電圧を利用する半導体回路装置に対して適用することにより、低消費電流かつ低占有面積の内部電圧発生回路を実現することができる。特に、書込/消去等において高電圧を必要とする不揮発性メモリに、この発明に従う内部電圧発生回路を適用することにより、耐圧を保証しつつ低消費電流かつ低占有面積の内部電圧発生回路を実現することができる。また、この発明に従う不揮発性メモリを搭載するシステム・オン・チップ(SOC)などの用途に適用することにより、システムの消費電流およびレイアウト面積を低減することができる。 In general, the present invention can be applied to a semiconductor circuit device that uses a plurality of types of internal voltages internally, thereby realizing an internal voltage generating circuit with low current consumption and a low occupied area. In particular, by applying the internal voltage generation circuit according to the present invention to a non-volatile memory that requires a high voltage in programming / erasing, etc., an internal voltage generation circuit having a low current consumption and a low occupation area while guaranteeing a withstand voltage can be obtained. Can be realized. In addition, the current consumption and layout area of the system can be reduced by applying to a use such as a system on chip (SOC) in which the nonvolatile memory according to the present invention is mounted.
なお、これまでの説明においては、内部電圧発生回路28(80)は、不揮発性メモリ内に設けられるように示している。しかしながら、SOCなどのように、1つの半導体チップ上に、複数のメモリおよびロジックが集積化される場合、この内部電圧発生回路(28,80)は、不揮発性メモリ4のブロック(マクロ)の外部に配置されてもよい。この場合、内部電圧発生回路を1つのマクロとしてチップ上に配置する。 In the description so far, the internal voltage generation circuit 28 (80) is shown to be provided in the nonvolatile memory. However, when a plurality of memories and logic are integrated on one semiconductor chip, such as SOC, this internal voltage generation circuit (28, 80) is external to the block (macro) of the nonvolatile memory 4. May be arranged. In this case, the internal voltage generation circuit is arranged on the chip as one macro.
1 半導体集積回路装置、4 不揮発性メモリ、MC メモリセル、ST 選択トランジスタ、MT メモリセルトランジスタ、20 メモリセルアレイ、22 行選択駆動回路、24 ソース線選択駆動回路、26 ビット線選択駆動回路、28,28A 内部電圧発生回路、30 制御回路、32 チャージポンプ回路、34 基準電圧発生回路、36 降圧回路、40,42 定電流源、44 差動増幅回路、46 ドライブトランジスタ、52,53,54 耐圧緩和回路、PQ1−PQ6 PチャネルMOSトランジスタ、NQ1−NQ4 NチャネルMOSトランジスタ、59 インバータ、60 NチャネルMOSトランジスタ、64 短絡用MOSトランジスタ、65 可変電流源、66 セレクタ、70 モード検出回路、72 緩和信号発生回路、74 駆動電流調整回路、75 降圧制御回路、76 ポンプ回路、80 内部電圧発生回路、82 コントロールゲート電圧発生回路、84 メモリセルゲート電圧発生回路、86 ビット線電圧発生回路、88 ソース線電圧発生回路。
DESCRIPTION OF
Claims (5)
前記ポンプ回路の電圧出力線に結合され、前記ポンプ回路の電圧出力線と出力ノードとの間に電流を流す第1の電流源、
動作モードに応じて電圧レベルが設定される基準電圧を発生する基準電圧発生回路、
動作時、前記基準電圧発生回路からの基準電圧と前記出力ノードの電圧とを比較し、該比較結果に応じた信号を生成する比較回路、
前記比較回路の出力信号に従って前記出力ノードと参照電位ノードとの間に電流を流すドライバ素子、
前記ポンプ回路の電圧出力線と前記比較回路との間に結合され、前記比較回路の動作電流を流す第2の電流源、
前記第1の電流源と前記出力ノードとの間に接続され、前記第1の電流源と前記出力ノードとの間に電圧差を生じさせて前記第1の電流源に印加される電圧を緩和する第1の耐圧緩和回路、
前記第2の電流源と前記比較回路との間に接続され、前記第2の電流源と前記比較回路との間に電圧差を生じさせて前記比較回路の構成要素に印加される電圧を緩和する第2の耐圧緩和回路、および
前記出力モードと前記ドライブ素子との間に接続され、前記ドライブ素子に印加される電圧を緩和する第3の耐圧緩和回路を備える、内部電圧発生回路。 A pump circuit that generates a boosted voltage on the voltage output line by pump operation;
A first current source coupled to a voltage output line of the pump circuit and for passing a current between the voltage output line of the pump circuit and an output node;
A reference voltage generation circuit for generating a reference voltage whose voltage level is set according to the operation mode;
In operation, a comparison circuit that compares the reference voltage from the reference voltage generation circuit with the voltage of the output node, and generates a signal according to the comparison result;
A driver element for passing a current between the output node and a reference potential node in accordance with an output signal of the comparison circuit;
A second current source coupled between the voltage output line of the pump circuit and the comparison circuit, for flowing an operating current of the comparison circuit;
The voltage applied between the first current source and the output node is relaxed by causing a voltage difference between the first current source and the output node. A first withstand voltage relaxation circuit,
Connected between the second current source and the comparison circuit, and creates a voltage difference between the second current source and the comparison circuit, thereby relaxing the voltage applied to the components of the comparison circuit. An internal voltage generation circuit comprising: a second withstand voltage mitigating circuit; and a third withstand voltage mitigating circuit that is connected between the output mode and the drive element and that relaxes a voltage applied to the drive element.
前記内部電圧発生回路は、さらに、
短絡指示信号に従って、前記ポンプ回路の電圧出力線と前記出力ノードとを電気的に短絡する第1の短絡素子と、
前記前記短絡指示信号に従って前記第1の短絡素子と相補的に導通し、導通時、前記出力ノードと前記第2の比較入力ノードとを電気的に結合する第2の短絡素子と、
前記出力ノードと前記第2の比較入力ノードとの間に接続され、前記出力ノードと前記第2の比較入力ノードとの間に電圧差を生じさせる耐圧緩和素子とをさらに備える、請求項1記載の内部電圧発生回路。 The comparison circuit has a first comparison input for receiving the reference voltage and a second comparison input node coupled to the output node;
The internal voltage generation circuit further includes:
A first short-circuit element that electrically short-circuits the voltage output line of the pump circuit and the output node according to a short-circuit instruction signal;
A second short-circuit element that conducts complementarily with the first short-circuit element in accordance with the short-circuit instruction signal and electrically couples the output node and the second comparison input node when conducting;
2. The breakdown voltage reducing element connected between the output node and the second comparison input node, and generating a voltage difference between the output node and the second comparison input node. Internal voltage generator circuit.
前記内部電圧発生回路は、さらに、動作モードに従って前記可変電流源の供給電流量を設定するセレクタをさらに備える、請求項1または2に記載の内部電圧発生回路。 The first current source is a variable current source capable of changing a drive current amount,
The internal voltage generation circuit according to claim 1, further comprising a selector that sets a supply current amount of the variable current source according to an operation mode.
前記第2の耐圧緩和回路は、前記第2の電流源と前記出力ノードとの間に接続され、ゲートに前記第1の耐圧制御信号を受ける第1導電型の第2のトランジスタを備え、
前記第3の耐圧緩和回路は、前記出力ノードと前記ドライブ素子との間に接続され、ゲートに第2の耐圧制御信号を受ける第2導電型の第3のトランジスタを備える、請求項1から3のいずれかに記載の内部電圧発生回路。 The first breakdown voltage reduction circuit includes a first conductivity type first transistor connected between the first current source and a power supply node of the comparison circuit and receiving a first breakdown voltage control signal at a gate. ,
The second breakdown voltage relaxation circuit includes a second transistor of a first conductivity type that is connected between the second current source and the output node and receives the first breakdown voltage control signal at a gate.
The third breakdown voltage mitigating circuit includes a second conductivity type third transistor connected between the output node and the drive element and receiving a second breakdown voltage control signal at a gate. An internal voltage generation circuit according to any one of the above.
前記第2の耐圧緩和回路は、さらに、前記第2のトランジスタと前記第2の電流源の間の接続ノードの電圧をクランプする第2のクランプ素子を備え、
前記第3の耐圧緩和回路は、さらに、前記第3のトランジスタと前記ドライブ素子の間の接続ノードの電圧をクランプする第3のクランプ素子を備える、請求項4記載の内部電圧発生回路。 The first withstand voltage relaxation circuit further includes a first clamp element that clamps a voltage at a connection node between the first transistor and the first current source,
The second breakdown voltage relaxation circuit further includes a second clamp element that clamps a voltage at a connection node between the second transistor and the second current source,
5. The internal voltage generation circuit according to claim 4, wherein the third breakdown voltage relaxation circuit further includes a third clamp element that clamps a voltage at a connection node between the third transistor and the drive element.
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