JP2008217577A - Internal voltage generation circuit - Google Patents
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Abstract
Description
この発明は、内部電圧発生回路に関し、特に、ポンプ動作により昇圧電圧を発生するポンプ回路からの電圧に従って所望の電圧レベルの内部電圧を生成する回路の構成に関する。より特定的には、この発明は、小面積かつ低消費電力で所望の電圧レベルの内部電圧を生成する内部電圧発生回路の構成に関する。 The present invention relates to an internal voltage generation circuit, and more particularly to a configuration of a circuit that generates an internal voltage of a desired voltage level in accordance with a voltage from a pump circuit that generates a boosted voltage by a pump operation. More specifically, the present invention relates to a configuration of an internal voltage generation circuit that generates an internal voltage of a desired voltage level with a small area and low power consumption.
半導体装置においては、電源電圧および接地電圧と異なる電圧レベルの電圧が用いられることが多い。このような電圧は、装置外部から供給する場合、半導体装置の端子数が増大し、または外部信号線の充放電電流により消費電流が増大するという問題が生じる。したがって、半導体装置内部で、必要な電圧レベルの電圧を生成する。このような内部電圧を発生する回路としては、容量素子のチャージポンプ動作を利用するポンプ回路が広く用いられる。 In semiconductor devices, a voltage level different from the power supply voltage and the ground voltage is often used. When such a voltage is supplied from the outside of the device, there is a problem that the number of terminals of the semiconductor device increases or the consumption current increases due to the charge / discharge current of the external signal line. Therefore, a voltage of a necessary voltage level is generated inside the semiconductor device. As a circuit for generating such an internal voltage, a pump circuit using a charge pump operation of a capacitive element is widely used.
不揮発性半導体記憶装置において、このポンプ回路を用いて必要な内部電圧を生成する構成が、特許文献１（特開２００６−１８５５３０号公報）に示されている。この特許文献１においては、チャージポンプ回路の段数を動作モードに応じて変更する。また、動作モードに応じてチャージポンプ回路のポンプ段を並列接続することにより、電流駆動力を大きくする。この特許文献１は、複数のマクロに共通に１つの電源回路を設け、動作モードに応じて、この電源回路に含まれるチャージポンプ回路の段数および電流駆動力を調整することを図る。電源回路をメモリブロック（マクロ）ごとに設けた場合、電源回路の数が増大し、応じて占有面積が増大するという問題を解消することを図る。
In a nonvolatile semiconductor memory device, a configuration for generating a necessary internal voltage using this pump circuit is shown in Japanese Patent Application Laid-Open No. 2006-185530. In
また液晶駆動回路によりデータ線およびソース線を駆動する場合の電圧を、チャージポンプ回路により生成する構成が、特許文献２（特開２００６−２０１８０７号公報）に示される。この特許文献２に示される構成においては、内部電圧それぞれに対応して昇圧回路を設け、高速応答および低消費電流が要求される電圧を、それぞれ異なるチャージポンプ回路で生成する。安定性が要求される電圧は、外部からの電圧を利用する。
Further, Japanese Patent Application Laid-Open No. 2006-201807 discloses a configuration in which a voltage when driving a data line and a source line by a liquid crystal driving circuit is generated by a charge pump circuit. In the configuration shown in
この特許文献２は、従来技術として、チャージポンプ回路の出力電圧を抵抗で分圧して、オペアンプでインピーダンス変換を行なって高電圧ＶＨおよび低電圧ＶＬを生成する場合、データ線駆動時に無効電流が抵抗分圧回路において流れ、インピーダンス変換用のオペアンプにおいて無駄な電流が消費される問題を、解消することを図る。
In
また、電源電圧から必要な電圧レベルの内部電圧を生成する内部電圧生成回路が、特許文献３（特開２００４−１３３９５４号公報）に示されている。この特許文献３においては、電源線から出力ノードへ定電流源を介して電流を供給する。この出力ノードの電圧と基準電圧とを比較し、その比較結果に従って出力ノードから電流を引抜く。出力ノードの電圧レベルを、基準電圧が決定する電圧レベルに維持する。
An internal voltage generation circuit that generates an internal voltage of a necessary voltage level from a power supply voltage is disclosed in Patent Document 3 (Japanese Patent Laid-Open No. 2004-133554). In
また、定電流を利用して高電圧を発生する回路のトランジスタの耐圧特性を保証する構成が、特許文献４（特開２００５−２２２３０１号公報）に示されている。この特許文献４においては、負荷と接地ノードの間に高耐圧ＭＯＳトランジスタおよび低耐圧ＭＯＳトランジスタを直列に接続する。高耐圧ＭＯＳトランジスタを負荷側に接続する。これらのＭＯＳトランジスタは、デプレショントランジスタであり、それぞれのゲートが接地ノードに接続される。高耐圧ＭＯＳトランジスタのしきい値電圧の絶対値は、低耐圧ＭＯＳトランジスタのしきい値電圧の絶対値よりも大きくされる。負荷に対しては電源ノードから動作電源電圧および電流が供給される。ＭＯＳトランジスタにより定電流を負荷から引抜く。低耐圧ＭＯＳトランジスタのドレイン−ソース電圧に対して、高耐圧ＭＯＳトランジスタおよび低耐圧ＭＯＳトランジスタのドレイン電流が、相反的に変化する。この定電流回路の動作点は、これらのＭＯＳトランジスタを流れる電流が一致する点である。この場合、低耐圧ＭＯＳトランジスタのドレイン−ソース間耐圧としては、高耐圧ＭＯＳトランジスタのしきい値電圧の絶対値以上の値が要求されるだけである。 A configuration that guarantees the breakdown voltage characteristics of a transistor in a circuit that generates a high voltage using a constant current is disclosed in Patent Document 4 (Japanese Patent Laid-Open No. 2005-222301). In Patent Document 4, a high voltage MOS transistor and a low voltage MOS transistor are connected in series between a load and a ground node. A high voltage MOS transistor is connected to the load side. These MOS transistors are depletion transistors, and their gates are connected to the ground node. The absolute value of the threshold voltage of the high voltage MOS transistor is made larger than the absolute value of the threshold voltage of the low voltage MOS transistor. An operating power supply voltage and current are supplied from the power supply node to the load. A constant current is extracted from the load by the MOS transistor. The drain currents of the high voltage MOS transistor and the low voltage MOS transistor change reciprocally with respect to the drain-source voltage of the low voltage MOS transistor. The operating point of this constant current circuit is that the currents flowing through these MOS transistors coincide. In this case, the drain-source breakdown voltage of the low breakdown voltage MOS transistor is only required to be equal to or greater than the absolute value of the threshold voltage of the high breakdown voltage MOS transistor.
この特許文献４は、高耐圧ＭＯＳトランジスタのしきい値電圧により、低耐圧ＭＯＳトランジスタに印加される電圧の上限値を制限して、低耐圧ＭＯＳトランジスタの耐圧を保証する。また、低耐圧ＭＯＳトランジスタを利用して、電流値を設定することにより、安定性を改善することを図る。また、負荷側ノードを電源ノードとして利用することにより、この定電流回路の動作電源電圧範囲を、低耐圧ＭＯＳトランジスタのしきい値電圧の絶対値まで拡張して、電源電圧の変動時においても安定に定電流を生成することを図る。
特許文献１においては、複数のメモリブロックに共通に電源回路を設け、動作モードに応じて、電源回路に含まれるチャージポンプの段数を変更する。チャージポンプ回路の段数を多くすることにより、昇圧電圧の電圧レベルを高くし、書込および消去に必要な電圧を生成する。この書込および消去は、メモリブロック単位で実行する。一方、データ読出時においては、チャージポンプ段数を低減しかつ並列に接続することにより、複数のメモリブロックに対して、読出電圧を安定に供給することを図る。この電流駆動力調整時においては、消去および書込時には中速のポンプクロック信号を供給し、読出時には、高速のクロック信号を供給する。スタンバイ時には、低速のクロック信号を供給して、スタンバイ時の消費電流を低減する。しかしながら、この特許文献１においては、チャージポンプ回路の出力電圧そのものを書込、消去および読出に利用する構成が示されているだけであり、このチャージポンプ回路の出力電圧から、さらに、所望の電圧レベルの内部電圧を生成する構成については何ら考慮していない。また、高電圧発生時のトランジスタの耐圧については、何ら考慮していない。
In
特許文献２は、液晶ドライバであり、内部で必要とされるデータ線駆動電圧を、それぞれ専用のチャージポンプ回路を用いて生成している。これにより、抵抗分圧回路を利用する場合の消費電力を低減することを図る。しかしながら、この特許文献２においては、内部電圧それぞれに、専用のチャージポンプ回路を設けているだけであり、共通のチャージポンプ回路の出力電圧から複数の電圧レベルの内部電圧を生成する構成については考慮していない。また、チャージポンプ動作停止時において残留電荷を高速で放電するための回路構成が特許文献２においては示されているものの、この高電圧発生時における、内部電圧生成部の耐圧については何ら考察されていない。
この特許文献２は、抵抗分圧回路により高電圧を複数の電圧レベルに分圧して、必要とされる内部電圧を選択する構成の場合、回路面積および消費電流が大きくなるという問題を解決することを図る。しかしながら、必要とされる内部電圧レベルに対応してポンプ回路を設ける場合、回路占有面積が増大するという問題が、依然解消されない。
This
特許文献３は、電源線から定電流を供給し、内部電圧と基準電圧との差に応じて出力ノードから電流を引抜いて内部電圧を生成する。この内部電圧は、電源電圧よりも低い電圧レベルである。特許文献３は、電源電圧よりも高い電圧を生成する回路構成については何ら考慮していない。
In
特許文献４は、耐圧特性を劣化させることなく、定電流回路の動作電圧範囲を拡張することを図る。この特許文献４は、定電流を引抜くデプレション型トランジスタの耐圧を保証するために、高耐圧トランジスタを低耐圧トランジスタに直列に接続している。生成される内部電圧（定電流回路の動作電源電圧）は、電源電圧よりも低い電圧である。特許文献４は、電源電圧よりも高い電圧を安定に生成することについては、考慮していない。また、定電流を生成しているものの、単に負荷を流れる電流を一定とする定電流源を示しているだけであり、この定電流をどのように利用するかについては、具体的に示していない。「負荷」は、トランジスタ、ダイオード、信号線およびこれらの組合わせによる各種回路を示すとされているだけである。 Patent Document 4 aims to extend the operating voltage range of the constant current circuit without degrading the withstand voltage characteristics. In Patent Document 4, a high voltage transistor is connected in series to a low voltage transistor in order to guarantee the breakdown voltage of a depletion type transistor that draws a constant current. The generated internal voltage (the operating power supply voltage of the constant current circuit) is a voltage lower than the power supply voltage. Patent Document 4 does not consider the stable generation of a voltage higher than the power supply voltage. In addition, although a constant current is generated, only a constant current source that keeps the current flowing through the load constant is shown, and it is not specifically shown how to use this constant current. . “Load” is merely meant to indicate various circuits including transistors, diodes, signal lines, and combinations thereof.
それゆえ、この発明の目的は、チャージポンプ回路の出力電圧レベルに依存することなく、安定に低消費電流かつ低占有面積で、内部電圧を生成することのできる内部電圧発生回路を提供することである。 SUMMARY OF THE INVENTION Therefore, an object of the present invention is to provide an internal voltage generation circuit capable of stably generating an internal voltage with a low current consumption and a small occupied area without depending on the output voltage level of the charge pump circuit. is there.
この発明に係る内部電圧発生回路は、要約すれば、チャージポンプ回路の出力と内部電圧出力ノードとの間に電流源を設け、内部電圧出力ノードとポンプ回路の出力ノードとの間に電流を流すとともに、この内部電圧出力ノードの電圧レベルと基準電圧との比較結果に基づいて、出力ノードと参照ノードの間に接続されるドライブ素子のコンダクタンスを調整する。基準電圧は、動作モードに応じて、その電圧レベルが設定される。電流源、ドライブ素子、および比較回路に対して、印加電圧を緩和する耐圧緩和回路を設ける。 In summary, the internal voltage generation circuit according to the present invention provides a current source between the output of the charge pump circuit and the internal voltage output node, and allows a current to flow between the internal voltage output node and the output node of the pump circuit. At the same time, the conductance of the drive element connected between the output node and the reference node is adjusted based on the comparison result between the voltage level of the internal voltage output node and the reference voltage. The voltage level of the reference voltage is set according to the operation mode. A withstand voltage relaxation circuit that relaxes the applied voltage is provided for the current source, the drive element, and the comparison circuit.
すなわち、この発明の一実施の形態に従えば、内部電圧発生回路は、ポンプ動作により昇圧電圧を生成するポンプ回路と、ポンプ回路の出力と内部電圧出力ノードとの間に結合され、内部電圧出力ノードとポンプ回路出力との間に電流を流す電流源と、内部電圧出力ノードの電圧と基準電圧とを比較する比較回路と、この比較回路の出力信号に従って内部電圧出力ノードと参照電圧ノードとの間に電流を流すドライブ素子と、比較回路、ドライブ素子および電流源に対して印加電圧を緩和する耐圧緩和回路とを備える。 In other words, according to one embodiment of the present invention, the internal voltage generation circuit is coupled between the pump circuit that generates the boosted voltage by the pump operation, and the output of the pump circuit and the internal voltage output node. A current source for passing a current between the node and the pump circuit output, a comparison circuit for comparing the voltage of the internal voltage output node with a reference voltage, and an internal voltage output node and a reference voltage node according to an output signal of the comparison circuit A drive element for passing a current therebetween, and a withstand voltage relaxation circuit for relaxing an applied voltage to the comparison circuit, the drive element, and the current source.
電流源は、好ましくは、選択信号に従って駆動電流量が設定され、内部電圧出力ノードに電流を供給する。基準電圧発生回路は、動作モードに応じて電圧レベルが調整される基準電圧を発生する。比較回路は、このポンプ回路の出力から動作電流を供給され、動作時に、基準電圧発生回路からの基準電圧と内部電圧出力ノードの電圧とを比較し、その比較結果に応じた信号を生成する。 The current source preferably has a drive current amount set according to the selection signal and supplies a current to the internal voltage output node. The reference voltage generation circuit generates a reference voltage whose voltage level is adjusted according to the operation mode. The comparison circuit is supplied with an operation current from the output of the pump circuit, and compares the reference voltage from the reference voltage generation circuit with the voltage of the internal voltage output node during operation, and generates a signal corresponding to the comparison result.
電流源およびドライブ素子により、チャージポンプ回路の出力から内部電圧を生成している。したがって、チャージポンプ回路の出力電圧を分圧するための高抵抗素子が不要となり、占有面積を低減することができる。 An internal voltage is generated from the output of the charge pump circuit by a current source and a drive element. Therefore, a high resistance element for dividing the output voltage of the charge pump circuit becomes unnecessary, and the occupied area can be reduced.
また、耐圧緩和回路を設けることにより、不揮発性メモリに適用される場合、不揮発性メモリ特有の高電圧生成時においてもトランジスタ素子の耐圧が保証され、安定に所定の電圧レベルの高電圧を生成することができる。 Further, by providing a withstand voltage relaxation circuit, when applied to a nonvolatile memory, the withstand voltage of the transistor element is ensured even when a high voltage unique to the nonvolatile memory is generated, and a high voltage of a predetermined voltage level is stably generated. be able to.
また、このような電流源として、駆動電流量を動作状況に応じて変更することのできる電流源を利用することにより、以下の効果が得られる。すなわち、出力負荷および動作モードに応じて駆動電流量を調整することができる。これにより、必要以上に電流が消費されるのを防止することができ、消費電力を低減することができる。 Moreover, the following effects are acquired by utilizing the current source which can change a drive current amount according to an operating condition as such a current source. That is, the drive current amount can be adjusted according to the output load and the operation mode. Thereby, it is possible to prevent current from being consumed more than necessary, and to reduce power consumption.
また、ドライブ素子が、基準電圧との内部電圧との比較に基づいてそのコンダクタンスが調整される。これにより、正確に内部電圧を、基準電圧が規定する電圧レベルに設定することができる。また、基準電圧の電圧レベルを動作モードに応じて変更することにより、１つのポンプ回路の出力から複数レベルの内部電圧を生成することができる。内部電圧のレベルに応じて、個々に、チャージポンプ回路を設ける必要がなく、内部電圧発生回路のレイアウト面積を低減することができる。 Further, the conductance of the drive element is adjusted based on the comparison with the internal voltage with the reference voltage. As a result, the internal voltage can be accurately set to the voltage level defined by the reference voltage. Further, by changing the voltage level of the reference voltage according to the operation mode, it is possible to generate a plurality of levels of internal voltages from the output of one pump circuit. Depending on the level of the internal voltage, it is not necessary to individually provide a charge pump circuit, and the layout area of the internal voltage generation circuit can be reduced.
また、内部電圧線の充放電により内部電圧の電圧レベルを設定することができる。このため、抵抗分圧回路のように高抵抗を介して内部電圧線を充放電する必要がなく、高速で所定の電圧レベルの内部電圧を生成することができる。 Further, the voltage level of the internal voltage can be set by charging / discharging the internal voltage line. For this reason, it is not necessary to charge and discharge the internal voltage line via a high resistance unlike a resistance voltage dividing circuit, and an internal voltage of a predetermined voltage level can be generated at high speed.
［実施の形態１］
図１は、この発明が適用される不揮発性半導体記憶装置を含む半導体集積回路装置の全体の構成の一例を、概略的に示す図である。図１において、半導体集積回路装置１は、動作制御および演算処理を実行するロジック２と、ＲＡＭ（ランダム・アクセス・メモリ）３と、不揮発性メモリ４とを含む。ＲＡＭ３は、ロジック２の演算処理するデータを格納する作業領域として用いられ、また、外部との間でのデータ転送時のバッファ領域として用いられる。
[Embodiment 1]
FIG. 1 schematically shows an example of the entire configuration of a semiconductor integrated circuit device including a nonvolatile semiconductor memory device to which the present invention is applied. In FIG. 1, a semiconductor integrated
不揮発性メモリ４は、データの書換が可能であり、アプリケーションプログラム、ブートプログラム、および大量のダウンロードデータなどを格納する。 The nonvolatile memory 4 can rewrite data, and stores an application program, a boot program, a large amount of download data, and the like.
ロジック２、ＲＡＭ３および不揮発性メモリ４は、内部データバス６を介して相互接続される。内部データバス６は、インターフェイス回路５を介して外部と結合される。したがって、ロジック２は、内部データバス６およびインターフェイス回路５を介して外部との間でデータの転送を行ない、また、ＲＡＭ３または不揮発性メモリ４は、ＤＭＡ（ダイレクト・メモリ・アクセス）モードで、インターフェイス回路５を介して外部との間でデータ転送を行なう。
図２は、図１に示す不揮発性メモリ４に含まれるメモリセルＭＣの構成の一例を、概略的に示す図である。図２において、メモリセルＭＣは、データを記憶するメモリセルトランジスタＭＴと、メモリセルＭＣを選択するための選択トランジスタＳＴとを含む。メモリセルトランジスタＭＴは、導通時にチャネルが形成されるチャネル形成領域１２と、このチャネル形成領域１２上に形成される電荷蓄積膜１１と、電荷蓄積膜１１への電荷の注入／引抜きを制御するメモリセルゲート１０とを含む。電荷蓄積膜１１は、ＯＮＯ膜（酸化膜−窒化膜−酸化膜）の積層構造を有し、この窒化膜中に、記憶データに応じて電荷を蓄積する。選択トランジスタＳＴは、チャネル形成領域１４と、チャネル形成領域１４上に図示しないゲート絶縁膜を介して形成されるコントロールゲート１３とを含む。メモリセルトランジスタＭＴおよび選択トランジスタＳＴが、各々、一例として、Ｎチャネルトランジスタで構成される。
FIG. 2 is a diagram schematically showing an example of the configuration of the memory cell MC included in the nonvolatile memory 4 shown in FIG. In FIG. 2, a memory cell MC includes a memory cell transistor MT for storing data and a selection transistor ST for selecting the memory cell MC. The memory cell transistor MT includes a
メモリセルＭＣにおいて、メモリセルトランジスタＭＴと選択トランジスタＳＴがソース線ＳＬとビット線ＢＬの間に直列に接続される。メモリセルトランジスタＭＴがソース線ＳＬに結合され、選択トランジスタＳＴが、ビット線に結合される。選択トランジスタＳＴのコントロールゲート１３が、コントロールゲート線ＣＧに結合され、メモリセルトランジスタＭＴのメモリセルゲート１０が、メモリゲート線ＭＧに結合される。
In memory cell MC, memory cell transistor MT and select transistor ST are connected in series between source line SL and bit line BL. Memory cell transistor MT is coupled to source line SL, and select transistor ST is coupled to the bit line.
メモリセルＭＣへのデータ書込時においては、選択トランジスタＳＴを、弱いオン状態に設定する（コントロールゲート線ＣＧへ、選択トランジスタＳＴのしきい値電圧より少し高い電圧を印加する）。メモリゲート線ＭＧにたとえば１１Ｖの電圧を印加し、ソース線ＳＬに、たとえば５Ｖの電圧を印加する。ビット線ＢＬは、たとえば０．８Ｖ程度に設定される。この場合、ソース線ＳＬからビット線ＢＬに電流が流れる。選択トランジスタＳＴのチャネル形成領域１４は、高抵抗状態であり、このメモリセルトランジスタＭＴにおいて、ソース側で高電界によりホットエレクトロンが生成される。このホットエレクトロンが、メモリセルゲート１０の高電圧により電荷蓄積膜１１方向に引かれて、電荷蓄積膜１１内の窒化膜に注入されてトラップされる。この状態では、メモリセルトランジスタＭＴは、しきい値電圧が高い状態である。
At the time of data writing to the memory cell MC, the selection transistor ST is set to a weak ON state (a voltage slightly higher than the threshold voltage of the selection transistor ST is applied to the control gate line CG). For example, a voltage of 11 V is applied to the memory gate line MG, and a voltage of 5 V, for example, is applied to the source line SL. The bit line BL is set to about 0.8V, for example. In this case, a current flows from the source line SL to the bit line BL. The
データの消去時においては、逆に、メモリセルゲート１０に負のたとえば−７Ｖ程度の電圧を印加し、ソース線ＳＬに５Ｖ程度の電圧に印加する。選択トランジスタＳＴは、書込時と同様、弱いオン状態に設定される。ビット線は同様、０．８Ｖ程度である。ソース線ＳＬからビット線ＢＬへ電流が流れる場合、メモリセルトランジスタＭＴのドレイン側（ソース線ＳＬに接続される導通ノード（不純物領域））において高電界が発生し、ホットホールが生成される。このホットホールが、バンド間トンネリングにより、電荷蓄積膜１１に注入される。これにより、電荷蓄積膜１１に蓄積されるエレクトロンとホールとの中和が生じ、消去が行なわれる。消去状態においては、メモリセルトランジスタＭＴは、しきい値電圧が低い状態である。
When erasing data, conversely, a negative voltage of about -7V, for example, is applied to the
データ読出時においては、メモリゲート線ＭＧが、たとえば読出電圧レベルに設定される。読出電圧は、メモリセルトランジスタＭＴの消去状態と書込状態のしきい値電圧の間の電圧レベルである。コントロールゲート線ＣＧはＨレベルに駆動し、選択トランジスタＳＴを、強いオン状態に設定する。メモリセルトランジスタＭＴは、電荷蓄積膜１１の蓄積される電子量が多い書込状態のときには、しきい値電圧が高い状態であり、一方、電荷蓄積膜１１に蓄積される電子量が少ない消去状態のときには、そのしきい値電圧は低い状態である。読出電圧が、書込状態と消去状態のしきい値電圧の間の電圧レベルに設定されるため、メモリセルトランジスタＭＴの記憶データ（しきい値電圧）に応じてビット線ＢＬからソース線ＳＬに電流が流れる。この電流量をセンスアンプ等により検出してデータの読出を行なう。
At the time of data reading, memory gate line MG is set to a read voltage level, for example. The read voltage is a voltage level between the erased state and the written state threshold voltage of the memory cell transistor MT. The control gate line CG is driven to the H level, and the selection transistor ST is set to a strong ON state. The memory cell transistor MT has a high threshold voltage when it is in a writing state where the amount of electrons stored in the
上述のように、メモリセルＭＣにおいては、書込および消去および読出において種々のレベルの電圧が必要とされる。また、データの書込／消去が確実に行なわれたかを内部で検証するために、またベリファイ電圧が生成される。これらの各種の電圧を、内部で生成する。なお、上述の電圧レベルは、単なる一例であり、これらの各種電圧の電圧レベルは、上述の電圧レベルに限定されない。以下の説明においても、同様である。 As described above, in memory cell MC, various levels of voltage are required for writing, erasing and reading. In addition, a verify voltage is generated to internally verify whether data writing / erasing has been performed reliably. These various voltages are generated internally. The voltage levels described above are merely examples, and the voltage levels of these various voltages are not limited to the voltage levels described above. The same applies to the following description.
図３は、図１に示す不揮発性メモリ４の全体構成を概略的に示す図である。図３において、不揮発性メモリ４は、メモリセルＭＣが行列状に配列されるメモリセルアレイ２０を含む。メモリセルアレイ２０においては、メモリセルＭＣの各行に対応してコントロールゲート線ＣＧおよびメモリゲート線ＭＧが配設される。メモリセルの各列に対応してビット線ＢＬが配列される。図３においては、ソース線ＳＬが、ビット線ＢＬに平行にメモリセル列各々に対応して配置されるように示す。しかしながら、ソース線ＳＬは、メモリセル行に対応して、行方向に延在するように配置されてもよい。
FIG. 3 is a diagram schematically showing the overall configuration of the nonvolatile memory 4 shown in FIG. In FIG. 3, the nonvolatile memory 4 includes a
不揮発性メモリ４は、さらに、アドレス信号（図示せず）に従って選択行のコントロールゲート線ＣＧおよびメモリゲート線ＭＧを選択状態へ駆動する行選択駆動回路２２と、ソース線ＳＬを、データの書込／消去時に所定電圧レベルに駆動するソース線選択駆動回路２４と、ビット線ＢＬを選択し、選択ビット線へ動作モードに応じた電圧を伝達するビット線選択駆動回路２６を含む。
The nonvolatile memory 4 further writes a row
行選択駆動回路２２は、内部電圧発生回路２８からの電圧ＶｍｇおよびＶｃｇに従ってメモリゲート線ＭＧおよびコントロールゲート線ＣＧの電圧レベルを設定する。これらのメモリゲート線ＭＧおよびコントロールゲート線ＣＧの選択状態時の電圧レベルおよび非選択時の電圧レベルは、それぞれ動作モードに応じて設定される。例えば、書込時、メモリゲート線ＭＧの選択電圧は１１Ｖ、非選択電圧は３．５Ｖである。コントロールゲート線ＣＧの選択電圧は１Ｖ、非選択電圧は０Ｖである。
Row
ソース線選択駆動回路２４は、書込および消去が、ブロック単位で行なわれるとき、各ブロックごとに、ソース線を選択し、選択ソース線の電圧レベルを内部電圧発生回路２８からの電圧Ｖｓに従って設定する。データ読出時においては、ソース線選択駆動回路２４は、ソース線ＳＬを接地電圧レベルに維持する。例えば、書込時、選択ソース線電圧は、５Ｖ、非選択ソース線電圧は１．５Ｖまたは０Ｖである。
When writing and erasing are performed in units of blocks, source line
ビット線選択駆動回路２６は、図示しないアドレス信号に従って、選択列に対応するビット線ＢＬを選択し、消去時には選択ブロックのビット線に消去電圧も伝達する（ブロック単位での消去が行なわれるとき）。データ書込時においては、このビット線選択駆動回路２６は、非選択列のビット線に対しては、書込阻止電圧を伝達して、選択行／非選択列のメモリセルへの電流が流れるのを防止する。また選択列のビット線に対しては、書込電圧を伝達して、選択メモリセルにおいて電流を流す。書込阻止電圧は、例えば、１．５Ｖであり、書込電圧は、例えば、０．８Ｖである。データ読出時、ビット線選択駆動回路２６は、選択列のビット線に読出電圧を伝達するとともに、選択列を、入出力回路２９に結合する。ビット線読出電圧は、ビット線およびメモリセルを介して電流を流し、このビット線電流を図示しないセンスアンプにより検知するために印加される。
Bit line
入出力回路２９は、外部のロジックまたはインターフェース回路（図１参照）との間で、データＤＱの書込／読出を行なう。この不揮発性メモリ４においては、内部動作を制御するための制御回路３０が設けられる。この制御回路３０は、たとえばシーケンスコントローラで構成され、外部からの動作モードを指示するコマンドＣＭＤに従って各動作モードを実行するための内部制御信号を生成する。内部電圧発生回路２８は、この制御回路３０からの内部制御信号に従って、内部電圧Ｖｍｇ、Ｖｃｇ、ＶｓおよびＶｂｌを、それぞれ動作モードに応じた電圧レベルに設定する。
Input /
図４は、図３に示す内部電圧発生回路２８の１種類の内部電圧を発生する部分２８Ａの構成を概略的に示す図である。内部電圧発生回路２８Ａが、各内部電圧Ｖｍｇ，Ｖｃｇ，ＶｓおよびＶｂｌそれぞれに対応して設けられる。図４において、内部電圧発生回路２８Ａは、ポンプ動作に従って高電圧Ｖｃｐを生成するチャージポンプ回路３２と、動作モードに応じて電圧レベルが設定される基準電圧Ｖｒｅｆを生成する基準電圧発生回路３４と、この動作モードに応じて、チャージポンプ回路３２からの出力電圧線３８上に伝達される電圧Ｖｃｐを降圧して内部電圧Ｖｃｐｒを生成する降圧回路３６とを含む。
FIG. 4 is a diagram schematically showing a configuration of a
チャージポンプ回路３２は、容量素子のチャージポンプ動作を利用して、たとえば１１Ｖから１２Ｖのポンプ高電圧Ｖｃｐを生成する。このチャージポンプ回路３２は、内部に、ポンプ高電圧Ｖｃｐの電圧レベルをモニタする電圧レベル検出回路を含む。このレベル検出回路の出力信号に従って内部でポンプ動作を制御して、ポンプ高電圧Ｖｃｐの電圧レベルを、所定の電圧レベルに維持する。
The
降圧回路３６は、チャージポンプ回路３２からのポンプ高電圧Ｖｃｐを降圧して、内部電圧Ｖｃｐｒを生成する。この降圧回路３６の構成は後に詳細に説明するが、基準電圧発生回路３４からの基準電圧Ｖｒｅｆと内部電圧Ｖｃｐｒの電圧レベルを比較し、その比較結果に従って、出力ノード５０から電流を引抜き、内部電圧Ｖｃｐｒを、基準電圧Ｖｒｅｆの電圧レベルに維持する。
The step-
この基準電圧発生回路３４が生成する基準電圧Ｖｒｅｆの電圧レベルの設定および降圧回路３６の動作制御は、制御回路３０により行なわれる。
The
図５は、図４に示す降圧回路３６の構成をより具体的に示す図である。図５において、降圧回路３６は、チャージポンプ回路３２の出力電圧線３８から電流を流す定電流源４０と、定電流源４０から動作電流を供給され、基準電圧Ｖｒｅｆと出力電圧Ｖｃｐｒとを比較する差動増幅回路（比較回路）４４と、出力電圧線３８から電流を供給する定電流源４２と、差動増幅回路４４の出力信号に従って出力ノード５０から接地ノード（参照電圧ノード）に電流を引抜くドライブトランジスタ４６とを含む。
FIG. 5 is a diagram more specifically showing the configuration of step-
定電流源４０および４２は、各々、アンプ活性化信号ＡＭＰＥＮの活性化時（Ｈレベルのとき：ポンプ高電圧Ｖｃｐレベル）、図４に示すチャージポンプ回路３２から出力電圧線３８に伝達された電圧Ｖｃｐを電流に変換する。定電流源４０および４２は、各々、たとえば、電流源ＭＯＳトランジスタ（Ｐチャネル絶縁ゲート型電界効果トランジスタ）と、アンプ活性化信号ＡＭＰＥＮの非活性化時（Ｌレベルのとき）導通し、電流源ＭＯＳトランジスタのゲートを出力電圧線３８に電気的に結合するＰチャネルＭＯＳトランジスタと、アンプ活性化信号ＡＭＰＥＮの活性化時導通し、定電圧レベルの電流制御電圧を電流源ＭＯＳトランジスタのゲートに伝達するトランスミッションゲートとで構成される。電流制御電圧が接地電圧レベルである場合には、アンプ活性化信号ＡＭＰＥＮの反転信号により、電流源ＭＯＳトランジスタのオン／オフを制御する。定電流源４０は、活性化時、例えば８μＡの電流を流す。定電流源４２は、活性化時、例えば４０μＡの電流を流す。
Each of constant
差動増幅回路４４は、動作電源ノード４１にソースノードが結合されるＰチャネルＭＯＳトランジスタＰＱ１およびＰＱ２と、ソースノードが接地ノード（ＶＳＳノード）に接続されるＮチャネルＭＯＳトランジスタＮＱ１およびＮＱ２を含む。ＭＯＳトランジスタＰＱ１は、そのゲートに基準電圧Ｖｒｅｆを受け、ＭＯＳトランジスタＮＱ１に電流を供給する。ＭＯＳトランジスタＰＱ２は、出力ノード５０上の電圧Ｖｃｐｒをゲートに受け、ＭＯＳトランジスタＮＱ２に電流を供給する。ＭＯＳトランジスタＮＱ１およびＮＱ２は、カレントミラー回路を構成する。ＭＯＳトランジスタＮＱ２が、ゲートおよびドレインが相互接続され、このカレントミラー回路のマスタとして機能する。
差動増幅回路４４は、動作時、基準電圧Ｖｒｅｆと出力電圧ＶｃｐｒとをＭＯＳトランジスタＰＱ１およびＰＱ２により比較する。基準電圧Ｖｒｅｆが出力電圧Ｖｃｐｒよりも高い場合には、ＭＯＳトランジスタＰＱ１よりもＭＯＳトランジスタＰＱ２を介して流れる電流量が多くなる。ＭＯＳトランジスタＮＱ１には、ＭＯＳトランジスタＮＱ２を介して流れる電流量と同じ大きさの電流が流れる（ミラー比が１）。したがって、ＭＯＳトランジスタＮＱ１の放電する電流量は、ＭＯＳトランジスタＰＱ１が供給する電流量よりも大きくなり、内部ノード４９の電圧レベルは低下する。逆に、基準電圧Ｖｒｅｆが出力電圧Ｖｃｐｒよりも低い場合には、ＭＯＳトランジスタＰＱ１が供給する電流量が、ＭＯＳトランジスタＰＱ２が供給する電流量よりも大きくなる。したがって、この場合には、ＭＯＳトランジスタＮＱ１は、ＭＯＳトランジスタＰＱ１からの電流をすべて放電することができず、内部ノード４９の電圧レベルが上昇する。
In operation,
この差動増幅回路４４の内部ノード４９の信号電圧が比較結果指示信号として、ドライブトランジスタ４６のゲートへ与えられる。従って、基準電圧Ｖｒｅｆが出力電圧Ｖｃｐｒよりも高い場合には、ドライブトランジスタ４６のコンダクタンスが小さくなりまたはオフ状態となり、出力ノード５０からの引抜き電流量が低下し、出力ノード５０の電圧レベルが定電流源４２からの電流により上昇する。一方、基準電圧Ｖｒｅｆよりも出力電圧Ｖｃｐｒが高い場合には、ドライブトランジスタ４６のコンダクタンスが大きくなり、出力ノード５０からの引抜き電流量が増加し、出力ノード５０の電圧レベルを低下させる。従って、差動増幅回路４４およびドライブトランジスタ４６によるフィードバックループ制御により、出力ノード５０の電圧レベルは、基準電圧Ｖｒｅｆに等しい電圧レベルとなる。
The signal voltage at
降圧回路３６は、さらに、定電流源４０と差動増幅回路４４の動作電源ノード４１の間に接続される耐圧緩和回路（第２の耐圧緩和回路）５２と、定電流源４２と出力ノード５０の間に設けられる耐圧緩和回路（第１の耐圧緩和回路）５３とを含む。耐圧緩和回路５２は、定電流源４０と差動増幅回路４６の動作電源ノード４１の間に接続されかつそのゲートに耐圧制御信号Ｖｓｃｐｒを受けるＰチャネルＭＯＳトランジスタＰＱ３を含む。耐圧制御信号Ｖｓｃｐｒは動作モードまたは用途に応じて０Ｖまたは３．５Ｖに設定される。
The step-
ＭＯＳトランジスタＰＱ３のゲートに耐圧制御信号Ｖｓｃｐｒを供給することにより、チャージポンプ回路３２からのポンプ高電圧Ｖｃｐにより、定電流源４０に高電圧が印加されるのを防止する。すなわち、降圧回路３６は、適用用途に応じて供給されるポンプ高電圧の電圧レベルが異なる。例えば、この降圧回路３６が、ＭＯＮＯＳメモリのメモリゲート線電圧を生成する場合、このメモリゲート線電圧Ｖｍｇは、最大１１Ｖと成る。この最大電圧から降圧回路３６により動作モードに応じた電圧レベルの電圧を生成する。このときに耐圧緩和ＭＯＳトランジスタＰＱ３がなければ、定電流源４０に１１Ｖ−０Ｖ＝１１Ｖの電圧が印加される可能性がある。このような高電圧の生成時には、耐圧緩和制御信号Ｖｓｃｐｒを例えば３．５Ｖに設定すると、定電流源４０とＭＯＳトランジスタＰＱ３の間の接続ノードは、３．５Ｖ＋ＭＯＳトランジスタＰＱ３のしきい値電圧の絶対値Ｖｔｈｐ以上にしかならない。従って、定電流源４０に印加される電圧は、１１Ｖ−（３．５Ｖ＋Ｖｔｈｐ）に緩和される。
By supplying the withstand voltage control signal Vscpr to the gate of the MOS transistor PQ3, a high voltage is prevented from being applied to the constant
耐圧緩和回路５３は、定電流源４２と出力ノード５０の間に接続されかつそのゲートに耐圧制御信号Ｖｓｃｐｒを受けるＰチャネルＭＯＳトランジスタＰＱ４を含む。ＭＯＳトランジスタＰＱ４は、また、定電流源４２からの電流を出力ノード５０へ供給する。
Breakdown
ポンプ高電圧Ｖｃｐが高電圧のとき、耐圧制御信号Ｖｓｃｐｒにより、定電流源４２と出力ノード５０との間に電圧降下を生じさせ、定電流源４２のトランジスタのソースドレイン間に高電圧が印加されるのを抑制し定電流源４２のトランジスタの耐圧特性を保証する。また、この耐圧緩和回路５３により、出力ノード５０の電圧をポンプ高電圧Ｖｃｐよりも確実に低くして、差動増幅回路４４のＭＯＳトランジスタＰＱ２のゲート−ソース間に高電圧が印加されるのを抑制する。
When the pump high voltage Vcp is high, a voltage drop is caused between the constant
降圧回路３６は、さらに、出力ノード５０とドライブトランジスタ４６の間に接続される耐圧緩和回路（第３の耐圧緩和回路）５４と、差動増幅回路４４の入出力応答の位相補償を行うミラー補償回路５５と、アンプ活性化信号ＡＭＰＥＮをインバータ５９を介してゲートに受けて選択的に導通するＮチャネルＭＯＳトランジスタ６０を含む。
The step-
耐圧緩和回路５４は、出力ノード５０とドライブトランジスタ４６の間に接続されかつそのゲートに耐圧制御信号Ｖｃｒｄを受けるＮチャネルＭＯＳトランジスタＮＱ３を含む。耐圧緩和制御信号Ｖｃｒｄは、ポンプ高電圧Ｖｃｐが例えば１１Ｖの高電圧のときに例えば５．５Ｖの電圧レベルに設定される。この状態においては、ＭＯＳトランジスタＮＱ３は、ゲート電圧Ｖｃｒｄからそのしきい値電圧を減算した大きさの電圧を伝達する。これにより、ドライブトランジスタ４６のソース−ドレイン間に高電圧が印加されるのを抑制することができる。
Breakdown
インバータ５９は、ハイ側電源電圧として、耐圧緩和制御電圧Ｖｃｒｄを受ける。アンプ活性化信号ＡＭＰＥＮは、定電流源４０および４２を降圧回路３６の非活性化時、非導通状態とするため、Ｈレベルがポンプ高電圧レベルである。インバータ５９によりレベル変換を行なって、ＭＯＳトランジスタ６０のゲート−ソース間に高電圧が印加されるのを回避する。
降圧回路３６の非活性状態の時、アンプ活性化信号ＡＭＰＥＮは、Ｌレベルであり、ＭＯＳトランジスタ６０は、オン状態となる。この状態においては、差動増幅回路４４の内部ノード４９が接地電圧ＶＳＳレベルに設定され、ドライブトランジスタ４６がオフ状態となる。定電流源４０および４２は、非導通状態であり、電流供給は行わない。従って、出力ノード５０からの内部電圧の生成動作は停止される。このとき、差動増幅回路４４において内部ノード４９が接地電圧レベルであり、差動増幅回路４４内においてフローティング状態となるノードが存在するのは、回避される（電源ノード４１も接地電圧レベルへ駆動される）。
When the step-
また、出力ノード５０については、出力ノード５０には負荷回路の容量が付随しており、フローティング状態となっても、この負荷回路の容量により安定に電圧が保持される。
As for the
アンプ活性化信号ＡＭＰＥＮのＨレベルのとき、ＭＯＳトランジスタ６０がオフ状態となって、前述のように基準電圧Ｖｒｅｆと出力ノード５０の電圧との比較結果に応じてドライブトランジスタ４６のコンダクタンスの調整が行われる。
When the amplifier activation signal AMPEN is at the H level, the
ミラー補償回路５５は、出力ノード５０と内部ノード４９との間に直列に接続される容量素子Ｃおよび抵抗素子Ｒを含む。このミラー補償回路５５は、差動増幅回路４４の入出力において負帰還を掛けて、差動増幅回路４４が発振するのを防止する。すなわち、差動増幅回路４４の動作時、出力ノード５０の電圧Ｖｃｐｒが変動すると、その電圧変動がミラー補償回路５５のミラー容量Ｃを介して内部ノード４９、すなわち、ドライブトランジスタ４６のゲート電圧を変化させる。応じて、ドライブトランジスタ４６は、出力ノード５０の電圧変動を抑制する方向にそのコンダクタンスが調整され、出力ノード５０の電圧を安定化する。抵抗素子Ｒは、ミラー補償回路５５において、応答の感度を調整し、瞬間的なノイズ性の電圧変動に対する感度を小さくして、過剰に出力ノード５０の電圧変動に対して応答して、出力ノード５０にリップルが生じるのを抑制する。
差動増幅回路４４が高速動作し、入出力応答において位相反転が生じることがなく、出力ノード５０の電圧変動にほぼ追随することができる場合には、このミラー補償回路５５は、特に設ける必要がない。
When the
次に、耐圧緩和回路の配置位置について説明する。
（１）定電流源４０および４２各々と出力電圧線３８との間に配置することを考える。定電流源４０および４２は、各々、ＰＭＯＳトランジスタを電流源トランジスタとして利用する。この場合、電流源トランジスタのゲート電圧は固定することが可能であるものの、ソース電圧が耐圧緩和回路の挿入により変動する（耐圧緩和ＭＯＳトランジスタのチャネル抵抗のばらつきによる）。また、耐圧緩和制御信号Ｖｓｃｐｒの電圧レベルが動作モードに応じて変動するため、動作モードに応じて電流源トランジスタのゲート−ソース間電圧が変化し、駆動電流量が変化する。このため、差動増幅回路４４の駆動電流量を一定として安定に動作させるのが困難となる、また、出力ノード５０の供給電流も変動し、出力ノード５０からの内部電圧の安定化に要する時間が変動し、高速かつ安定な動作を保証することができなくなる。従って、定電流源４０および４２とポンプ出力電圧線３８との間に耐圧緩和回路を配置するのは好ましくない。
Next, the arrangement position of the withstand voltage relaxation circuit will be described.
(1) Consider that the constant
（２）差動増幅回路４４の内部ノードに耐圧緩和回路を配置した場合、差動増幅回路４４の内部ノードにおいて電圧降下が生じる。この場合、差動増幅回路４４の差動段ＭＯＳトランジスタＰＱ１およびＰＱ２を安定に動作させるためには、これらのＭＯＳトランジスタＰＱ１およびＰＱ２のソース−ドレイン間電圧差を大きくすることができない。従って、出力ノード５０の電圧が例えば１Ｖの低電圧のとき、大きな電流変化をこれらのＭＯＳトランジスタＰＱ１およびＰＱ２において生じさせることができず、安定に差動増幅動作により内部電圧を生成することができなくなる。また、ＭＯＳトランジスタＰＱ１およびＰＱ２のゲート−ソース間電圧が低電圧生成時に大きくなり、耐圧を保証することができなくなる。従って、この差動増幅回路の内部ノードに耐圧緩和回路を配置するのは、好ましくない。
(2) When a withstand voltage relaxation circuit is arranged at the internal node of the
（３）ＭＯＳトランジスタＮＱ１、ＮＱ２およびドライブトランジスタ４６との間に耐圧緩和回路を配置する。この場合、差動増幅回路４４においてＭＯＳトランジスタＮＱ１およびＮＱ２を飽和領域で動作させるために、差動増幅回路４４の内部ノード（４９）の電圧レベルを高くする必要がある。従って、上記（２）において考察した場合と同様、出力電圧Ｖｃｐｒとして低電圧を安定に生成することができなくなる。
(3) A breakdown voltage reducing circuit is arranged between
ドライブトランジスタ４６においても、ゲート−ソース間電圧差が小さくなり、応答速度が低下する。特に、出力ノード５０の電圧Ｖｃｐｒが低電圧のとき、ドライブトランジスタ４６は、オン状態のときのゲート電圧は、高電圧が出力ノードから出力される場合に比べて高くなる。従って、この場合、出力ノード５０から電流を引抜くことができず、低電圧出力時の動作を保証することができない。
Also in the
従って、図５に示すように、耐圧緩和回路を定電流源４０と差動増幅回路４４の間、定電流源４２と出力ノード５０の間、および出力ノード５０とドライブトランジスタ４６の間に配置することにより、低電圧出力および降圧回路の安定性に対する支障を生じさせることなく、出力電圧の広い電圧範囲にわたって降圧回路のトランジスタの耐圧を保証することができる。
Therefore, as shown in FIG. 5, the withstand voltage relaxation circuit is arranged between the constant
以上のように、この発明の実施の形態１に従えば、降圧回路３６においては、チャージポンプ回路３２の出力電圧線３８から動作電源電圧および電流を受け、基準電圧Ｖｒｅｆとの比較に基づいて出力電圧Ｖｃｐｒを生成している。したがって、抵抗分圧回路を利用して、必要な内部電圧を生成する構成に比べて、高抵抗素子が不要となり、回路占有面積が低減される。また、必要な電圧レベルの出力電圧Ｖｃｐｒを、動作モードに応じて生成するだけである。従って、常時、抵抗分圧回路を介して電流を流す必要がなく、消費電流を低減することができる。
As described above, according to the first embodiment of the present invention, the step-
また、耐圧緩和回路を比較回路の動作電源ノードおよび出力ノードにそれぞれ設けており、低電圧の出力を安定に行なうことができ、また、降圧回路のトランジスタの耐圧を保証することができる。 In addition, a breakdown voltage reducing circuit is provided at each of the operation power supply node and the output node of the comparison circuit, so that a low voltage output can be performed stably and the breakdown voltage of the transistor of the step-down circuit can be guaranteed.
［実施の形態２］
図６は、この発明の実施の形態２に従う降圧回路の全体の構成を示す図である。この図６に示す降圧回路は以下の点で、図５に示す降圧回路とその構成が異なる。
[Embodiment 2]
FIG. 6 shows an overall configuration of the step-down circuit according to the second embodiment of the present invention. The step-down circuit shown in FIG. 6 differs from the step-down circuit shown in FIG. 5 in the following points.
すなわち、耐圧緩和回路５２において、ＰチャネルＭＯＳトランジスタＰＱ３のゲートとソースとの間にＰチャネルＭＯＳトランジスタＰＱ５が接続される。このＭＯＳトランジスタＰＱ５は、ゲートおよびソースが定電流源４０に結合され、ドレインがＭＯＳトランジスタＰＱ３のゲートに接続される。
That is, in breakdown
耐圧緩和回路５３において、ＭＯＳトランジスタＰＱ４のゲートと定電流源４２の間にＰチャネルＭＯＳトランジスタＰＱ６が接続される。このＭＯＳトランジスタＰＱ６は、ゲートおよびソースが定電流源４２に接続され、ドレインがＭＯＳトランジスタＰＱ４のゲートに接続される。
In breakdown
耐圧緩和回路５４において、ＭＯＳトランジスタＮＱ３のゲートとドライブトランジスタ４６との間にＮチャネルＭＯＳトランジスタＮＱ４が接続される。このＭＯＳトランジスタＮＱ４は、バックゲート（基板領域）およびソースがＭＯＳトランジスタＮＱ３のゲートに接続され、そのゲートおよびドレインが、ドライブトランジスタ４６とＭＯＳトランジスタＮＱ３との間の接続ノードに接続される。
In breakdown
この降圧回路３６において、さらに、出力ノード５０と差動増幅回路４４のトランジスタＰＱ２のゲートの間に耐圧緩和回路６２が設けられ、また、ポンプ電圧出力線３８と耐圧緩和回路５３の間に、ＰチャネルＭＯＳトランジスタで構成される短絡トランジスタ６４が接続される。
In the step-
短絡トランジスタ６４は、ゲートに補の短絡指示信号ＳＲＴＮを受けて、選択的に導通し、導通時、定電流源４２を短絡する。耐圧緩和回路６２は、並列に接続されるＮチャネルＭＯＳトランジスタＮＱ５およびＰチャネルＭＯＳトランジスタＰＱ７を含む。ＭＯＳトランジスタＮＱ５はゲートに耐圧緩和制御信号Ｖｃｒｄを受け、ＭＯＳトランジスタＰＱ７は、ゲートに短絡指示信号ＳＲＴを受ける。
The short-
この図６に示す降圧回路の他の構成は、図５に示す降圧回路の構成と同じであり、対応する部分には同一参照符号を付し、その詳細説明は省略する。 The other configuration of the step-down circuit shown in FIG. 6 is the same as the configuration of the step-down circuit shown in FIG. 5, and corresponding portions are denoted by the same reference numerals, and detailed description thereof is omitted.
耐圧緩和回路５２−５４においてダイオード接続されたＭＯＳトランジスタＰＱ５、ＰＱ６およびＮＱ４が、設けられているのは以下の理由による。 The reason why the diode-connected MOS transistors PQ5, PQ6, and NQ4 are provided in the breakdown voltage relaxing circuit 52-54 is as follows.
定電流源４０および４２は、アンプ活性化信号ＡＭＰＥＮに従って選択的に活性化される。これらの定電流源４０および４２は、通常、ゲートに電流制御電圧（定電圧）を受けて一定の電流を流す。定電流源トランジスタのゲート電圧とポンプ出力電圧線３６の電圧が等しくなると（例えば降圧回路の非活性化時）、定電流源トランジスタがオフ状態となる。このとき、耐圧緩和回路５２および５３のＭＯＳトランジスタＰＱ３およびＰＱ４のソースノードがフローティング状態となる可能性がある。この場合、フローティングノードの電圧がリーク電流により低下した場合、定電流源４０および４２において、定電流源トランジスタのソース−ドレイン間に高電圧が印加され、定電流源トランジスタの耐圧が保証することができなくなる。
Constant
ＭＯＳトランジスタＰＱ５は、ダイオードモードで動作し、ＭＯＳトランジスタＰＱ３のソース電圧を耐圧緩和制御電圧Ｖｓｃｐｒからそのしきい値電圧の絶対値Ｖｔｈｐ低い電圧レベルにクランプする。高電圧生成時、耐圧緩和制御電圧Ｖｓｃｐｒを、３．５Ｖに設定することより、ＭＯＳトランジスタＰＱ３のソースノードの電圧の下限値を、Ｖｓｃｐｒ−Ｖｔｈｐに設定することができ、定電流源４０のトランジスタの耐圧を保証することができる。これは耐圧緩和回路５３においても、同様であり、ＭＯＳトランジスタＰＱ６により、ＭＯＳトランジスタＰＱ４のソース電圧の下限値をＶｓｃｐｒ−Ｖｔｈｐの電圧レベルにクランプする。
MOS transistor PQ5 operates in a diode mode, and clamps the source voltage of MOS transistor PQ3 to a voltage level lower than the withstand voltage relaxation control voltage Vscpr to the absolute value Vthp of its threshold voltage. At the time of high voltage generation, by setting the withstand voltage relaxation control voltage Vscpr to 3.5V, the lower limit value of the voltage of the source node of the MOS transistor PQ3 can be set to Vscpr−Vthp, and the transistor of the constant
耐圧緩和回路５４においては、ドライブトランジスタ４６がオフ状態のとき、ドライブトランジスタ４６のドレインノードがフローティング状態となる。このフローティングノードの電圧が、出力ノード５０からのリーク電流により上昇し、ドライブトランジスタ４６のドレイン−ソース間に高電圧が印加される可能性がある。ＭＯＳトランジスタＮＱ４は、ダイオードモードで動作し、ドライブトランジスタ４６のフローティング状態のドレインノードを電圧Ｖｃｒｄ＋Ｖｔｈｎの電圧レベルにクランプする。ここで、Ｖｔｈｎは、ＭＯＳトランジスタＮＱ４のしきい値電圧を示す。
In the breakdown
短絡指示信号ＳＲＴおよびＳＲＴＮは、出力ノード５０の電圧Ｖｃｐｒとして、ポンプ高電圧Ｖｃｐを降圧することなく出力する場合に利用される。この場合、短絡指示信号ＳＲＴがＨレベル（ポンプ高電圧Ｖｃｐレベル）に設定され、補の短絡指示信号ＳＲＴＮがＬレベルに設定される。まタ、出力電圧Ｖｃｐｒの電圧レベルのフィードバック制御は、この場合、不要であり、アンプ活性化信号ＡＭＰＥＮが非活性状態（Ｌレベル）に設定される。
Short-circuit instruction signals SRT and SRTN are used when outputting pump high voltage Vcp as voltage Vcpr of
この状態においては、耐圧緩和回路６２において、ＭＯＳトランジスタＰＱ７がオフ状態となる。ＭＯＳトランジスタＮＱ５は、ゲートに耐圧制御電圧Ｖｃｒｄを受けており、出力ノード５０からＭＯＳトランジスタＰＱ２のゲートに対して電圧Ｖｃｐｒ−ｖｔｈｎを伝達する。これにより、ＭＯＳトランジスタＰＱ２のゲート−ソース／ドレイン間に高電圧が印加されるのを防止する。差動増幅回路４４においては、非活性状態であり、定電流源４０からの電流は供給されず、内部ノードは接地電圧レベルに維持され、また、ＭＯＳトランジスタ６０により、内部ノードのフローティング状態は回避される。
In this state, MOS transistor PQ7 is turned off in breakdown
また、短絡トランジスタ６４が導通し、定電流源４２を短絡して、出力ノード５０ポンプ出力電圧線３８からの電圧を出力ノードに伝達する。このとき、耐圧制御電圧ｓｃｐｒが、接地電圧レベルに設定されれば、耐圧緩和回路５３において、ＭＯＳトランジスタＰＱ４により、定電流源４２のトランジスタのソース−ドレイン間電圧は０Ｖであり、耐圧は保証される。
Further, the short-
耐圧緩和回路５４においては、耐圧緩和制御電圧Ｖｃｒｄを、５．５Ｖに設定することにより、出力電圧Ｖｃｐｒが１１Ｖであっても、ＭＯＳトランジスタＮＱ３がドライブトランジスタ４６のドレイン電圧を電圧Ｖｃｒｄ−ｖｔｈｎの電圧レベルに設定する。従って、ドライブトランジスタ４６が、オフ状態であっても、そのドレイン−ソース間電圧を充分に緩和することができる。
In the withstand
ポンプ高電圧Ｖｃｐを降圧する場合には、短絡指示信号ＳＲＴをＬレベルに設定し、補の短絡指示信号ＳＲＴＮをポンプ高電圧レベルのＨレベルに設定する。アンプ活性化信号ＡＭＰＥＮの活性化に従って、実施の形態１と同様に降圧動作が行われる。 When lowering pump high voltage Vcp, short circuit instruction signal SRT is set to L level, and complementary short circuit instruction signal SRTN is set to H level of the pump high voltage level. In accordance with the activation of the amplifier activation signal AMPEN, the step-down operation is performed as in the first embodiment.
なお、図５に示す降圧回路においても、図６に示すクランプ用のトランジスタＰＱ５、ＰＱ６およびＮＱ４が各耐圧緩和回路５２−５４に設けても良い。 In the step-down circuit shown in FIG. 5, the clamping transistors PQ5, PQ6, and NQ4 shown in FIG.
以上のように、この発明の実施の形態２に従えば、耐圧緩和回路においてフローティング防止のクランプトランジスタを設けている。従って、電流源のトランジスタおよび電圧引抜き用のドライブトランジスタの耐圧を確実に維持することができる。また、短絡トランジスタを用いて出力ノードとポンプ出力電圧線３８とを短絡可能としている。従って、出力ノードの電圧の電圧範囲を拡張することができる。
As described above, according to the second embodiment of the present invention, the clamp transistor for preventing floating is provided in the breakdown voltage relaxing circuit. Therefore, the breakdown voltage of the current source transistor and the voltage extracting drive transistor can be reliably maintained. Further, the output node and the pump
［実施の形態３］
図７は、この発明の実施の形態３に従う降圧回路３６の構成を示す図である。この図７に示す降圧回路３６は、以下の点で、図５に示す降圧回路３６とその構成が異なる。すなわち、図７に示す降圧回路においては、定電流源４２に代えて、可変電流源６５が用いられる。この可変電流源６５の駆動電流を調整するためにセレクタ６６が設けられる。
[Embodiment 3]
FIG. 7 shows a structure of step-
この図７に示す降圧回路３６の他の構成は図５に示す降圧回路３６の構成と同じであり、対応する部分には同一参照符号を付して、その詳細説明は省略する。なお、図７においては、耐圧緩和回路５２、５３および５４においてクランプトランジスタＰＱ５、ＰＱ６およびＮＱ４を示しているものの、これらのクランプトランジスタＰＱ５、ＰＱ６およびＮＱ４は、実施の形態１と同様に設けられなくても良い。
The other configuration of the step-
セレクタ６６が、一例として４ビット選択信号ＳＥＬ＜３：０＞に従って可変電流源６５の供給電流量を調整する。この４ビット選択信号ＳＥＬ＜３：０＞は、動作モードに応じて、それらの論理値が設定される。たとえばシステム立上げ時、電源投入検出信号に従って、この可変電流源６５の駆動電流量を大きくして、出力ノード５０の電圧Ｖｃｐｒを所定の電圧レベルに高速で設定する。
For example, the
また、各動作モードの開始時においても、これらの可変電流源６５の駆動電流量を調整することにより、高速で出力電圧Ｖｃｐｒの電圧レベルを上昇または低下させる。出力電圧Ｖｃｐｒの電圧レベルが安定化すると、４ビット選択信号ＳＥＬ＜３：０＞に従って可変電流源６５の駆動電流量を小さくすることにより、消費電流を低減する。
Even at the start of each operation mode, the voltage level of the output voltage Vcpr is increased or decreased at high speed by adjusting the drive current amount of these variable
可変電流源６５は、スタンバイ時および実際にデータの書込／消去／読出が行なわれる動作サイクルに応じて、その駆動電流量がセレクタ６４により、調整されてもよい。
The variable
この選択信号ＳＥＬ＜３：０＞は、図４に示す制御回路３０から各動作モードに応じて生成される。
This selection signal SEL <3: 0> is generated according to each operation mode from the
図８は、図７に示す可変電流源６５およびセレクタ６６の構成の一例を示す図である。図８において、可変電流源６５は、ポンプ出力電圧線３８と内部出力ノード６９との間に並列に結合されるＰチャネルＭＯＳトランジスタＰＴ０−ＰＴ３を含む。内部出力ノード６９が、図７に示す耐圧緩和回路５３に結合される。
FIG. 8 is a diagram showing an example of the configuration of variable
セレクタ６６は、ＭＯＳトランジスタそれぞれに対応して設けられるＮＡＮＤゲートＮＧ０−ＮＧ３を含む。ＮＡＮＤゲートＮＧ０−ＮＧ３は、それぞれ、選択信号ＳＥＬ＜０＞−ＳＥＬ＜３＞とアンプ活性化信号ＡＭＰＥＮとを受け、それぞれの出力信号を対応のＭＯＳトランジスタＰＴ０−ＰＴ３のゲートへ与える。
ＮＡＮＤゲートＮＧ０−ＮＧ３は、ハイ側電源電圧としてポンプ高電圧Ｖｃｐを受け、ロー側電源電圧として定電圧Ｖｃを受ける。この定電圧により、ＭＯＳトランジスタＰＴ０１−ＰＴ３各々の駆動電流が設定される。これらのＭＯＳトランジスタＰＴ０−ＰＴ３は、サイズ（チャネル長とチャネル幅の比）が同一であっても良く、また、１、２、４、および８のように、そのサイズが異なっていても良い。図４に示す制御回路３０により、動作モードに応じて選択信号ＳＥＬ＜３：０＞の各ビットの論理値を設定する。
NAND gates NG0-NG3 receive pump high voltage Vcp as a high-side power supply voltage and receive constant voltage Vc as a low-side power supply voltage. With this constant voltage, the drive currents of the MOS transistors PT01 to PT3 are set. These MOS transistors PT0 to PT3 may have the same size (ratio of channel length to channel width), or may have different sizes such as 1, 2, 4, and 8. The
アンプ活性化信号ＡＭＰＥＮがＨレベルの時には、ＮＡＮＤゲートＮＧ０−ＮＧ３がインバータとして動作し、４ビット選択信号ＳＥＬ＜３：０＞に従ってＭＯＳトランジスタＰＴ０−ＰＴ３を選択的に導通状態に設定する。 When amplifier activation signal AMPEN is at the H level, NAND gates NG0-NG3 operate as inverters, and MOS transistors PT0-PT3 are selectively set in a conductive state in accordance with 4-bit selection signals SEL <3: 0>.
アンプ活性化信号ＡＭＰＥＮがＬレベルの時には、ＮＡＮＤゲートＮＧ０−ＮＧ３の出力信号はポンプ高電圧レベルのＨレベルであり、ＭＯＳトランジスタＰＴ０−ＰＴ３がオフ状態となる。 When amplifier activation signal AMPEN is at L level, the output signals of NAND gates NG0 to NG3 are at H level of the pump high voltage level, and MOS transistors PT0 to PT3 are turned off.
以上のように、この発明の実施の形態３に従えば、出力ノードへ供給電流量を変更可能としている。従って、動作モードに応じて、高速で出力電圧を変化させて安定化させることができる。また、出力電圧の安定化後に可変電流源からの供給電流を低減することにより消費電流を低減することができる。また、実施の形態１と同様の効果を得ることができる。
As described above, according to the third embodiment of the present invention, the amount of current supplied to the output node can be changed. Therefore, the output voltage can be changed at high speed and stabilized according to the operation mode. Further, the current consumption can be reduced by reducing the supply current from the variable current source after the output voltage is stabilized. Moreover, the same effect as
［実施の形態４］
図９は、この発明の実施の形態４に従う内部降圧回路３６の構成を示す図である。この図９に示す内部降圧回路の構成は、以下の点で図６に示す内部降圧回路とその構成が異なる。すなわち、定電流源４２に代えて可変電流源６５およびセレクタ６６が用いられる。この図９に示す降圧回路の他の構成は、図６に示す降圧回路の構成と同じであり、対応する部分には同一参照符号を付して、その詳細説明は省略する。
[Embodiment 4]
FIG. 9 shows a structure of internal voltage down converting
なお、この図９に示す構成においても、耐圧緩和回路５２−５４においてクランプ用のトランジスタＰＱ５、ＰＱ６およびＮＱ４は、省略されても良い。 In the configuration shown in FIG. 9 as well, clamping transistors PQ5, PQ6, and NQ4 may be omitted in breakdown voltage relaxing circuit 52-54.
この図９に示す降圧回路３６の構成においては、出力ノード５０から電圧としてポンプ高電圧Ｖｃｐを出力する場合、可変電流源６５の供給電流を増大させることにより、高速で出力電圧Ｖｃｒをポンプ高電圧レベルに駆動することができる。また、実施の形態３と同様、動作モードに応じてセレクタ６６の出力信号を調整することにより、高速で安定に所定の電圧レベルの内部電圧を低消費電流で生成することができる。
In the configuration of the step-
なお、図９に示す可変電流源６５およびセレクタ６６の構成としては、図８に示す構成を利用することができる。
Note that the configuration shown in FIG. 8 can be used as the configuration of the variable
［実施の形態５］
図１０は、図３および４に示す制御回路３０の構成の一例を、概略的に示す図である。図１０において、制御回路３０は、電源電圧ＶＣＣを動作電源電圧として受け、外部からのコマンドＣＭＤに従って動作モードを検出するモード検出回路７０と、モード検出回路７０からのモード指示信号に従って耐圧緩和制御信号ＶｓｃｐｒおよびＶｃｒｄを生成する緩和信号発生回路７２と、モード検出回路７０からのモード検出信号に従って４ビット選択信号ＳＥＬ＜３：０＞を生成する駆動電流調整回路７４とを含む。
[Embodiment 5]
FIG. 10 schematically shows an example of the configuration of
緩和信号発生回路７２は、内部に、電源電圧ＶＣＣと異なる電圧レベル（３．５Ｖおよび５．５Ｖ）を生成する回路を含み、動作モードまたはポンプ高電圧の電圧レベルに応じて、これらの緩和緩和制御信号ＶｓｃｐｒおよびＶｃｒｄの電圧レベルを調整する。ポンプ高電圧が、降圧回路のトランジスタの耐圧を超える例えば１１Ｖの電圧レベルのとき、これらの耐圧緩和制御信号ＶｓｃｐｒおよびＶｃｒｄが、それぞれ、３．５Ｖおよび５．５Ｖに設定される。ポンプ高電圧が、降圧回路のトランジスタの耐圧（例えば９Ｖ）を超えない電圧レベルのとき、耐圧緩和制御信号Ｖｓｃｐｒが０Ｖに設定される。この場合、耐圧緩和制御信号Ｖｃｒｄの電圧レベルは、常時５．５Ｖの電圧レベルに維持されてもよい。これにより、内部で生成される電圧に対して同一構成の降圧回路を利用して内部電圧を生成することができる（ポンプ回路の生成する電圧レベルを内部で利用される用途に応じて設定する）。
Relaxation
駆動電流調整回路７４は、図７に示す可変電流源６５が用いられるときに設けられ、動作モードに応じて、４ビット選択信号ＳＥＬ＜３：０＞の各ビット値を設定する。電源投入時または動作モード変更時に、内部電圧（出力ノード５０の電圧Ｖｃｐｒ）の電圧を高速で上昇させる場合には、選択信号ＳＥＬ＜３：０＞により可変電流源６５の供給電流量を増大させる。動作モード変更時に、出力電圧Ｖｃｒｄの電圧レベルを低下させる場合には、この選択信号ＳＥＬ＜３：０＞に従って可変電流源６５の供給電流量を低下させる。この駆動電流調整回路７４は、内部電圧が安定化すると可変電流源６５の供給電流量をデフォルト値に設定して、動作時に必要とされる電流を供給して、消費電流を低減する。
The drive
このデフォルト値に設定する場合、動作モード変更時に一定時間経過後に選択信号ＳＥＬ＜３：０＞のビット値をデフォルト値に設定しても良い。また、これに代えて、基準電圧Ｖｒｅｆとの比較に基づいて、出力電圧が所望の電圧レベル（基準電圧の電圧レベル）に到達したときに、選択信号ＳＥＬ＜３：０＞がデフォルト値に設定されても良い。基準電圧と出力電圧との比較を行う回路の出力信号の論理レベルの変化を検出することにより、出力電圧が基準電圧が規定する電圧レベルに到達したかを検出することができる。例えば、比較回路の出力信号の立上りおよび立下りを検出する回路を利用することにより、出力電圧Ｖｃｐｒが基準電圧が所定値に到達したかを検出することができる。この場合、比較回路として降圧回路内部の差動増幅回路４４を利用してもよい。
In the case of setting to this default value, the bit value of the selection signal SEL <3: 0> may be set to the default value after a predetermined time has elapsed when the operation mode is changed. Alternatively, the selection signal SEL <3: 0> is set to a default value when the output voltage reaches a desired voltage level (voltage level of the reference voltage) based on a comparison with the reference voltage Vref. May be. By detecting a change in the logic level of the output signal of the circuit that compares the reference voltage and the output voltage, it is possible to detect whether the output voltage has reached the voltage level defined by the reference voltage. For example, it is possible to detect whether the output voltage Vcpr has reached a predetermined value by using a circuit that detects the rise and fall of the output signal of the comparison circuit. In this case, the
この制御回路３０は、さらに、モード検出回路７０の出力信号に従ってアンプ活性化信号ＡＭＰＥＮおよび短絡指示信号ＳＲＴ、ＳＲＴＮを生成する降圧制御回路７５を含む。この降圧制御回路７５は、可変電流源が設けられている場合、動作モード検出信号に従って、出力電圧Ｖｃｐｒの電圧レベルを高速で上昇させる場合、アンプ活性化信号ＡＭＰＥＮを、出力電圧Ｖｃｐｒが安定化するまで非活性状態に維持する。動作モード変更時において、出力電圧Ｖｃｐｒを低下させる場合、アンプ活性化信号ＡＭＰＥＮをモード検出に従って出力電圧レベルに拘わらず活性化する。
実施の形態１および２のように可変電流源が設けられていない場合、降圧制御回路７５は、モード検出に従ってアンプ活性化信号ＡＭＰＥＮを活性化する。モード変更時、基準電圧と出力電圧との比較結果に従って、出力ノードの電圧レベルを調整する。
When the variable current source is not provided as in the first and second embodiments, step-down
降圧制御回路７５は、さらに、実施の形態２および４のように短絡トランジスタが設けられている場合、モード検出信号に従って選択的に短絡指示信号ＳＲＴおよびＳＲＴＮを活性化する。すなわち、降圧制御回路７５は、降圧回路の出力電圧Ｖｃｐｒが、ポンプ高電圧Ｖｃｐの電圧レベルに等しいか否かに従って、その出力制御信号の電圧レベルを設定する。例えば、出力電圧Ｖｃｐｒとしてたとえば１１Ｖのポンプ高電圧Ｖｃｐが利用されるとき（書込モード時）、アンプ活性化信号ＡＮＰＥＮはＬレベル、短絡指示信号ＳＲＴＥＮがＬレベル、短絡指示信号ＳＲＴをＨレベルに設定する。これにより、差動増幅回路４４の比較動作を停止させ、短絡トランジスタ（６４）を導通状態として、出力ノード５０に、ポンプ高電圧Ｖｃｐを伝達することができる。
Further, step-down
この図１０に示す制御回路３０を利用することにより、ポンプ高電圧の電圧レベルに拘わらず降圧回路のトランジスタの耐圧緩和を行なうことができ、回路動作の安定性を保証することができる。また、可変電流源が設けられている場合、可変電流源の電流量を調整することにより、高速で出力電圧を所定の電圧レベルに駆動することができ、内部動作開始タイミングを早くすることができる。また、出力電圧が、動作モードに応じて所定の電圧レベルに上昇した後に可変電流源の供給電流量を低減することにより、消費電流を低減することができる。
By using the
図１１は、図４に示す基準電圧発生回路３４の構成の一例を示す図である。図１１において、基準電圧発生回路３４は、電源電圧ＶＣＣを供給する電源ノードに並列に結合されるＰチャネルＭＯＳトランジスタＰＴＲ０−ＰＴＲｋと、これらのＭＯＳトランジスタＰＴＲ０−ＰＴＲｋからの供給電流を受けるＮチャネルＭＯＳトランジスタＮＴＲ１と、ＭＯＳトランジスタＮＴＲ１とカレントミラー回路を構成するＮチャネルＭＯＳトランジスタＮＴＲ２を含む。
FIG. 11 is a diagram showing an example of the configuration of reference
ＭＯＳトランジスタＰＴＲ０−ＰＴＲｋは、それぞれのゲートに、活性制御信号ＺＥＮ０−ＺＥＮｋを受ける。活性制御信号ＺＥＮ０−ＺＥＮｋは、動作モードに応じて図４に示す制御回路（３０）の制御の元にそれぞれの電圧レベル（論理レベル）が設定される。 MOS transistors PTR0-PTRk receive activation control signals ZEN0-ZENk at their gates. The activation control signals ZEN0 to ZENk are set to respective voltage levels (logic levels) under the control of the control circuit (30) shown in FIG. 4 according to the operation mode.
ＭＯＳトランジスタＮＴＲ１は、そのゲートおよびドレインが相互接続されて、ＭＯＳトランジスタＰＴＲ０−ＰＴＲｋからの供給電流を電圧に変換する。ＭＯＳトランジスタＮＴＲ２は、このＭＯＳトランジスタＮＴＲ１を流れる電流のミラー電流を流す。ミラー比が１であれば、ＭＯＳトランジスタＮＴＲ１およびＮＴＲ２に同じ大きさの電流が流れる。 MOS transistor NTR1 has its gate and drain interconnected to convert the supply current from MOS transistors PTR0 to PTRk into a voltage. MOS transistor NTR2 passes a mirror current of the current flowing through MOS transistor NTR1. If the mirror ratio is 1, the same current flows through the MOS transistors NTR1 and NTR2.
基準電圧発生回路３４は、さらに、電源電圧ＶＣＣよりも高い高電圧Ｖｐを生成するポンプ回路７６と、ポンプ回路７６の出力ノードとＭＯＳトランジスタＮＴＲ２の間に接続されるＰチャネルＭＯＳトランジスタＰＴＲｍと、ポンプ回路７６の出力ノードと基準電圧出力ノード７８の間に接続されるＰチャネルＭＯＳトランジスタＰＴＲｎと、基準電圧出力ノード７８と接地ノードの間に接続される抵抗素子ＲＺを含む。
Reference
ＭＯＳトランジスタＰＴＲｍはゲートおよびドレインが相互接続される。したがって、ＭＯＳトランジスタＰＴＲｍおよびＰＴＲｎによりカレントミラー段が構成され、このＭＯＳトランジスタＰＴＲｍを介して流れる電流のミラー電流が、ＭＯＳトランジスタＰＴＲｎを介して流れる。ミラー比が１であれば、ＭＯＳトランジスタＰＴＲｍおよびＰＴｎに同じ大きさの電流Ｉが流れる。 MOS transistor PTRm has a gate and a drain connected to each other. Therefore, a current mirror stage is formed by MOS transistors PTRm and PTRn, and a mirror current of a current flowing through MOS transistor PTRm flows through MOS transistor PTRn. If the mirror ratio is 1, the same current I flows through the MOS transistors PTRm and PTn.
図１１に示す基準電圧発生回路３４の構成において、活性制御信号ＺＥＮ０−ＺＥＮｋを動作モードに応じてそれぞれの電圧レベルを設定する。これにより、ＭＯＳトランジスタＮＴＲ１へ供給される電流を設定することができ、応じて、ＭＯＳトランジスタＮＴＲ２およびＰＴＲｍを介して流れるミラー電流量を調整することができる。したがって、基準電圧出力ノード７８からの基準電圧Ｖｒｅｆの電圧レベルは、抵抗素子ＲＺの抵抗値ＲＺとＭＯＳトランジスタＰＴＲｎを介して供給される電流Ｉの積Ｉ・ＲＺにより設定される。したがって、抵抗素子ＲＺを１つ用いても、この電流Ｉの電流値を調整することにより、基準電圧Ｖｒｅｆの電圧レベルを、例えば、１Ｖから６．３Ｖの範囲で調整することが可能となる。
In the configuration of reference
ＭＯＳトランジスタＰＴＲ０−ＰＴＲｋは、それぞれのサイズ（チャネル幅とチャネル長の比）が同じであってもよく、また、１倍、２倍、４倍、…のようにそのサイズ比が異なり、電流駆動量が異なる構成であってもよい。ＭＯＳトランジスタＰＴＲ０−ＰＴＲｋの供給する電流のステップ値に応じて、基準電圧Ｖｒｅｆの電圧レベルを変更することができる。 The MOS transistors PTR0 to PTRk may have the same size (ratio of channel width to channel length), and have different size ratios such as 1 time, 2 times, 4 times,. A different amount may be used. The voltage level of the reference voltage Vref can be changed according to the step value of the current supplied from the MOS transistors PTR0 to PTRk.
基準電圧発生回路３４においては、基準電圧Ｖｒｅｆは、単に図５以降に示す降圧回路内の差動増幅回路４４のＭＯＳトランジスタＰＱ１のゲート電圧を設定することが、要求されるだけである。ＭＯＳトランジスタＰＱ１のゲート容量は小さく、また、ＭＯＳトランジスタＰＱ１のゲートの入力インピーダンスは、ハイインピーダンスである。従って、基準電圧発生回路３４の駆動電流量は十分小さくすることができ、消費電流は十分に抑制される。また、抵抗素子ＲＺを１つ用いるだけであり、そのレイアウト面積は十分小さくすることができる。
In reference
ポンプ回路７６は、一例として、基準電圧発生回路３４に対して専用に設けられる。基準電圧のＶｒｅｆの駆動電流量小さいため、ポンプ回路７６のポンプ電流駆動力は、十分小さくすることができる。また、基準電圧Ｖｒｅｆの最大電圧（例えば６．３Ｖ）を生成することができればよく、ポンプ回路７６のレイアウト面積も十分小さくすることができる（素子サイズおよび容量素子のサイズは小さくすることができる）。このポンプ回路７６として、図４に示すチャージポンプ回路３２が用いられても良い。
As an example, the
基準電圧発生回路３４において、ＭＯＳトランジスタＰＴＲｎを介して流れる電流Ｉが小さくても、抵抗素子ＲＺの抵抗値が十分大きければ、電流Ｉの小さな変化により、基準電圧Ｖｒｅｆの電圧変化を大きくすることができる。また、抵抗素子ＲＺの抵抗値を充分大きくすることにより、このポンプ回路７６の消費電流は、充分に小さくすることができる。
In the reference
また、出力電圧Ｖｃｐｒがポンプ高電圧Ｖｃｐ電圧レベルのときには、基準電圧発生回路３４において、活性制御信号ＺＥＮ０−ＺＥＮｋを、すべてＨレベルに設定するとともにポンプ回路７６のポンプ動作を停止させる。これにより、基準電圧発生動作を停止させることができ、消費電流を低減することができる。
When output voltage Vcpr is at pump high voltage Vcp voltage level, reference
また、スタンバイ状態時などにおいて、活性制御信号ＺＥＮ０−ＺＥＮｋをすべてＨレベルに設定するとともにポンプ回路７６のポンプ動作を停止させてもよい。
Further, in the standby state or the like, all the activation control signals ZEN0 to ZENk may be set to the H level and the pump operation of the
図１２は、図３に示す内部電圧発生回路２８の構成を概略的に示す図である。図８において、内部電圧発生回路８０（２８）は、内部で利用される電圧に対応して、コントロールゲート電圧発生回路８２と、メモリセルゲート電圧発生回路８４と、ビット線電圧発生回路８６と、ソース線電圧発生回路８８とを含む。
FIG. 12 schematically shows a structure of internal
コントロールゲート電圧発生回路８２は、コントロールゲート線に伝達されるコントロールゲート電圧Ｖｃｇを生成する。コントロールゲート線は、メモリセルの選択トランジスタのコントロールゲートが接続される。書込および消去モード時には、選択時に例えば１Ｖに設定され、読出モード時には、電源電圧レベルまたはそれよりも高い３．５Ｖに設定される。
Control gate
メモリセルゲート電圧発生回路８４は、メモリゲート線Ｖｍｇに伝達されるメモリゲート電圧Ｖｍｇを伝達する。メモリゲート線には、メモリセルトランジスタのゲートが接続される。書込時において選択電圧として１１Ｖ、非選択電圧として３．５Ｖが利用される。読出時には、選択電圧として消去状態および書込状態のしきい値電圧の中間の電圧レベルの電圧が生成される。非選択電圧は、消去状態のしきい値電圧以下の電圧である。消去状態のしきい値電圧が負の値、すなわちメモリセルが過消去状態に設定される構成の場合には、読出時にはメモリゲート電圧Ｖｍｇは、選択／非選択に拘わらず接地電圧レベルに維持されても良い。消去時のメモリゲート電圧Ｖｍｇの選択電圧レベルは負電圧であり、これは別に設けられる負の高電圧を生成するチャージポンプ回路を利用して生成される。
Memory cell gate
ビット線電圧発生回路８６は、ビット線に伝達されるビット線電圧Ｖｂｌを生成する。このビット線電圧Ｖｍｇは、書込時および消去時において、非選択列のビット線電圧は、１．５Ｖでありおよび選択列のビット線電圧は、０．８Ｖである。また、読出時においてはビット線には読出電流を伝達するためのビット線読出電圧が伝達される。このビット線読出電圧は、読出時のコントロールゲート電圧よりも低い電圧レベルである。
Bit line
ソース線電圧発生回路８８は、ソース線に伝達されるソース線電圧Ｖｓを伝達する。ソース線電圧Ｖｓは、書込および消去時において、選択ブロックにおいては５Ｖ、非選択ブロックにおいては、１．５Ｖまたは接地電圧レベルである。書込および消去単位のブロックの構成に応じて、非選択時のソース線電圧Ｖｓの電圧レベルが設定される。読出時には、ソース線電圧Ｖｓは接地電圧レベルに維持される。なお、選択電圧および非選択電圧を対応の信号線に伝達する場合、そのドライバ（たとえばビット線ドライバ）のハイ側電源ノードおよびロー側電源ノードにそれぞれ選択電圧および非選択電圧またはその逆を伝達する。
Source line
図１２に示すように、各内部電圧ごとに、選択電圧レベルおよび非選択電圧レベルを設定することにより、各回路ごとに、動作モードに応じて必要とされる電圧を生成することができる。 As shown in FIG. 12, by setting a selection voltage level and a non-selection voltage level for each internal voltage, a voltage required according to the operation mode can be generated for each circuit.
また、これらの電圧発生回路８２、８４、８６および８８は、その内部構成は、先の実施の形態１から４に示す構成と同じであり、それぞれ同一構成を有する。実施の形態１から４に示す降圧回路および図１１に一例として示す基準電圧発生回路を１つのモジュールを、動作特性が保証されたライブラリとして登録する。各電圧発生回路８２、８４、８６および８８をこの登録モジュールを利用して構成する。これにより、動作特性が保証された小占有面積の内部電圧生成回路を容易に生成することができる。また、不揮発性メモリの内部構成の拡張時に、メモリブロック数が増大する場合にも、これらの内部電圧発生回路（内部降圧回路）を各メモリブロックに対して配置することにより、メモリ拡張に対応して内部電圧発生回路を拡張する場合にも、容易に対応することができる。
In addition, these
なお、上述の説明においては、ポンプ高電圧を生成するチャージポンプ回路もそれぞれ内部電圧に応じて設けられるように示す。しかしながら、ポンプ高電圧を生成するチャージポンプ回路が複数の内部電圧に対して共通に設けられ、各内部電圧に対応して降圧回路が配置される構成が用いられても良い。共通のチャージポンプ回路からのポンプ高電圧にしたがって、それぞれ基準電圧に従って降圧回路により、各内部電圧を生成する。 In the above description, the charge pump circuit that generates the pump high voltage is also provided according to the internal voltage. However, a configuration in which a charge pump circuit that generates a pump high voltage is provided in common for a plurality of internal voltages, and a step-down circuit is arranged corresponding to each internal voltage may be used. According to the pump high voltage from the common charge pump circuit, each internal voltage is generated by the step-down circuit according to the reference voltage.
また、上述の実施の形態においては、電源電圧ＶＣＣよりも高いポンプ高電圧Ｖｃｐを生成している。しかしながら、この内部電圧発生回路は、負の高電圧を生成する回路であってもよい。実施の形態１から４に示す降圧回路において、トランジスタの極性を反対とし、また電源ノードの電圧極性を反対にすることにより、負の高電圧を生成する内部電圧発生回路の降圧回路の構成は容易に実現される。 In the above-described embodiment, the pump high voltage Vcp higher than the power supply voltage VCC is generated. However, the internal voltage generation circuit may be a circuit that generates a negative high voltage. In the step-down circuit shown in the first to fourth embodiments, the structure of the step-down circuit of the internal voltage generation circuit that generates a negative high voltage is easy by making the polarity of the transistor opposite and the voltage polarity of the power supply node reversed. To be realized.
さらに、不揮発性メモリとしては、ＭＯＮＯＳ型メモリを示している。しかしながら、この発明に従う内部電圧発生回路の構成は、フローティングゲートの蓄積電荷量に応じてデータを記憶する不揮発性メモリに対しても適用することができる。 Further, a MONOS type memory is shown as the nonvolatile memory. However, the configuration of the internal voltage generation circuit according to the present invention can also be applied to a nonvolatile memory that stores data in accordance with the amount of charge accumulated in the floating gate.
この発明は、一般に、内部で複数種類の内部電圧を利用する半導体回路装置に対して適用することにより、低消費電流かつ低占有面積の内部電圧発生回路を実現することができる。特に、書込／消去等において高電圧を必要とする不揮発性メモリに、この発明に従う内部電圧発生回路を適用することにより、耐圧を保証しつつ低消費電流かつ低占有面積の内部電圧発生回路を実現することができる。また、この発明に従う不揮発性メモリを搭載するシステム・オン・チップ（ＳＯＣ）などの用途に適用することにより、システムの消費電流およびレイアウト面積を低減することができる。 In general, the present invention can be applied to a semiconductor circuit device that uses a plurality of types of internal voltages internally, thereby realizing an internal voltage generating circuit with low current consumption and a low occupied area. In particular, by applying the internal voltage generation circuit according to the present invention to a non-volatile memory that requires a high voltage in programming / erasing, etc., an internal voltage generation circuit having a low current consumption and a low occupation area while guaranteeing a withstand voltage can be obtained. Can be realized. In addition, the current consumption and layout area of the system can be reduced by applying to a use such as a system on chip (SOC) in which the nonvolatile memory according to the present invention is mounted.
なお、これまでの説明においては、内部電圧発生回路２８（８０）は、不揮発性メモリ内に設けられるように示している。しかしながら、ＳＯＣなどのように、１つの半導体チップ上に、複数のメモリおよびロジックが集積化される場合、この内部電圧発生回路（２８，８０）は、不揮発性メモリ４のブロック（マクロ）の外部に配置されてもよい。この場合、内部電圧発生回路を１つのマクロとしてチップ上に配置する。 In the description so far, the internal voltage generation circuit 28 (80) is shown to be provided in the nonvolatile memory. However, when a plurality of memories and logic are integrated on one semiconductor chip, such as SOC, this internal voltage generation circuit (28, 80) is external to the block (macro) of the nonvolatile memory 4. May be arranged. In this case, the internal voltage generation circuit is arranged on the chip as one macro.
１ 半導体集積回路装置、４ 不揮発性メモリ、ＭＣ メモリセル、ＳＴ 選択トランジスタ、ＭＴ メモリセルトランジスタ、２０ メモリセルアレイ、２２ 行選択駆動回路、２４ ソース線選択駆動回路、２６ ビット線選択駆動回路、２８，２８Ａ 内部電圧発生回路、３０ 制御回路、３２ チャージポンプ回路、３４ 基準電圧発生回路、３６ 降圧回路、４０，４２ 定電流源、４４ 差動増幅回路、４６ ドライブトランジスタ、５２，５３，５４ 耐圧緩和回路、ＰＱ１−ＰＱ６ ＰチャネルＭＯＳトランジスタ、ＮＱ１−ＮＱ４ ＮチャネルＭＯＳトランジスタ、５９ インバータ、６０ ＮチャネルＭＯＳトランジスタ、６４ 短絡用ＭＯＳトランジスタ、６５ 可変電流源、６６ セレクタ、７０ モード検出回路、７２ 緩和信号発生回路、７４ 駆動電流調整回路、７５ 降圧制御回路、７６ ポンプ回路、８０ 内部電圧発生回路、８２ コントロールゲート電圧発生回路、８４ メモリセルゲート電圧発生回路、８６ ビット線電圧発生回路、８８ ソース線電圧発生回路。
DESCRIPTION OF
Claims (5)
前記ポンプ回路の電圧出力線に結合され、前記ポンプ回路の電圧出力線と出力ノードとの間に電流を流す第１の電流源、
動作モードに応じて電圧レベルが設定される基準電圧を発生する基準電圧発生回路、
動作時、前記基準電圧発生回路からの基準電圧と前記出力ノードの電圧とを比較し、該比較結果に応じた信号を生成する比較回路、
前記比較回路の出力信号に従って前記出力ノードと参照電位ノードとの間に電流を流すドライバ素子、
前記ポンプ回路の電圧出力線と前記比較回路との間に結合され、前記比較回路の動作電流を流す第２の電流源、
前記第１の電流源と前記出力ノードとの間に接続され、前記第１の電流源と前記出力ノードとの間に電圧差を生じさせて前記第１の電流源に印加される電圧を緩和する第１の耐圧緩和回路、
前記第２の電流源と前記比較回路との間に接続され、前記第２の電流源と前記比較回路との間に電圧差を生じさせて前記比較回路の構成要素に印加される電圧を緩和する第２の耐圧緩和回路、および
前記出力モードと前記ドライブ素子との間に接続され、前記ドライブ素子に印加される電圧を緩和する第３の耐圧緩和回路を備える、内部電圧発生回路。 A pump circuit that generates a boosted voltage on the voltage output line by pump operation;
A first current source coupled to a voltage output line of the pump circuit and for passing a current between the voltage output line of the pump circuit and an output node;
A reference voltage generation circuit for generating a reference voltage whose voltage level is set according to the operation mode;
In operation, a comparison circuit that compares the reference voltage from the reference voltage generation circuit with the voltage of the output node, and generates a signal according to the comparison result;
A driver element for passing a current between the output node and a reference potential node in accordance with an output signal of the comparison circuit;
A second current source coupled between the voltage output line of the pump circuit and the comparison circuit, for flowing an operating current of the comparison circuit;
The voltage applied between the first current source and the output node is relaxed by causing a voltage difference between the first current source and the output node. A first withstand voltage relaxation circuit,
Connected between the second current source and the comparison circuit, and creates a voltage difference between the second current source and the comparison circuit, thereby relaxing the voltage applied to the components of the comparison circuit. An internal voltage generation circuit comprising: a second withstand voltage mitigating circuit; and a third withstand voltage mitigating circuit that is connected between the output mode and the drive element and that relaxes a voltage applied to the drive element.
前記内部電圧発生回路は、さらに、
短絡指示信号に従って、前記ポンプ回路の電圧出力線と前記出力ノードとを電気的に短絡する第１の短絡素子と、
前記前記短絡指示信号に従って前記第１の短絡素子と相補的に導通し、導通時、前記出力ノードと前記第２の比較入力ノードとを電気的に結合する第２の短絡素子と、
前記出力ノードと前記第２の比較入力ノードとの間に接続され、前記出力ノードと前記第２の比較入力ノードとの間に電圧差を生じさせる耐圧緩和素子とをさらに備える、請求項１記載の内部電圧発生回路。 The comparison circuit has a first comparison input for receiving the reference voltage and a second comparison input node coupled to the output node;
The internal voltage generation circuit further includes:
A first short-circuit element that electrically short-circuits the voltage output line of the pump circuit and the output node according to a short-circuit instruction signal;
A second short-circuit element that conducts complementarily with the first short-circuit element in accordance with the short-circuit instruction signal and electrically couples the output node and the second comparison input node when conducting;
2. The breakdown voltage reducing element connected between the output node and the second comparison input node, and generating a voltage difference between the output node and the second comparison input node. Internal voltage generator circuit.
前記内部電圧発生回路は、さらに、動作モードに従って前記可変電流源の供給電流量を設定するセレクタをさらに備える、請求項１または２に記載の内部電圧発生回路。 The first current source is a variable current source capable of changing a drive current amount,
The internal voltage generation circuit according to claim 1, further comprising a selector that sets a supply current amount of the variable current source according to an operation mode.
前記第２の耐圧緩和回路は、前記第２の電流源と前記出力ノードとの間に接続され、ゲートに前記第１の耐圧制御信号を受ける第１導電型の第２のトランジスタを備え、
前記第３の耐圧緩和回路は、前記出力ノードと前記ドライブ素子との間に接続され、ゲートに第２の耐圧制御信号を受ける第２導電型の第３のトランジスタを備える、請求項１から３のいずれかに記載の内部電圧発生回路。 The first breakdown voltage reduction circuit includes a first conductivity type first transistor connected between the first current source and a power supply node of the comparison circuit and receiving a first breakdown voltage control signal at a gate. ,
The second breakdown voltage relaxation circuit includes a second transistor of a first conductivity type that is connected between the second current source and the output node and receives the first breakdown voltage control signal at a gate.
The third breakdown voltage mitigating circuit includes a second conductivity type third transistor connected between the output node and the drive element and receiving a second breakdown voltage control signal at a gate. An internal voltage generation circuit according to any one of the above.
前記第２の耐圧緩和回路は、さらに、前記第２のトランジスタと前記第２の電流源の間の接続ノードの電圧をクランプする第２のクランプ素子を備え、
前記第３の耐圧緩和回路は、さらに、前記第３のトランジスタと前記ドライブ素子の間の接続ノードの電圧をクランプする第３のクランプ素子を備える、請求項４記載の内部電圧発生回路。 The first withstand voltage relaxation circuit further includes a first clamp element that clamps a voltage at a connection node between the first transistor and the first current source,
The second breakdown voltage relaxation circuit further includes a second clamp element that clamps a voltage at a connection node between the second transistor and the second current source,
5. The internal voltage generation circuit according to claim 4, wherein the third breakdown voltage relaxation circuit further includes a third clamp element that clamps a voltage at a connection node between the third transistor and the drive element.
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