JP2010067398A - 電子線装置 - Google Patents
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Abstract
【課題】積層型の電子放出素子を備えた電子線装置において、電子放出効率の向上を図る。
【解決手段】表面に凹部7を有する絶縁部材3と、絶縁部材3の側面と凹部7の内表面に跨って位置するカソード6と、該カソード6と対向するゲート5と該ゲート5上に形成された突出部8を備え、凹部7内に位置するカソード6の低電位面が凹部7の入り口から奥に向かってゲート5側に傾斜している構成とする。
【選択図】図1
【解決手段】表面に凹部7を有する絶縁部材3と、絶縁部材3の側面と凹部7の内表面に跨って位置するカソード6と、該カソード6と対向するゲート5と該ゲート5上に形成された突出部8を備え、凹部7内に位置するカソード6の低電位面が凹部7の入り口から奥に向かってゲート5側に傾斜している構成とする。
【選択図】図1
Description
本発明は、フラットパネルディスプレイに用いられる、電子を放出する電子放出素子を備えた電子線装置に関するものである。
従来より、カソードから出た電子の多数が対向するゲートに衝突、散乱した後に電子として取り出される電子放出素子が存在する。このような形態で電子を放出する素子として表面伝導型電子放出素子や積層型の電子放出素子が知られている。例えば、特許文献1及び2にはそれぞれ、積層型の電子放出素子が開示されている。
前記特許文献に開示された電子放出素子は、いずれも、電子放出効率向上の点でより一層の向上が望まれていた。
本発明は、高効率な電子放出素子を備えた電子線装置を提供することを目的とする。
本発明は、表面に凹部を有する絶縁部材と、
前記絶縁部材の、外表面と前記凹部の内表面とに跨って位置するカソードと、
前記絶縁部材の外表面に、前記カソードと対向して位置するゲートと、
前記ゲートを介して前記カソードと対向して位置するアノードとを有し、
前記カソードの前記凹部の前記内表面に位置する部分の表面と、前記カソードと前記ゲートとが互いに対向する領域の、前記凹部の開口側端部同士を結ぶ線を法線とする仮想平面とがなす角度θが、以下の式(1)を満たすことを特徴とする電子線装置である。
前記絶縁部材の、外表面と前記凹部の内表面とに跨って位置するカソードと、
前記絶縁部材の外表面に、前記カソードと対向して位置するゲートと、
前記ゲートを介して前記カソードと対向して位置するアノードとを有し、
前記カソードの前記凹部の前記内表面に位置する部分の表面と、前記カソードと前記ゲートとが互いに対向する領域の、前記凹部の開口側端部同士を結ぶ線を法線とする仮想平面とがなす角度θが、以下の式(1)を満たすことを特徴とする電子線装置である。
θ≧15×(h2/d)0.5+(230×Vf-0.6−35) (1)
(0°<θ<90°)
d:カソードとゲートとが互いに対向する領域の最短距離[nm]
h2:dと平行な方向におけるゲート側部材の高さ[nm]
Vf:駆動電圧[V]
(0°<θ<90°)
d:カソードとゲートとが互いに対向する領域の最短距離[nm]
h2:dと平行な方向におけるゲート側部材の高さ[nm]
Vf:駆動電圧[V]
本発明においては、電子放出時にゲートから離れる方向の力が大きくなり、電子が遠くに飛びやすくなり、ゲートに吸収される電子がなくなり、100%の電子放出効率が得られる。
以下に図面を参照して、本発明の実施形態を例示的に詳しく説明する。但し、この実施形態に記載されている構成部品の寸法、材質、形状、その相対配置などは、特に特定的な記載がない限りは、この発明の範囲をそれらのみに限定する趣旨のものではない。
本発明の電子線装置は、電子を放出する電子放出素子と、該電子放出素子から放出された電子が到達するアノードとを備えており、該アノードの外側にさらに蛍光体等の発光部材を配置することで画像表示装置が構成される。
図1は本発明の電子線装置の好ましい一実施形態に係る電子放出素子の構成を模式的に示す図であり、(a)は平面模式図、(b)は(a)のA−A’断面模式図である。図中、1は基板、2は電極、3は絶縁層3a,3bからなる絶縁部材、5はゲート、6は電極2に電気的に接続された導電性材料で形成されたカソードであり、7は絶縁部材3に設けられた凹部である。カソード6は、絶縁部材3の外表面である側壁面から内表面に跨って位置している。8はカソード6と同様の材料でゲート5上に設けられた突出部であり、該突出部8はゲート5と合わせてゲートとして機能する。当該構成において、カソード6の表面が電子を引き出す電圧の低電位側に設定され、突出部8が高電位側に設定される。本例において、突出部8はゲートの一部でもあり、突出部8とゲート5を合わせてゲートと呼ぶこともできるが、本例においては、便宜上、突出部8とゲート5とを合わせて高電位側構造物と呼ぶ。
図2は図1におけるA−A’断面の凹部7とその周辺を拡大した図である。図2に示すように、凹部7は少なくとも、低電位面28、高電位面27、及び絶縁層3bの側面とで構成されており、低電位面28及び高電位面27は、カソード6と、高電位側構造物とが互いに対向する領域である。ここで、高電位側構造物の高電位面27の、凹部7の開口側端部をB、カソード6の低電位面28の、凹部7の開口側端部をAとする。尚、図2においては、高電位面27はカソード5内に限定されているが、本発明では高電位面27が突出部8側にまで延びて、突出部8に端部Bが設定される場合もある。
低電位面28は、凹部7内で低電位を規定している面である。高電位面27は、凹部7内で高電位を規定している面である。また、低電位面28或いは高電位面27が凸凹である場合には、それぞれ凸凹の最上面をつないだ曲面を低電位面28或いは高電位面27とする。一般に、凸凹は数nm程度である。
また図2中、低電位面28と高電位面27の最短距離を凹部7の間隙dとする。凹部7の間隙dに関して、低電位面28或いは高電位面27に突起物がある場合には、それを含めたときの最短距離とする。h2は、dと平行な方向におけるゲート側部材の高さを表しており、本例ではゲート5と突出部8を含めた高電位側構造物の高さである。高電位側部材は本例のように電位規定されていても良いし、絶縁体のように電位規定されていなくても良い。
カソード6の側面29は、凹部7の外側の、絶縁部材3の外表面の低電位側(即ち、本例では絶縁層3aの外表面)に沿って電位が規定されている面を指す。また、突出部8の側面30は、高さh2が示す範囲以内で凹部7の外側の、高電位側構造物(ゲート5及び突出部8)に沿って電位が規定されている面を指す。これらの低電位側の側面29或いは高電位側の側面30が凸凹を有する場合、それぞれ凸凹の最上面をつないだ曲面を低電位面の側面29或いは高電位面の側面30とする。一般に、凸凹は数nm程度である。尚、図中、高電位側の側面30と高電位面27との間をつなぐ傾斜した領域は側面30に含まれ、低電位側の側面29と低電位面28との間をつなぐ傾斜した領域は側面29に含まれるものとする。よって、点Aはカソード6の低電位面28と側面29との交点、点Bは高電位側構造物の高電位面27と側面30との交点である。
そして、点Aと点Bとをつなぐ線分ABを、凹部7の入り口とし、本発明では、低電位面28が線分ABを法線とする仮想平面に対し、凹部7の入り口から奥に行くに従って、高電位側に傾斜している構成となっている。また、低電位面28と、上記仮想平面とのなす角度(低電位面28の傾斜角度)θは、0°<θ<90°である。
図3は、図1の電子放出素子を備えた本発明の電子線装置の電源の供給配置を示している。ここでVfは突出部8とカソード6の間に印加される電圧、Ifは突出部8とカソード6の間に流れる素子電流、Vaはカソード6とアノード20の間に印加される電圧、Ieはカソード6とアノード20の間に流れる電子放出電流である。図3に示されるように、本発明の電子線装置においては、アノード20はゲート5を介してカソード6と対向する位置にゲート5から所定の距離を置いて(基板1からHの距離)に配置される。
ここで、電子放出効率(η)とは素子に電圧を印加した時に検出される素子電流(If)と真空中に取り出される電子放出電流(Ie)を用いて、一般にはη=Ie/(If+Ie)で与えられる。
次に、図4を使って、本発明の構成による電子放出の高効率化の効果について説明する。
電子放出効率の向上は、高電位側構造物での電子の散乱回数を減少させるような構成で実現される。散乱回数の減少が高効率化となるのは、以下のような理由である。
電子は、散乱時に、導電性部材であるゲート5及び突出部8に吸収される場合がある。また、一回の散乱では吸収されなくても、散乱を繰り返すことで、徐々にエネルギーを失い、その結果吸収されることもある。つまり、散乱回数を減少させることで、導電性部材に吸収される電子を減らし、より多くの電子をアノード20に到達させることができる。
図4(a)は、凹部7内の低電位面28を基板1の表面と平行に構成した電子放出素子の断面図を示し、図4(b)は本発明の電子放出素子の断面図を示している。破線11、12は各素子において放出された電子の電子軌道の一例を表している。fは、電子がカソード6から出射してから、1回目の散乱までの飛翔距離を表している。また、図5(a)、(b)にそれぞれ図4(a)、(b)の凹部7近傍の拡大図を示す。図中、破線22は等電位線であり矢印25は電子が出射位置24で受ける力の方向を示している。
図4(a)、図5(a)に示すように、低電位面28が基板1の表面に平行な場合、電子の出射位置24での等電位線22は、線分ABを法線とする仮想平面とほぼ平行になっている。しかし、図4(b)、図5(b)に示すように、本発明の構成を用いると、電子の出射位置24での等電位線22は、線分ABを法線とする仮想平面に対し、傾斜角θの角度を持っている。電子は等電位線22に対して垂直方向の力を受けるため、電子が出射位置24で受ける方向が、低電位面28の傾斜角度θによって異なってくる。
図5(a)の矢印25に示されるように、当該構成では電子が出射位置24でゲート5や突出部8に引きつけられる力を強く受けるため、飛翔距離fが小さくなる。そのため、電子はゲート5または突出部8で数回の散乱(多重散乱)を繰り返した後、アノード20へ到達する。
しかし、図5(b)の矢印25に示されるように、本発明の構成では、出射位置24でゲート5や突出部8から離れる方向への力が大きくなり、飛翔距離fが大きくなる。このため、ゲート5及び突出部8での電子の散乱回数が減少、或いはゲート5及び突出部8で散乱することなくアノード20へと到達することで、高効率化効果が得られる。
つまり、本発明のように凹部7の入り口から奥に行くに従い、低電位面28を高電位側に傾斜させることで、電子放出効率の向上を図ることができるのである。
図4(b)中のwは凹部7内の低電位面28の、入り口から奥方向の電位規定する距離を表している。高効率化を図るには、出射位置24近傍の等電位線22が、線分ABを法線とする仮想平面に対し傾斜角θを持っていなければならない。そのため、wはある程度の長さが必要で、好ましくはwが10nm以上である。
さらに、本発明においては、以下の条件式により、臨界的効果が得られる。
本発明の構成は主として、傾斜角θ、電圧Vf、凹部7の間隙d、ゲート側部材の高さh2で特性が決定される。θは、前述の理由より、角度が大きくなると電子放出方向が変わり、飛翔距離fが大きくなる。Vf及びdは、Vfの増加或いはdの減少に従って、電子のエネルギーが大きくなり、飛翔距離fが大きくなる。
また、h2が小さくなると高電位側積層体の厚さが薄くなって、電子が衝突し難くなるので散乱回数が減少する。h2が電子の1回目の散乱までの飛翔距離f未満、つまりh2<fとなることで、電子は散乱しないでアノード20へ到達する。そして、全電子が散乱なしでアノードに到達する構成にすることで、臨界的な高効率効果を得ることができる。
本構成において、散乱の挙動の詳細な検討を行った結果、Vf、dとh2を用いた関数により傾斜角θを表すことができた。即ち、放出部近傍の形状や駆動条件の効果により、効率が臨界的に向上し、電子散乱が0%で電子放出効率(η)が100%(If=0)となる条件が存在することが明らかになった。
図6は、効率が臨界的に向上する領域を、h2/dと傾斜角θの関係で模式的に表した図である。図6中の近似曲線16は、臨界点を、h2/dと傾斜角θの関係で模式的に表した近似曲線である。図6に示すように、h2/dが小さくなると、臨界点となるために必要なθは小さくなる。これは、前述したようにh2/dが小さくなると、飛翔距離fが長くなり、高効率となるためである。
図7は、効率が臨界的に向上する領域を、Vfと傾斜角θの関係で模式的に表した図である。図7中の近似曲線17は、臨界点を、Vfと傾斜角θの関係で模式的に表した近似曲線である。図7に示すように、Vfが大きくなると、臨界点となるθは小さくなる。これは、前述したようにVfが大きくなると、飛翔距離fが長くなり、高効率となるためである。
図6及び図7において、近似曲線16または近似曲線17よりも傾斜角θが大きい、つまり各図中のハッチング領域は、効率100%となる領域を表している。
効率100%となるθの条件は、h2/dとVfを用いた、以下の式(1)で表される。
θ≧15×(h2/d)0.5+(230×Vf-0.6−35) (1)
ここで、θの単位はdeg[°]、d及びh2の単位は[nm]、Vfの単位は[V]である。
ここで、θの単位はdeg[°]、d及びh2の単位は[nm]、Vfの単位は[V]である。
それぞれの作用、効果を示す。
本発明において、上記式(1)を満たし、電子放出効率が100%となる効果が得られる電子放出素子の構造は、他にもいくつか考えられる。図8乃至図11に形状例を示す。
図8(a)乃至(c)に示すように、凹部7内の高電位面27は低電位面28と比較し、効率への影響が小さいため、低電位面28の傾斜と平行でなくてもよい。この構成は本発明の基本的な構成と同様の効果が得られるが、高電位面27も入り口から奥に行くに従って上方に傾斜した方が、電子放出位置を入り口近くに形成出来るので、より好ましい。
図9に示すように、ゲート5、絶縁層3aの加工後の側面23が傾斜していてもよい。この構成は本発明の基本的な構成と同様の効果が得られる。
図10(a)及び(b)に示すように、ゲート5の加工後の側面が上方に行くに従って引っ込んでいてもよい。図のように、凹部7の端部をつないだ線分の延長線と高電位面の側面30がなす角を、傾斜角θCとする。傾斜角θCは、高さh2ほどの効果はないが、その角度が大きいほど電子が衝突し難くなるため、高効率となる。
図11(a)及び(b)に示すように、本発明の効果が得られる範囲においては、ゲート5の加工後の側面が上方に行くに従って若干せり出していてもよい。図のように、凹部7の端部をつないだ線分の延長線と高電位面の側面30がなす角を、傾斜角θDとする。傾斜角θDは、前述の理由より小さい方が好ましく、5°以内であることがより好ましい。
次に、本発明に係る電子放出素子の製造方法について説明する。
図12は、図1の電子放出素子の製造工程を順に示した模式図である。
基板1は素子を機械的に支えるための基板であり、石英ガラス、Na等の不純物含有量を減少させたガラス、青板ガラス及び、シリコン基板が好ましく用いられる。基板1の機能としては、機械的強度が高いだけでなく、ドライエッチング、ウェットエッチング、現像液等のアルカリや酸に対して耐性があり、ディスプレイパネルのような一体ものとして用いる場合は成膜材料や他の積層部材と熱膨張差が小さいものが望ましい。また熱処理に伴いガラス内部からのアルカリ元素等が拡散しづらい材料が望ましい。
〈工程1〉
最初に、図12(a)に示すように基板1上に絶縁層3a、3bを積層する。またこの時、絶縁層3aの上面を、サンドブラスト等により、基板1表面に対して傾斜させた斜面に加工する。そして、絶縁層3b及びゲート5を積層する。斜面形成方法は、例えばエッチング手法等の加工法や、絶縁層の多層構造による形成方法でも形成される。
最初に、図12(a)に示すように基板1上に絶縁層3a、3bを積層する。またこの時、絶縁層3aの上面を、サンドブラスト等により、基板1表面に対して傾斜させた斜面に加工する。そして、絶縁層3b及びゲート5を積層する。斜面形成方法は、例えばエッチング手法等の加工法や、絶縁層の多層構造による形成方法でも形成される。
絶縁層3aは、加工性に優れる材料からなる絶縁性の膜であり、例えばSiN(SixNy)やSiO2である。その形成方法はスパッタ法等の一般的な真空成膜法、CVD法、真空蒸着法で形成され、厚さとしては、数nm乃至数十μmの範囲で設定され、好ましくは数十nm乃至数百nmの範囲で選択される。
絶縁層3bは、絶縁層3aと同様に加工性に優れる材料からなる絶縁性の膜であり、例えばSiN(SixNy)やSiO2である。また、その形成方法は一般的な真空成膜法、例えばCVD法、真空蒸着法或いはスパッタ法で形成され、その厚さとしては、5nm乃至500nmの範囲で設定され、好ましくは5nmから50nmの範囲で選択される。尚、絶縁層3aと絶縁層3bを積層した後に凹部7を形成する必要があるため、絶縁層3aと絶縁層3bとの間にはエッチングに対して異なるエッチング量を持つように設定されなければならない。望ましくは絶縁層3aと絶縁層3bとの間には選択比として10以上が望ましく、できれば50以上とれることがのぞましい。
絶縁層3aは、例えばSixNyを用い、絶縁層3bは例えばSiO2等絶縁性材料で構成し、或いはリン濃度の高いPSG、ホウ素濃度の高いBSG膜等で構成する事ができる。
ゲート5は導電性部材であり、蒸着法、スパッタ法等の一般的真空成膜技術により形成されるものである。
加えて、高い熱伝導率があり、融点が高い材料が望ましい。例えば、Be,Mg,Ti,Zr,Hf,V,Nb,Ta,Mo,W,Al,Cu,Ni,Cr,Au,Pt,Pd等の金属または合金材料が用いられる。また、TiC,ZrC,HfC,TaC,SiC,WC等の炭化物、HfB2,ZrB2,LaB6,CeB6,YB4,GdB4等の硼化物、TiN,ZrN,HfN、TaN等の窒化物、Si,Ge等の半導体も用いられる。さらに、有機高分子材料、アモルファスカーボン、グラファイト、ダイヤモンドライクカーボン、ダイヤモンドを分散した炭素及び炭素化合物等も適宜選択される。
また、ゲート5の厚さとしては、5nm乃至500nmの範囲で設定され、好ましくは50nm乃至500nmの範囲で選択される。
〈工程2〉
図12(b)に示すように、積層の後にフォトリソグラフィー技術によりゲート5上にレジストパターン(不図示)を形成した後、エッチング手法を用いてゲート5、絶縁層3b、絶縁層3aを順に加工する。
図12(b)に示すように、積層の後にフォトリソグラフィー技術によりゲート5上にレジストパターン(不図示)を形成した後、エッチング手法を用いてゲート5、絶縁層3b、絶縁層3aを順に加工する。
このようなエッチング加工では一般的にエッチングガスをプラズマ化して材料に照射することで材料の精密なエッチング加工が可能なRIE(Reactive Ion Etching)が用いられる。
この時の加工ガスとしては、加工する対象部材としてフッ化物を作る場合はCF4、CHF3、SF6のフッ素系ガスが選ばれる。またSiやAlのように塩化物を形成する場合はCl2、BCl3などの塩素系ガスが選ばれる。またレジストとの選択比を取るため、エッチング面の平滑性の確保或いはエッチングスピードを上げるために水素や酸素、アルゴンガスなどが随時添加される。
〈工程3〉
図12(c)に示すようにエッチング手法を用いて、絶縁層3bに凹部7を形成する。
図12(c)に示すようにエッチング手法を用いて、絶縁層3bに凹部7を形成する。
エッチングの手法は例えば絶縁層3bがSiO2からなる材料であれば通称バッファーフッ酸(BHF)と呼ばれるフッ化アンモニウムとフッ酸との混合溶液を用いる。また、絶縁層3bがSixNyからなる材料であれば熱リン酸系エッチング液でエッチングすることが可能である。
凹部7の絶縁部材3側面からの距離(深さ)は、素子形成後のリーク電流に深く関わり深く形成するほどリーク電流の値が小さくなるが、あまり距離を深く形成するとゲート5が変形する等の課題が発生するため、30nm乃至200nm程度で形成される。
〈工程4〉
図12(d)に示すように絶縁層3aにカソード6、ゲート5上にカソード6と同一の突出部8をゲート5に付着させる。
図12(d)に示すように絶縁層3aにカソード6、ゲート5上にカソード6と同一の突出部8をゲート5に付着させる。
突出部8は導電性があり、電界放出する材料であればよく、一般的には2000℃以上の高融点、5eV以下の仕事関数材料であり、酸化物等の化学反応層を形成しづらい或いは簡易に反応層を除去可能な材料が好ましい。このような材料として例えば、Hf,V,Nb,Ta,Mo,W,Au,Pt,Pd等の金属または合金材料、TiC,ZrC,HfC,TaC,SiC,WC等の炭化物、HfB2,ZrB2,LaB6,CeB6,YB4,GdB4等の硼化物が用いられる。また、TiN,ZrN,HfN、TaN等の窒化物、アモルファスカーボン、グラファイト、ダイヤモンドライクカーボン、ダイヤモンドを分散した炭素及び炭素化合物等が挙げられる。
カソード6及び突出部8の形成方法としては蒸着法、スパッタ法等の一般的真空成膜技術により形成されるものである。前述したように、本発明においては効率良く電子を取り出すためカソード形状が最適な形状になるように、蒸着の角度と成膜時間、形成時の温度及び形成時の真空度を制御して形成する必要がある。
〈工程5〉
図12(e)に示すようにカソード6と電気的な導通を取るために電極2を形成する。
図12(e)に示すようにカソード6と電気的な導通を取るために電極2を形成する。
この電極2は、前記カソード6と同様に導電性を有しており、蒸着法、スパッタ法等の一般的真空成膜技術、フォトリソグラフィー技術により形成される。電極2の材料は、例えば、Be,Mg,Ti,Zr,Hf,V,Nb,Ta,Mo,W,Al,Cu,Ni,Cr,Au,Pt,Pd等の金属または合金材料が用いられる。また、TiC,ZrC,HfC,TaC,SiC,WC等の炭化物、HfB2,ZrB2,LaB6,CeB6,YB4,GdB4等の硼化物、TiN,ZrN,HfN等の窒化物も用いられる。さらに、Si,Ge等の半導体、有機高分子材料、アモルファスカーボン、グラファイト、ダイヤモンドライクカーボン、ダイヤモンドを分散した炭素及び炭素化合物等からも適宜選択される。
電極2の厚さとしては、数十nm乃至数mmの範囲で設定され、好ましくは数十nm乃至数μmの範囲で選択される。
電極2及びゲート5は、同一形成方法でも異種方法でも良いが、ゲート5はカソード2に比べてその膜厚が薄い範囲で設定される場合があり、低抵抗材料が望ましい。
(実施例1)
図13に示す工程に従って、本発明の電子放出素子を作製した。
図13に示す工程に従って、本発明の電子放出素子を作製した。
基板1としてはプラズマディスプレイ用に開発された低ナトリウムガラスであるPD200を用いた。
最初に、図13(a)に示すように基板1上に絶縁層3aを積層した。またこの時、絶縁層3aをサンドブラストにより、上面を基板水平面に対して斜面に加工した。そして、絶縁層3b及びゲート5を積層した。
絶縁層3aとしては、SiN(Si3N4)膜をスパッタ法にて形成し、その厚さとしては、500nmであった。そして、上面の基板水平面に対する角度θEはおよそ20°の角度で形成した。
絶縁層3bとしては、スパッタ法により厚さ30nmのSiO2膜を形成した。
ゲート5としては、スパッタ法により厚さ30nmのTaN膜を形成した。
図13(b)に示すように、積層の後にフォトリソグラフィー技術によりゲート5上にレジストパターンを形成したのち、ドライエッチング手法を用いてゲート5、絶縁層3b、絶縁層3aを順に加工した。
この時の加工ガスとしては、絶縁層3a、3b及びゲート5は前述のようにフッ化物を作る材料が選択されているためCF4系のガスを用いた。このガスを用いてRIEを行った結果、素子の絶縁層3a,3b及びゲート5の側面のエッチング後の角度は基板水平面に対しておよそ80°の角度で形成されていた。
レジストを剥離した後、図13(c)に示すようにBHFを用いて深さ約70nmになるようにエッチング手法を用いて、絶縁層3bにのみ凹部7を形成した。
次に、図13(d)に示すようにカソード6を絶縁層3aに付着させ、ゲート5上にカソード6と同一の材料である突出部8をゲート5にも付着させた。本例では成膜方法としてEB蒸着法を用いた。本形成方法では、蒸着を斜め方向からMoが入射するように行い、ゲート5の上面及び側面、絶縁層3aのRIE加工後の側面及び凹部7内に、付着するようにした。
その後、カソード6上にフォトリソグラフィー技術によりレジストパターンを形成し、ドライエッチング手法を用いてカソード6を加工した。この時の加工ガスとしては、カソード6の材料として用いたMoはフッ化物を作るためCF4系のガスが用いられた。
断面TEMによる解析の結果、図1におけるカソード6とゲート5間の凹部7の間隙dは10nmであった。
次に図13(e)に示すように、電極2としてスパッタ法により厚さ500nmの銅(Cu)を膜を形成した。
以上の方法で素子を形成した。図14に部分斜視図を示す。
得られた素子に、図3に示したようにアノード20と電源を接続し、電子放出特性を評価した。
ここで、本構成の特性を評価した結果、駆動電圧Vf=26Vで平均の電子放出電流Ieは1.5μA、平均電子放出効率η=100%の素子が得られた。
素子の凹部近傍を断面TEMにて観察した結果、図15のような形状となっていた。図15において、θUは線分ABを法線とする仮想平面と凹部7内の高電位面27とのなす角度を表す。また、θAは基板水平面に対して凹部7外表面の高電位側の側面30がなす角度を、θBは基板水平面に対して凹部7外表面の低電位側の側面29がなす角度をそれぞれ表す。
各パラメータの値を抽出した結果、θ=θU=30°、θA=80°、θB=80°、h2=40nm、d=10nmであった。
上記パラメータを式(1)に代入すると、θ≧28°となり、本例の素子においてθが式(1)を満たしていることがわかった。
上記と同様の製造方法及び評価方法により、さらに、以下のような検討を行った。
Vf及びh2/d変化による、電子放出効率100%になるθの条件との関係を調べた。θは5°ごとに変化させた。
図19(a)、(b)に、h2/d変化時の、電子放出効率100%となる臨界点θを、2種類のVf(26V、36V)条件で示した。h2/d変化は、具体的にはd=10nmと固定したまま、h2を20nm乃至100nmの範囲で20nmごとに変化させた。図19(a)にVf=26V時の臨界点を示した。また、図19(b)にVf=36Vの時の臨界点を示した。図19(a)中の近似曲線18は、式(1)を用いてVf=26Vの時のθの臨界点を描いた近似曲線であり、図19(b)中の近似曲線19は、同様にしてVf=36Vの時のθの臨界点を描いた近似曲線である。また各図中の「○」は効率100%が得られ、「△」は効率100%未満となった条件である。
さらに、Vfを変化させた時の、電子放出効率が100%になる条件を調べた。Vfは15V、26V、36V、50Vと変化させた。図20に、Vf変化時の、効率100%となる臨界点θを示した。近似曲線20は式(1)を用いてVf変化時(h2/d=6)のθの臨界点を描いた近似曲線である。また図19と同様、図中の「○」は効率100%が得られ、「△」は効率100%未満となった条件である。
(比較例1)
図21、図22に示す工程に従って、電子放出素子を作製した。
図21、図22に示す工程に従って、電子放出素子を作製した。
最初に、図21(a)に示すように、基板1上に厚さ300μmのAlNからなる絶縁層41を積層した。
次に、図21(b)に示すように、積層の後にフォトリソグラフィー技術により絶縁層41上にレジストパターン42を形成し、図21(c)に示すように、ウェットエッチング手法を用いて絶縁層41を加工し、斜面を形成した。
その御、図21(d)に示すように、レジストパターン42を剥離し、BHF(フッ酸エッチング)を行い、さらに、図21(e)に示すように絶縁層3a、絶縁層3b及びゲート5を積層した。各層の素材は実施例1と同様である。積層の後にフォトリソグラフィー技術によりゲート5上にレジストパターンを形成したのち、ドライエッチング手法を用いて、ゲート5、絶縁層3b、絶縁層3aを順に加工した。
レジストパターン14を剥離した後〔図21(f)〕、図22(g)に示すようにBHFを用いて深さ約70nmになるようにエッチング手法を用いて、絶縁層3bにのみ凹部7を形成した。
図22(h)に示すように、EB蒸着法を用いて、モリブデン(Mo)を材料としたカソード6を絶縁層3aに付着させた。またこの時、ゲート5上にもカソード6と同一の材料の突出部8を付着させた。本形成方法では、蒸着を斜め方向からMoが入射するように行い、ゲート5の上面及び側面、絶縁層3aのRIE加工後の側面及び凹部7内に、Moが付着するようにした。その際の条件は実施例1と同様にした。
次に図22(i)に示すように、スパッタ法により厚さ500nmの銅を積層して電極2を形成した。
以上の方法で素子を形成した後、図3に示した構成で電子放出特性を評価した。その結果、駆動電圧Vf=26Vで平均の電子放出電流Ieは1.5μA、電子放出効率η=20.1%であった。
素子の凹部近傍を断面TEMにて観察した結果、実施例1と同様に図15のような形状であった。各パラメータの値を抽出した結果、θ=θU=5°、θA=60°、θB=80°、h2=40nm、d=10nmであり、θが式(1)を満たしていないことがわかった。
上記と同様の製造方法及び評価方法により、さらに、θ(=θU)を15°、25°と変化させて検討を行った。その結果、電子放出効率はそれぞれθ=15°で21.3%、θ=25°で22.2%で、θが大きくなるほど電子放出効率は向上したが、100%には至らなかった。
(比較例2)
図16に示す構成の電子放出素子を作製した。
図16に示す構成の電子放出素子を作製した。
最初に、実施例1と同様にして基板1上に絶縁層3aを積層し、上面は斜面に加工しないまま、続けて絶縁層3b及びゲート5を積層した。
この後は、図12(b)乃至(e)に示した実施例1の工程と同様にして電子放出素子を作製し、図16に示す構成で電子放出特性を評価した。その結果、駆動電圧26Vで平均の電子放出電流Ieは1.5μA、電子放出効率η=19.6%であった。
素子の凹部近傍を断面TEMにて観察した結果、図18のような形状であった。各パラメータの値を抽出した結果、θ=θU=0°、θA=90°、θB=90°、h2=40nm、d=10nmであった。
1 基板
2 電極
3 絶縁部材
3a,3b 絶縁層
5 ゲート
6 カソード
8 突出部
7 凹部
20 アノード
2 電極
3 絶縁部材
3a,3b 絶縁層
5 ゲート
6 カソード
8 突出部
7 凹部
20 アノード
Claims (1)
- 表面に凹部を有する絶縁部材と、
前記絶縁部材の、外表面と前記凹部の内表面とに跨って位置するカソードと、
前記絶縁部材の外表面に、前記カソードと対向して位置するゲートと、
前記ゲートを介して前記カソードと対向して位置するアノードとを有し、
前記カソードの前記凹部の前記内表面に位置する部分の表面と、前記カソードと前記ゲートとが互いに対向する領域の、前記凹部の開口側端部同士を結ぶ線を法線とする仮想平面とがなす角度θが、以下の式(1)を満たすことを特徴とする電子線装置。
θ≧15×(h2/d)0.5+(230×Vf-0.6−35) (1)
(0°<θ<90°)
d:カソードとゲートとが互いに対向する領域の最短距離[nm]
h2:dと平行な方向におけるゲート側部材の高さ[nm]
Vf:駆動電圧[V]
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