JP2012033657A - 半導体装置 - Google Patents
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Abstract
【解決手段】第2のベース領域116は、ディープウェル112の表層に形成されており、平面視において第1のベース領域114とシンカー110との間に位置している。そして第2のベース領域116は、第1のベース領域114に接続しており、第1のベース領域116よりも不純物濃度が高く、かつ第1のベース領域116よりも深さが浅い。埋込層108は、半導体層106に形成され、上面がディープウェル112及びシンカー110に接しており、ディープウェル112よりも不純物濃度が高い。
【選択図】図1
Description
前記半導体層に形成された第1導電型のディープウェルと、
前記ディープウェルの表層の一部に形成された第1の第2導電型不純物層と、
前記第1の第2導電型不純物層の表層の一部に形成された第1の第1導電型不純物層と、
前記半導体層のうち前記ディープウェルに接する位置に設けられた第2の第1導電型不純物層と、
前記ディープウェルの表層に形成され、平面視において前記第1の第2導電型不純物層と前記第2の第1導電型不純物層との間に位置し、前記第1の第2導電型不純物層に接続しており、前記第1の第2導電型不純物層よりも不純物濃度が高く、前記第1の第2導電型不純物層よりも深さが浅い第2の第2導電型不純物層と、
前記半導体層に形成され、上面が前記ディープウェル及び前記第2の第1導電型不純物層に接しており、前記ディープウェルよりも不純物濃度の高い第1導電型の埋込領域と、
を備える半導体装置が提供される。
102 半導体基板
104 エピタキシャル層
106 半導体層
108 埋込層
108a 不純物注入領域
110 シンカー
112 ディープウェル
114 第1のベース領域
116 第2のベース領域
118 ベース引出領域
119 シリサイド
120 エミッタ領域
122 コレクタ引出領域
123 シリサイド
124 素子分離膜
130 第1の保護膜
132 第2の保護膜
134 第3の保護膜
136 第4の保護膜
150 トランジスタ
152 ソース領域
154 ドレイン領域
156 第1のチャネル領域
158 第2のチャネル領域
160 ゲート電極
200 半導体装置
202 半導体基板
204 エピタキシャル層
206 半導体層
208 埋込層
210 シンカー
212 ディープウェル
214 第1のベース領域
216 第2のベース領域
218 ベース引出領域
220 エミッタ領域
222 コレクタ引出領域
Claims (5)
- 半導体層と、
前記半導体層に形成された第1導電型のディープウェルと、
前記ディープウェルの表層の一部に形成された第1の第2導電型不純物層と、
前記第1の第2導電型不純物層の表層の一部に形成された第1の第1導電型不純物層と、
前記半導体層のうち前記ディープウェルに接する位置に設けられた第2の第1導電型不純物層と、
前記ディープウェルの表層に形成され、平面視において前記第1の第2導電型不純物層と前記第2の第1導電型不純物層との間に位置し、前記第1の第2導電型不純物層に接続しており、前記第1の第2導電型不純物層よりも不純物濃度が高く、前記第1の第2導電型不純物層よりも深さが浅い第2の第2導電型不純物層と、
前記半導体層に形成され、上面が前記ディープウェル及び前記第2の第1導電型不純物層に接しており、前記ディープウェルよりも不純物濃度の高い第1導電型の埋込領域と、
を備える半導体装置。 - 請求項1に記載の半導体装置において、
前記第1の第2導電型不純物層の表層に形成され、前記第1の第1導電型不純物層に接しており、前記第1の第2導電型不純物層より不純物濃度が高い第3の第2導電型不純物層をさらに備える半導体装置。 - 請求項2に記載の半導体装置において、
前記第1の第1導電型不純物層と前記第3の第2導電型不純物層に連続して形成されるシリサイドをさらに備える半導体装置。 - 請求項2又は3に記載の半導体装置において、
前記第1の第1導電型不純物層及び前記第3の第2導電型不純物層と、前記第2の第1導電型不純物層とを分離する素子分離膜をさらに備える半導体装置。 - 請求項1〜4のいずれか一項に記載の半導体装置において、
前記第2の第2導電型不純物層は、前記第2の第1導電型不純物層に、アバランシェブレークダウン電圧以下の所定の電圧が印加されたときに完全に空乏化される半導体装置。
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