JP2010054455A - 半導体試験装置及びテストボード - Google Patents
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Abstract
【課題】装着されたテストボードに関するボード情報を誤り無く取得することができ、試験効率を高めることができる半導体試験装置、及び当該装置で用いられるテストボードを提供する。
【解決手段】半導体試験装置12は、DUT40の試験を行う試験装置20と、試験装置20に対して着脱自在に構成されてDUT40と試験装置20とを電気的に接続するテストボード30とを備える。テストボード30は、テストボード30に関する各種情報であるボード情報Bの制御を行う制御回路31を備えており、試験装置20は、テストボード30に設けられた制御回路31と通信を行ってボード情報Bを取得する通信回路23と、通信回路23で取得されたボード情報Bを用いてDUT40の試験に関する所定の制御を行う制御部21とを備える。
【選択図】図2
【解決手段】半導体試験装置12は、DUT40の試験を行う試験装置20と、試験装置20に対して着脱自在に構成されてDUT40と試験装置20とを電気的に接続するテストボード30とを備える。テストボード30は、テストボード30に関する各種情報であるボード情報Bの制御を行う制御回路31を備えており、試験装置20は、テストボード30に設けられた制御回路31と通信を行ってボード情報Bを取得する通信回路23と、通信回路23で取得されたボード情報Bを用いてDUT40の試験に関する所定の制御を行う制御部21とを備える。
【選択図】図2
Description
本発明は、半導体デバイスの試験を行う半導体試験装置及び当該装置で用いられるテストボードに関する。
図3は、従来の半導体試験システムの要部構成を示すブロック図である。図3に示す通り、従来の半導体試験システム100は、ユーザの指示に基づいて半導体試験装置120の動作を管理する管理システム110と、被試験対象である半導体デバイス(以下、DUT(Device Under Test)という)200に対する試験を実施する半導体試験装置120とを備える。
半導体試験装置120は、DUT200に対する試験を実施する試験装置121と、試験装置121とDUT200とを電気的に接続する治具であるテストボード122とを備える。試験装置121は、制御部131、試験部132、及び読み出し回路133を備える。制御部131は、管理システム110の管理の下で、試験装置121の動作を統括的に制御する。試験部132は、制御部131の制御の下で、DUT200に試験信号を印加するとともに、DUT200から出力される信号と予め設定された期待値とが一致するか否かを判定することによりDUT200の試験を行う。読み出し回路133は、テストボード122に付されたシリアル番号SNの読み出しを行う。
テストボード122は、試験装置121に対して着脱自在に構成されており、DUT200を載置(実装)し、或いはDUT200と電気的に接触することで、試験装置121とDUT200とを電気的に接続する。このテストボード122は、基本的にはDUT200の種類毎に作成されるものであり、テストボード122の各々には他のテストボードとの区別を行うために、一意に定まるシリアル番号SNが付される。尚、このシリアル番号SNは、例えばテストボード122に設けられた不揮発性のメモリに記憶され、又はディップスイッチのオン・オフ状態によって提供される。
上記構成において、DUT200の試験を行う場合には、まずユーザがDUT200の種類に応じたテストボード122を試験装置121に装着する。すると、テストボード122に付されたシリアル番号SNが試験装置121の読み出し回路133によって読み出されて制御部131を介して管理システム110に入力される。尚、テストボード122の装着後に、DUT200をテストボード122上に搭載する。管理システム110は、入力されたシリアル番号SNに応じたボード情報を選択して制御部131に出力するとともに、DUT200の種類に応じた試験プログラムを選択して制御部131に出力する。
ここで、ボード情報とは、テストボード122に関する各種情報をいい、例えば長さ情報、接続情報、及び試験条件情報等が挙げられる。上記の長さ情報とは、テストボード122毎に異なる試験装置121とDUT200との間の電気経路の長さを示す情報である。また、接続情報とは、試験装置121に設けられるピン(テスタピン)とDUT200に設けられるピン(DUTピン)との接続関係を示す情報である。更に、上記の試験条件情報とは、試験時の各種条件を定める情報であって、例えば1つのテスタピンに割り当てるチャンネル数、1つのテスタピンで共有されるドライバや電源の数等を示す情報である。
管理システム110から制御部131に対して、ボード情報及び試験プログラムが出力されると、制御部131は管理システム110からのボード情報に応じた各種設定を試験部132に対して行う。そして、管理システム110からの試験プログラムに応じて試験部132を制御し、DUT200の試験を実行させる。すると、試験部132で生成された試験信号がテストボード122を介してDUT200に印加され、DUT200から出力された信号がテストボード122を介して試験部132に入力され、予め設定された期待値と比較されてパス/フェイルが判定される。
尚、以下の特許文献1には従来の半導体試験装置の全体構成の一例が開示されており、以下の特許文献2には使用プログラム名、並列測定数、使用負荷回路番号、テスト回数、製造年月日、コメント等の管理用データを保持する情報保持機能を持つICテスタ用のテストボードが開示されている。
特開2002−277507号公報
特開平8−160106号公報
ところで、従来の半導体試験システムでは、上述した通り、DUT200の種類及びテストボード122から読み出したシリアル番号SNに応じて、管理システム110が試験プログラム及びボード情報を選択している。かような選択が可能なのは、試験装置121に装着されたテストボード122に関するボード情報が管理システム110に予め格納されている場合であって、ボード情報が管理システム110に格納されてない場合には選択することができない。
ボード情報が管理システム110に格納されてない場合には、DUT200の試験を行う前に、テストボード122が試験装置121に装着された状態で所定の試験プログラムを実行させ、実際にそのテストボード122に関するボード情報を取得する必要がある。ボード情報が取得される間は、同然ながらDUT200の試験を行うことができないため、試験効率が低下するという問題があった。
また、従来は、管理システム110によって、必ずしもユーザの意図した試験プログラム及びボード情報が正しく選択される訳ではなく、誤ったものが選択される虞がある。誤った試験プログラム及びボード情報が選択された場合には、ほぼ間違いなく誤った試験結果が得られるため、その原因究明をして正しい試験プログラム及びボード情報を選択し、再度DUT200を試験する必要があり、これによっても試験効率が低下するという問題があった。
本発明は上記事情に鑑みてなされたものであり、装着されたテストボードに関するボード情報を誤り無く取得することができ、試験効率を高めることができる半導体試験装置、及び当該装置で用いられるテストボードを提供することを目的とする。
上記課題を解決するために、本発明の半導体試験装置は、半導体デバイス(40)の試験を行う試験装置(20)と、当該試験装置に対して着脱自在に構成されて前記半導体デバイスと前記試験装置とを電気的に接続するテストボード(30)とを備える半導体試験装置(12)において、前記テストボードは、前記テストボードに関する各種情報であるボード情報(B)の制御を行う制御回路(31)を備えており、前記試験装置は、前記テストボードに設けられた前記制御回路と通信を行って前記ボード情報を取得する通信回路(23)と、前記通信回路で取得された前記ボード情報を用いて前記半導体デバイスの試験に関する所定の制御を行う制御部(21)とを備えることを特徴としている。
この発明によると、テストボードが試験装置に装着されると、試験装置の通信回路とテストボードに設けられた制御回路との間で通信が行われてテストボードのボード情報が通信回路に取得され、通信回路に取得されたボード情報を用いて半導体デバイスに関する所定の制御が制御部により行われる。
また、本発明の半導体試験装置は、前記ボード情報が、前記試験装置と前記半導体デバイスとの間の電気経路の長さを示す長さ情報、前記試験装置に設けられるピンと前記半導体デバイスに設けられるピンとの接続関係を示す接続情報、及び試験時の各種条件を定める試験条件情報の少なくとも1つを含むことを特徴としている。
また、本発明の半導体試験装置は、前記制御回路が、前記ボード情報に加えて、前記テストボード毎に一意に割り当てられるシリアル番号(SN)の制御を行うことを特徴としている。
また、本発明の半導体試験装置は、前記制御部が、前記テストボードに関する新たなボード情報を取得した場合には、前記通信回路を介して、前記制御回路によって制御される前記ボード情報を前記新たなボード情報に更新することを特徴としている。
或いは、本発明の半導体試験装置は、前記制御部が、前記テストボードに関する新たなボード情報を取得した場合には、当該新たなボード情報を、前記テストボードに割り当てられたシリアル番号に関連付けて管理することを特徴としている。
本発明のテストボードは、半導体デバイス(40)の試験を行う試験装置(20)に対して着脱自在に構成されて、前記試験装置と前記半導体デバイスとを電気的に接続するテストボード(30)において、前記試験装置との間で通信が可能であり、前記テストボードに関する各種情報であるボード情報(B)の制御を行う制御回路(31)を備えることを特徴としている。
この発明によると、テストボードが試験装置に装着されると、試験装置の通信回路とテストボードに設けられた制御回路との間で通信が行われてテストボードのボード情報が通信回路に取得され、通信回路に取得されたボード情報を用いて半導体デバイスに関する所定の制御が制御部により行われる。
また、本発明の半導体試験装置は、前記ボード情報が、前記試験装置と前記半導体デバイスとの間の電気経路の長さを示す長さ情報、前記試験装置に設けられるピンと前記半導体デバイスに設けられるピンとの接続関係を示す接続情報、及び試験時の各種条件を定める試験条件情報の少なくとも1つを含むことを特徴としている。
また、本発明の半導体試験装置は、前記制御回路が、前記ボード情報に加えて、前記テストボード毎に一意に割り当てられるシリアル番号(SN)の制御を行うことを特徴としている。
また、本発明の半導体試験装置は、前記制御部が、前記テストボードに関する新たなボード情報を取得した場合には、前記通信回路を介して、前記制御回路によって制御される前記ボード情報を前記新たなボード情報に更新することを特徴としている。
或いは、本発明の半導体試験装置は、前記制御部が、前記テストボードに関する新たなボード情報を取得した場合には、当該新たなボード情報を、前記テストボードに割り当てられたシリアル番号に関連付けて管理することを特徴としている。
本発明のテストボードは、半導体デバイス(40)の試験を行う試験装置(20)に対して着脱自在に構成されて、前記試験装置と前記半導体デバイスとを電気的に接続するテストボード(30)において、前記試験装置との間で通信が可能であり、前記テストボードに関する各種情報であるボード情報(B)の制御を行う制御回路(31)を備えることを特徴としている。
本発明によれば、試験装置の通信回路がテストボードに設けられた制御回路と通信を行ってテストボードのボード情報を取得し、取得したボード情報を用いて制御部が半導体デバイスに関する所定の制御を行うため、装着されたテストボードに関するボード情報を誤り無く取得することができ、試験効率を高めることができるという効果がある。
以下、図面を参照して本発明の一実施形態による半導体試験装置及びテストボードについて詳細に説明する。図1は、本発明の一実施形態による半導体試験装置を備える半導体試験システムの外観を模式的に示す図であり、図2は半導体試験システムの要部構成を示すブロック図である。図1,図2に示す通り、半導体試験システム1は、管理システム11と、被試験対象であるDUT40に対する試験を実施する半導体試験装置12とを備える。
管理システム11は、ユーザの指示に基づいて半導体試験装置12の動作を管理するものであり、例えばパーソナルコンピュータ等のコンピュータによって実現される。この管理システム11は、半導体試験装置12の試験装置本体20a(図1参照)に設けられる制御部21と通信を行い、ユーザの操作に応じた指示を示す情報を制御部21に送信するとともに、制御部21で処理される各種情報(例えば、DUT40のフェイル情報)を受信してその内容の表示等を行う。
半導体試験装置12は、DUT40に対する試験を実施する試験装置20と、試験装置20とDUT40とを電気的に接続する治具であるテストボード30とを備える。試験装置20は、図1に示す通り、ケーブルCによって接続された試験装置本体20aとテストヘッド20bとを備えており、テストヘッド20b上に配置されたテストボード30上のDUT40に試験信号を印加し、DUT40から出力される信号が規格内であるか否かを判定し、或いはDUT40から出力される信号と所定の期待値とが一致するか否かを判定することによりDUT40の試験を行う。
この試験装置20は、図2に示す通り、制御部21、試験部22、及び通信回路23を備える。制御部21は、図1に示す通り試験装置本体20aに設けられており、管理システム11の管理の下で、試験装置20の動作を統括的に制御する。具体的には、通信回路23を制御してテストボード30から必要なボード情報B(詳細は後述する)やシリアル番号SNを取得する。また、取得したボード情報Bを用いて試験部22で試験を行う上で必要な各種制御(例えば、スキュー調整の制御等)を行う。
試験部22は、図1に示す通りテストヘッド20bに設けられており、制御部21の制御の下で、DUT40に試験信号を印加するとともに、DUT40から出力される信号を受信してDUT40の試験を行う。通信回路23は、図1に示す通りテストヘッド20bに設けられており、制御部21の制御の下でテストボード30に設けられた制御回路31との間で通信を行い、テストボード30からボード情報Bやシリアル番号SNを取得する。
テストボード30は、試験装置20のテストヘッド20bに対して着脱自在に構成されており、DUT40を載置(実装)し、或いはDUT40と電気的に接触することで、試験装置20とDUT40とを電気的に接続する。このテストボード30は、基本的にはDUT40の種類毎に作成されるものであり、テストボード30の各々には他のテストボードとの区別を行うために、一意に定まるシリアル番号SNが付される。
また、テストボード30は、ボード情報B及びシリアル番号SNの制御を行う制御回路31を備える。この制御回路31は、ボード情報Bを記憶する不揮発性のメモリ及び試験装置20に設けられた通信回路23との間で通信を行う通信回路(何れも図示省略)を備えており、通信回路23から要求のあったボード情報Bやシリアル番号SNを通信回路23に送信する制御を行う。尚、上記のシリアル番号SNは、ボード情報Bと同様に不揮発性のメモリに記憶され、又はディップスイッチのオン・オフ状態によって提供される。
上記のボード情報Bとは、テストボード30に関する各種情報をいい、例えば長さ情報、接続情報、及び試験条件情報等が挙げられる。上記の長さ情報とは、テストボード30毎に異なる試験装置20とDUT40との間の電気経路の長さを示す情報である。また、接続情報とは、試験装置20に設けられるピン(テスタピン)とDUT40に設けられるピン(DUTピン)との接続関係を示す情報である。更に、上記の試験条件情報とは、試験時の各種条件を定める情報であって、例えば1つのテスタピンに割り当てるチャンネル数、1つのテスタピンで共有されるドライバや電源の数等を示す情報である。また、ボード情報Bには、DUT40の種類を示す情報や、DUT40の試験に用いる試験プログラムを指定する情報を含めることもできる。
ここで、テストボード30は、テストヘッド20bとDUT40との間に配置される治具を総称するものであり、例えば図1に示す通り、テストヘッド20上に載置されるパフォーマンスボード30a、コンタクトリング30b、及びプローブカード30cからなる。尚、DUT40が半導体ウェハに形成されている状態である場合には、プローブカード30cを備えるテストボード30が用いられるが、DUT40がパッケージされたものである場合にはプローブカード30cに代えてソケット(ICソケット)が設けられたボードを備えるテストカードが用いられる。このように、テストボード30が複数の部材からなる場合には、上記の制御回路31は何れの部材に設けられていても良い。
上記構成において、DUT40の試験を行う場合には、まずユーザがDUT40の種類に応じたテストボード30を試験装置20のテストヘッド20b上に装着する。次に、装着を終えたテストボード30とDUT40とを電気的に接触させる。具体的には、DUT40が半導体ウェハに形成されている状態である場合には図1に示すプローブカード30cをDUT40に接触させ、DUT40がパッケージされたものである場合にはテストボード30上に設けられた不図示のソケットにDUT40を搭載する。
以上の作業を終えて、ユーザが管理システム11を操作してDUT40の試験開始の指示を行うと、管理システム11から制御部21に対して試験開始を示す信号が出力される。尚、ここでは、説明を簡単にするために、DUT40の試験に用いられる試験プログラムの全てが予め管理システム11から制御部21に出力されており、制御部21が試験プログラムの管理を行っているものとする。
管理システム11から試験開始を示す信号が入力されると、制御部21は通信回路23に対してDUT40の試験を行う上で必要となるボード情報Bの取得要求信号を出力する。すると、試験装置20の通信回路23とテストボード30の制御回路31との間で通信が行われ、制御部21が要求したボード情報Bが制御回路31から通信回路23に送信されて制御部21に入力される。
ボード情報Bを取得すると、制御部21は、取得したボード情報Bに基づいて、DUT40の試験に用いる試験プログラムを選択する。具体的には、ボード情報Bに含まれるDUT40の種類を示す情報から試験に用いられる試験プログラムを特定し、制御部21が管理する複数の試験プログラムから特定した試験プログラムを選択する。或いは、ボード情報Bに含まれる試験プログラムを指定する情報に基づいて制御部21が管理する複数の試験プログラムから特定した試験プログラムを選択する。
試験プログラムの選択を終えると、制御部21は、取得したボード情報Bを用いて試験部22で試験を行う上で必要な各種制御を行う。具体的にはボード情報Bに含まれる長さ情報に応じた試験部22におけるスキュー調整の制御、ボード情報Bに含まれる接続情報や試験条件情報に応じた試験部22におけるリレーの開閉制御等の制御を行う。そして、選択した試験プログラムに応じて試験部22を制御し、DUT40の試験を実行させる。すると、試験部22で生成された試験信号がテストボード30を介してDUT40に印加され、DUT40から出力された信号がテストボード30を介して試験部22に入力され、予め設定された期待値と比較されてパス/フェイルが判定される。
ここで、制御回路31が制御するボード情報Bは、通常テストボード30の設計情報に基づいて作成される情報であり、テストボード30のメーカがテストボード30を作成したときに制御回路31の不揮発性のメモリに記憶されることが多い。しかしながら、テストボード30の設計情報に基づいて作成されたボード情報Bは、必ずしもテストボード30に関する実際の情報を表しているとは限らない。例えば、ボード情報Bに含まれる長さ情報で特定される試験装置20とDUT40との間の電気経路の長さと、テストボード30が実際に試験装置20のテストヘッド20bに装着された状態での試験装置20とDUT40との間の電気経路の長さとが相違する場合がある。
かかる場合には、例えばDUT40の試験を開始する前において、テストボード30が試験装置20のテストヘッド20bに装着された状態で、試験装置20とDUT40との間の電気経路の長さを測定する作業を実際に行って、新たなボード情報Bを取得するのが望ましい。テストボード30の新たなボード情報が制御部21で取得された場合には、制御部21が通信回路23を介してテストボード30の制御回路31によって制御されるボード情報Bを新たなボード情報に更新することができる。以上の更新を行うことで、テストボード30の制御回路31が制御するボード情報Bを、テストボード30に関する実際の正確な情報にすることができる。
或いは、テストボード30の制御回路31が制御するボード情報Bの更新は行わずに、制御部21が新たに取得したボード情報を管理することができる。具体的には、制御部21が通信回路21に対してテストボード30のシリアル番号SNの取得要求信号を出力し、テストボード30の制御回路31からシリアル番号SNを取得する。そして、新たに取得したボード情報を、テストボード30の制御回路31から取得したシリアル番号SNに関連付けて管理する。以上の管理を行うことで、テストボード30を用いた次回の試験時においては、制御部21がそのテストボード30に付されたシリアル番号SNを読み出すことで、そのテストボード30に関するボード情報を取得することができる。
以上の通り、本実施形態では、テストボード30に関する各種情報であるボード情報を制御する制御回路31をテストボード30に設けている。このため、例えば新たなテストボード30を使用する場合であって、管理システム11がそのテストボード30に関するボード情報を管理していないときでもDUT40の試験を行うことができ、試験効率を向上させることができる。
また、テストボード30のボード情報Bを制御する制御回路31をテストボード30に設けているため、誤ったボード情報が選択されることがない。また、DUT40の種類を示す情報や、DUT40の試験に用いる試験プログラムを指定する情報をボード情報Bに含めることもできるため、誤った試験プログラムが選択されることもない。以上から、誤った試験プログラムを用いてDUT40が試験が行われることによる試験効率の低下を防止することができる。
以上、本発明の一実施形態による半導体試験装置及びテストボードについて説明したが、本発明は上述した実施形態に制限されることなく、本発明の範囲内で自由に変更が可能である。例えば、上記実施形態では、試験装置20に設けられた通信回路23がテストボード30に設けられた制御回路31と通信を行ってボード情報Bを取得する場合を例に挙げて説明した。しかしながら、制御回路31が設けられていないテストボード30(即ち、図3に示すテストボード122)が装着された場合には、試験装置20の通信回路23は、図3に示す読み出し回路133と同様に、テストボード122のシリアル番号SNを読み出すものとして機能する。これにより、制御回路31を備えるテストボード30と備えないテストボード122との何れが装着されても対応が可能である。
更に、本発明は、半導体メモリを試験するメモリテスタ、半導体論理回路を試験するロジックテスタ、LCD(Liquid Crystal Display:液晶表示ディスプレイ)の駆動ドライバを試験するトライバテスタ等の各種の半導体試験装置に適用することも可能である。
12 半導体試験装置
20 試験装置
21 制御部
23 通信回路
30 テストボード
31 制御回路
40 DUT
B ボード情報
SN シリアル番号
20 試験装置
21 制御部
23 通信回路
30 テストボード
31 制御回路
40 DUT
B ボード情報
SN シリアル番号
Claims (6)
- 半導体デバイスの試験を行う試験装置と、当該試験装置に対して着脱自在に構成されて前記半導体デバイスと前記試験装置とを電気的に接続するテストボードとを備える半導体試験装置において、
前記テストボードは、前記テストボードに関する各種情報であるボード情報の制御を行う制御回路を備えており、
前記試験装置は、前記テストボードに設けられた前記制御回路と通信を行って前記ボード情報を取得する通信回路と、
前記通信回路で取得された前記ボード情報を用いて前記半導体デバイスの試験に関する所定の制御を行う制御部とを備える
ことを特徴とする半導体試験装置。 - 前記ボード情報は、前記試験装置と前記半導体デバイスとの間の電気経路の長さを示す長さ情報、前記試験装置に設けられるピンと前記半導体デバイスに設けられるピンとの接続関係を示す接続情報、及び試験時の各種条件を定める試験条件情報の少なくとも1つを含むことを特徴とする請求項1記載の半導体試験装置。
- 前記制御回路は、前記ボード情報に加えて、前記テストボード毎に一意に割り当てられるシリアル番号の制御を行うことを特徴とする請求項1又は請求項2記載の半導体試験装置。
- 前記制御部は、前記テストボードに関する新たなボード情報を取得した場合には、前記通信回路を介して、前記制御回路によって制御される前記ボード情報を前記新たなボード情報に更新することを特徴とする請求項1から請求項3の何れか一項に記載の半導体試験装置。
- 前記制御部は、前記テストボードに関する新たなボード情報を取得した場合には、当該新たなボード情報を、前記テストボードに割り当てられたシリアル番号に関連付けて管理することを特徴とする請求項3記載の半導体試験装置。
- 半導体デバイスの試験を行う試験装置に対して着脱自在に構成されて、前記試験装置と前記半導体デバイスとを電気的に接続するテストボードにおいて、
前記試験装置との間で通信が可能であり、前記テストボードに関する各種情報であるボード情報の制御を行う制御回路を備えることを特徴とするテストボード。
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Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
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KR20150010039A (ko) * | 2013-07-17 | 2015-01-28 | 미래산업 주식회사 | 인라인 테스트 핸들러 및 인라인 테스트 핸들러에서 테스트 트레이 이송 제어방법 |
KR20150010038A (ko) * | 2013-07-17 | 2015-01-28 | 미래산업 주식회사 | 인라인 테스트 핸들러 및 그 제어방법 |
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KR102024942B1 (ko) | 2013-07-17 | 2019-09-25 | 미래산업 주식회사 | 인라인 테스트 핸들러 및 그 제어방법 |
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