JP2010050417A - 受光素子アレイ、その製造方法および検出装置 - Google Patents

受光素子アレイ、その製造方法および検出装置 Download PDF

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Abstract

【課題】ＩＩＩ−Ｖ族化合物半導体の受光素子アレイにおいて、共通のｎ側電極を、能率よく確実に形成することができる、受光素子アレイ、その製造方法および当該受光素子アレイを用いた検出装置を提供する。
【解決手段】選択拡散されたｐ型領域１５ごとに設けられｐ側電極１２と、ＩｎＰ基板１の非成長部に接続されて、エピタキシャル積層体Ｅの最表面側へと延びるｎ側電極１１とを備え、エピタキシャル積層体Ｅの非成長側の端縁の壁面Ｅsは平滑面であり、そのエピタキシャル積層体の端縁部の格子欠陥密度が、そのエピタキシャル積層体の内側の格子欠陥密度より高く、かつｎ側電極が接続されるＩｎＰ基板の非成長部Ｍは、ＩｎＰ基板の内側から連続した平坦面とする。
【選択図】図１

Description

本発明は、受光素子アレイ、その製造方法および検出装置に関し、より具体的には、近赤外域に受光感度を有する受光素子アレイ、その製造方法およびその受光素子を備えた、撮像装置やセンサーなどの検出装置に関するものである。
近赤外域に受光感度をもつＩｎＧａＡｓ受光素子アレイは、宇宙光による撮像や生体関連物質のセンサー等に用いられる。このため、多くの研究開発が進行している。ＩｎＧａＡｓ受光素子アレイでは、各受光素子（ピクセル）の電極（ｐ側電極）は、次の構造を持つ。ｐ側電極は、受光素子ごとにエピタキシャル積層体の最表面から選択拡散されたＺｎ（ｐ型不純物）が分布するｐ型領域に接続され、ＣＭＯＳの読み出し配線へと接続される（特許文献１）。各受光素子に共通の接地電位をあたえる電極（ｎ側電極）は、高濃度のｎ型不純物を含む、ＩｎＰ基板またはバッファ層に接続される。ｎ側電極は、ＣＭＯＳの接地端子へと接続される。これによって、各受光素子で受光されて形成された光電荷は、ＣＭＯＳに読み出されて像を形成する。上記の場合、各受光素子は、受光素子ごとに相互に離れたｐ型領域を形成することで、受光素子ごとに独立したｐｎ接合またはｐｉｎ接合を形成する。したがって、上記の受光素子アレイの受光素子は、結晶性を損なうおそれが高いメサ型構造をとらない。
Ｚｎの選択拡散でｐ型領域を形成する場合、ｎ+ＩｎＰ基板またはｎ+バッファ層の表面を露出させてｎ側電極を接続する。このために、ＩｎＧａＡｓ受光層を含むエピタキシャル積層体の端縁は、エッチング（メサエッチング）される。共通のｎ側電極は、露出されたｎ+ＩｎＰ基板またはバッファ層の表面である余白部（非成長部）に接続される。このｎ側電極は、メサエッチングされたエピタキシャル積層体の端縁の壁を伝って、エピタキシャル積層体の最表面側のｐ側電極と同じ高さになるようにされ、ＣＭＯＳの面状に配置された所定の端子に接続される。すなわち、この受光素子アレイでは、各受光素子はメサ型構造をとらないが、受光素子アレイはメサ型構造をとる。
M.J.Cohen,M.J.Lange, M.H.Ettenberg, P.Dixon, G.H.Olsen,"A Thin Film Indium GalliumArsenide Focal Plane Array for Visible and Near Infrared HyperspectralImaging"1999, IEEE, pp.744-745
上記のＩｎＧａＡｓ受光素子アレイでは、個々の受光素子は、エピタキシャル積層体の最表面からのｐ型不純物の導入によって分離して形成され、メサ型構造はとらない。しかし受光素子アレイを１単位として見た場合、受光素子アレイの領域はメサ型構造を形成する。エピタキシャル積層体の端縁をメサエッチングすると、メサエッチングされた端縁の壁に、材料に応じてエッチング速度やエッチング面方位が相違することに起因する出入りの大きな凹凸ができる。この最初のエッチングにおいて、エピタキシャル積層体の各層の材料に応じてエッチャントを変えるので、多大な工数を要する。この出入りの大きな凹凸をなくすために、追加のエッチングによって、エピタキシャル積層体の端の壁面に修正を加えることは可能である。追加エッチングにも相応の工数がかかることはいうまでもない。しかし、大量生産する場合、上記のような、最初のエッチングおよび追加エッチングを行なうことは、非常に多くの工数を要し、製造コストを増大させる。一方、最初のエッチングのみを行って、エピタキシャル積層体の端の壁に出入りの大きな凹凸がついたまま、ｎ側電極を形成しようとすると、凹凸がｎ側電極の成膜材料の気相の流れ、円滑な堆積等の障害になる。この結果、ｎ側電極が連続しないという問題（断線）を生じる。ｎ側電極は、受光素子アレイのいずれかの箇所に一つ形成すればよいが、上記のエピタキシャル積層体の端縁の周囲のいずれの箇所でも、上記の凹凸は生じているので、形成する場所に関係なく、上記の断線のおそれが生じる。
本発明は、ＩＩＩ−Ｖ族化合物半導体の受光素子アレイにおいて、エピタキシャル積層体最表面側に延びる、各受光素子に共通の第２導電側電極を、能率よく確実に形成することができる、受光素子アレイ、その製造方法および当該受光素子アレイを用いた検出装置を提供することを目的とする。
本発明の受光素子アレイは、ＩｎＰ基板上または該ＩｎＰ基板上のバッファ層上に成長された、ＩＩＩ−Ｖ族化合物半導体の受光層を含むエピタキシャル積層体に、受光素子が、複数、配列されている。この受光素子アレイでは、エピタキシャル積層体の最表面側からの選択拡散によって、受光素子ごとに形成された第１導電型領域と、第１導電型領域ごとに設けられた第１導電側電極と、複数の受光素子に共通に設けられた第２導電側電極とを備える。受光素子アレイの外周部にはエピタキシャル積層体が成長されていない非成長部のＩｎＰ基板またはバッファ層があり、第２導電側電極は、その非成長部のＩｎＰ基板またはバッファ層に接続されて、エピタキシャル積層体の最表面側へと延びている。そして、エピタキシャル積層体の第２導電側電極側の端の壁面は平滑面であり、そのエピタキシャル積層体の端縁部の格子欠陥密度が、そのエピタキシャル積層体の内側の格子欠陥密度より高く、かつ非成長部のＩｎＰ基板またはバッファ層の面は、エピタキシャル積層体が位置する側から連続した平坦面であることを特徴とする。
上記の構成によれば、第２導電側電極を接続させるＩｎＰ基板の非成長部について次のことがいえる。（１）ＩｎＰ基板全体（またはＩｎＰ基板全体に形成されたバッファ層全体）にエピタキシャル積層体を形成した後で、エッチングまたはダイシングにより当該エピタキシャル積層体の端の部分を除去したものではない。ＩＩＩ−Ｖ族のエピタキシャル積層体をエッチングしながら、ＩｎＰ基板（またはバッファ層）を露出させた場合、ＩｎＰ基板（またはバッファ層）は平坦にならない。ＩｎＰ基板の表面は、凹状にエッチングされる。ＩＩＩ-Ｖ族化合物半導体のエピタキシャル積層体をエッチングするエッチャントは、ＩｎＰ基板またはそのバッファ層をもエッチングする。また、（２）機械的にダイシングによってエピタキシャル積層体を除去しながら、ＩｎＰ基板（またはバッファ層）を露出させた場合、露出面は必ず加工面となる。したがって、仮にダイシングによって非成長部を形成した場合には、非成長部のＩｎＰ基板面は、エピタキシャル積層体が位置する側から連続する平坦面にならない。上記のエピタキシャル積層体の端縁部における高い格子欠陥密度は、また、へき開等によるものではない。（３）へき開面は、特有のリバーパターンが生成するが、上述のように端の壁面は平滑面である。よって、エピタキシャル積層体は、形成された当初から、上記の端の形状を保っていたと解することができる。すなわちエピタキシャル積層体は、非成長部が存在するように成膜された。
上記の「エピタキシャル積層体の非成長側の端縁部の格子欠陥密度が、そのエピタキシャル積層体の内側の格子欠陥密度より高い」という格子欠陥密度の分布は、次のような態様をいう。すなわちエピタキシャル積層体の端縁部ではエピタキシャル成長膜とはならず、内側のエピタキシャル積層体よりも、乱れており、格子欠陥密度が高い。上記諸事実から、次のことが理解される。すなわち、このエピタキシャル積層体は、選択成長用マスクパターンの開口部に形成された。その根拠について、以下に説明する。
上記の格子欠陥密度分布の態様は、次の機構によって生成する。選択成長マスクパターンの開口部はマスク部によって囲まれている。エピタキシャル積層体は、開口部内に限定して成長し、マスク部には成長しない。エピタキシャル層の選択成長は、ＭＢＥ(Molecular Beam Epitaxy)、ＯＭＶＰＥ(Organo-matallic Vapor Phase Epitaxy)等によって行われる。選択成長のとき、開口部に面するマスク部の壁面は、分子ビームまたは気相原子を付着または排斥するが、開口部の中心側（内側）のエピタキシャル成長層に攪乱を及ぼす。このため、開口部の壁に面する所定範囲のエピタキシャル積層体は、上記内側の部分よりも、格子欠陥密度が高くなる。上記の「エピタキシャル積層体の端縁部の格子欠陥密度が、そのエピタキシャル積層体の内側の格子欠陥密度より高い」という構成要件は、選択成長マスクパターンによって形成したエピタキシャル積層体の特徴である。
格子欠陥密度が高いエピタキシャル積層体の端縁部の範囲は、端縁の壁面によってエピタキシャル成長が影響を受ける領域であり、所定の範囲内に限定される。それより内側に形成される受光素子は、格子欠陥密度が正常な範囲内にあるエピタキシャル成長膜に形成されることになり、上記の結晶の乱れは影響しない。なお、便宜上、「格子欠陥密度が高いエピタキシャル積層体」という表現を用いるが、高い格子欠陥密度の結果、その端縁部がエピタキシャル成長していない場合もありうる。
上記より、非成長部はエピタキシャル積層体をエッチングしないで、エピタキシャル層の成膜時から確保されている。エピタキシャル積層体の端の壁面は開口部の壁に規制されて、平滑になる（格子欠陥密度は高いが）。エッチングする必要がないため、第２導電側電極は、能率よく非成長部に接続され、エピタキシャル積層体の端に沿うように、最表面側へと延在させることができる。すなわち、断線などのおそれなく、第２導電側電極の形状に応じて、非常に能率よく、かつ確実に、その第２導電側電極を形成することができる。なお、エピタキシャル積層体の最表面側とは、ＩｎＰ基板と反対側をさす。また、ＩｎＰ基板（バッファ層）の内側とは、エピタキシャル積層体と重複するＩｎＰ基板（バッファ層）の部分をいう。選択成長マスクパターンの開口部の中央側と言い換えてもよい。
上述のように、ＩｎＰ基板の表層を形成するように位置するバッファ層を備えてもよい。エピタキシャル積層体は、平面的に見て前記バッファ層に対して非成長部をあけて位置し、第２導電側電極は、そのバッファ層の非成長部に接続される構造をとることができる。これによって、バッファ層に高濃度に第２導電型不純物を含有させて、第２導電側電極を接続することができる。この場合、Ｆｅドープの半絶縁性ＩｎＰ基板を用いて、光の透過率を向上させる構成（選択肢の一つ）をとるのがよい。なお、バッファ層については、（１）上記のようにＩｎＰ基板の表層をなす形態で形成される場合、（２）エピタキシャル積層体に含まれる形態の場合（選択成長用マスクパターンの開口部に形成されるバッファ層）、（３）バッファ層を使用しない場合、などがある。上記（１）の場合は、バッファ層は選択成長マスクパターンの形成前に、ＩｎＰ基板の全面を被覆するように形成される。バッファ層の非成長部が形成されるのは、上記（１）の場合においてである。上記（２）の場合は、バッファ層は、選択成長マスクパターンの形成後に、選択成長マスクパターンの開口部に形成される。上記（２）の場合には、バッファ層の非成長部は形成されず、ＩｎＰ基板の非成長部のみとなる。
上記の第２導電側電極は、エピタキシャル積層体の端の壁に接触して位置する選択成長用マスクパターンとしての絶縁層、を通るコンタクトホールを充填して最表面側へと延びる形態をとることができる。これによって、絶縁層にＩｎＰ基板まで届く貫通孔をあけて、その貫通孔を充填することで第２導電側電極を形成することができる。このため、製造能率の向上、および歩留り向上を得ることができる。
上記の第２導電側電極は、エピタキシャル積層体の端の壁との間に、絶縁膜または絶縁層をはさむようにして最表面側へと延びる形態をとることができる。この場合、選択成長用マスクパターンのマスク部を一部残して、上記絶縁膜にしてもよい。また、（エピタキシャル積層体の端縁の壁面／不純物選択拡散用マスクパターン／保護膜）の保護膜に接するように第２導電側電極を設けてもよい。
上記の受光層を、多重量子井戸構造を有する構成とすることができる。これによって、多重量子井戸構造の受光層を含むエピタキシャル積層体の端が平滑な壁面をもつ。このため、能率よく確実に、第２導電側電極を形成することができる。また受光層を、とくにＩｎＧａＡｓ／ＧａＡｓＳｂのタイプ２の多重量子井戸構造とすることができる。これによって、近赤外域の長波長域に受光感度をもつ受光素子アレイを得ることができる。
本発明の検出装置は、上記のいずれか一つの受光素子アレイと、ＣＭＯＳ（Complementary Metal Oxide Semiconductor）とを備え、受光素子アレイの第１導電側電極をＣＭＯＳの読み出し端子に接続し、受光素子アレイの第２導電側電極をＣＭＯＳの接地端子に接続することができる。これによって、能率よく製造されて信頼性が高い受光素子アレイにより検出装置を構成することができる。検出装置には、各種センサー、撮像装置などが含まれる。
本発明の受光素子アレイの製造方法は、次の工程を備える。
（１）ＩｎＰ基板上またはＩｎＰ基板上のバッファ層上に、開口部をもつ選択成長用マスクパターンを形成する工程と、（２）選択成長用マスクパターンの開口部に限定してエピタキシャル積層体を形成しつつ、該選択成長用マスクパターンのマスク部に対応する位置にエピタキシャル成長が成長されていない非成長部を形成する工程と、（３）エピタキシャル積層体の最表面側から第１導電型不純物を受光素子ごとに選択拡散するための選択拡散用マスクパターンを形成する工程と、（４）選択拡散用マスクパターンを用いて第１導電型不純物を選択拡散して第１導電型領域を形成し、次いでその第１導電型領域に接続させて第１導電側電極を受光素子ごとに形成する工程と、（５）複数の受光素子に共通に、非成長部のＩｎＰ基板またはバッファ層に接続させて、第２導電側電極を形成する工程と、を備えることを特徴とする。
上記の方法によれば、エピタキシャル積層体は選択成長用マスクパターンのマスク部には形成されない。エピタキシャル積層体の端の壁面は平滑になる。このため、第２導電側電極の形成において、断線等の問題が生じることはない。よって、第２導電側電極を、非常に能率よく、確実に、高い信頼性をもって形成することができる。
上記の選択成長用マスクパターンの厚みを、エピタキシャル積層体の厚みと同じにして、その選択成長用マスクパターンの上に、選択拡散用マスクパターンを形成することができる。これによって、選択成長用マスクパターンを残したまま選択拡散を行うことができる。よって、選択成長用マスクパターンのエッチング工程を省略することができる。
上記の選択成長用マスクパターンのマスク部を、エピタキシャル積層体の端縁部に対する絶縁体として用いて、第２導電側電極を形成することができる。これによって、受光素子アレイの製造能率向上および当該製品の信頼性を高めることができる。なお、択成長用マスクパターンのマスク部を絶縁体として用いるには、次の態様が含まれる。（１）当該マスク部にコンタクトホールを設けてそのコンタクトホールを充填するように第２導電側電極を設ける。（２）当該マスク部のエピタキシャル積層体に接する部分を絶縁膜として一部残し、その絶縁膜に接するように第２導電側電極を設ける。また、選択拡散用マスクパターンや保護膜をｎ側電極とエピタキシャル積層体との間に介在させてもよい。さらにその他の態様があってもよい。
本発明によれば、ＩＩＩ−Ｖ族化合物半導体の受光素子アレイにおいて、エピタキシャル積層体最表面側に、各受光素子に共通の第２導電側電極を、非常に能率よく、確実に形成することができる。
（実施の形態１）
図１は、本発明の実施の形態１における受光素子アレイ１０の端縁部の断面図である。硫黄（Ｓ）をドープされたｎ+型ＩｎＰ基板１上に、（ＩｎＰバッファ層２／受光層３／ＩｎＰ窓層４）からなるエピタキシャル積層体Ｅが配置されている。受光層３は、どのようなＩＩＩ−Ｖ族化合物半導体でもよい。たとえばＩｎ0.53Ｇａ0.47Ａｓなどを用いることができる。Ｉｎ0.53Ｇａ0.47Ａｓの場合は、近赤外域の波長１．７μｍ以下に受光感度を持つ。各受光素子は、選択拡散用マスクパターン５の開口部から亜鉛（Ｚｎ）が選択拡散されて形成されたｐ型領域１５を持つ。各受光素子において、ｐ型領域１５の先端部にｐｎ接合またはｐｉｎ接合が形成される。
各受光素子で受光されて生じた光電荷を読み出すために、受光素子ごとに第１導電側電極であるｐ側電極１２が設けられる。ｐ型電極１２は、ＩｎＰ窓層４のｐ型領域１５上にオーミック接触するように、ＡｕＺｎによって形成するのがよい。また、各受光素子に共通の第２導電側電極であるｎ側電極１１は、保護膜６と、選択拡散用マスクパターン（以下、選択拡散用マスクと記す。）５と、選択成長用マスクパターン（以下、選択成長用マスクと記す。）２１とを貫通するコンタクトホールに形成されている。ｎ側電極１１は、ＩｎＰ基板１にオーミック接触するようにＡｕＧｅＮｉによって形成するのがよい。このｎ側電極１１は、コンタクトホールを充填して、ｐ側電極１１と同じ高さになるように、保護膜６の外にまで延在している。また、光入射面となるＩｎＰ基板１の裏面に、ＡＲ(Anti-Reflection)膜１７を形成して、感度向上をはかる。
本発明の実施の形態１における受光素子アレイ１０の特徴は、つぎの点（Ｐ1）および（Ｐ2）にある。
（Ｐ1）ｎ側電極１１は、ＩｎＰ基板１上に、エピタキシャル積層体Ｅが重なっていない非成長部またはマージンＭに形成される。その非成長部Ｍは、エピタキシャル積層体Ｅの形成の前から、選択成長用マスク２１によって占められていたＩｎＰ基板１の領域である（図３参照）。エピタキシャル積層体Ｅは、選択成長用マスク２１の開口部に形成されたものである。選択成長用マスク２１の上には、ＩＩＩ−Ｖ族化合物半導体は成長しない。すなわちエピタキシャル積層体Ｅは形成されない。選択成長用マスク２１の厚みＨは、エピタキシャル積層体Ｅの厚みと等しく形成されており、そのままＩｎＰ基板１上に残存している。このため、エピタキシャル積層体Ｅの端の壁面Ｅsは、選択成長用マスク２１の開口部の壁面に沿っており、平滑面を呈する。また、ｎ側電極１１が接続される非成長部ＭのＩｎＰ基板１の部分の表面は、ＩｎＰ基板１の表面であり、非加工の平坦面である。これは、非成長部を形成するために、エピタキシャル積層体の端縁部のエッチングをしないことによるものである。
（Ｐ2）エピタキシャル積層体の端縁部ではエピタキシャル成長膜とはならず、内側のエピタキシャル積層体よりも、乱れており、格子欠陥密度が高い。たとえば上記の端縁部では多結晶体であり、内側ではエピタキシャル成長している。上記の結晶の乱れは、選択成長用マスク２１の開口部の壁の影響であり、選択成長用マスクが、エピタキシャル積層体Ｅの形成前から存在していたことを示す。これより、受光素子アレイ１０のエピタキシャル積層体Ｅは、選択成長用マスク２１の開口部に形成されたことが分かる。
従来の方法では、エピタキシャル積層体Ｅの端縁部をエッチングにより除去して非成長部Ｍを形成していた。ＩＩＩ−Ｖ族化合物半導体のエッチングを行う際のエッチャントには、ＨＣｌ系エッチャント、Ｈ3ＰＯ4系エッチャントまたはＨ2ＳＯ4系エッチャント等が用いられる。これらのエッチャントは、ＩＩＩ−Ｖ族化合物半導体であるＩｎＰ基板１をエッチングする。このため、従来のように、上記のエピタキシャル積層体Ｅをエッチングすると、ＩｎＰ基板１の非成長部Ｍの表面は、例外なく凹状を呈していた。また、上記のエッチャントは面方位に敏感であり、所定の面方位を優先的にエッチングし、かつ各層の結晶によってエッチング速度は異なる。エピタキシャル積層体Ｅの各層の方位は層ごとに変化する。このため、上記エッチャントを用いて、エピタキシャル積層体の端縁部をエッチングすると、端の壁面は凹凸状になる。凹凸をなくすようにエッチングしても、各エピタキシャル層の端に各層特有の方位のエッチング面が表れるので、境目は角張る。
図１に示す受光素子アレイ１０では、選択成長用マスク２１にコンタクトホール２１ｈを設ける際にエッチングを行うが、エピタキシャル積層体Ｅのエッチングは行わない。ＩＩＩ−Ｖ族化合物半導体のエッチングを行わない限り、（１）平滑なエピタキシャル積層体Ｅの壁面Ｅsと、（２）内側と連続した非加工の平坦な非成長部の表面を得る。選択成長用マスク２１をＳｉＯ2などの絶縁体で形成する場合、ＨＦ系エッチャントを用いることができる。ＨＦ系エッチャントは、ＩＩＩ−Ｖ族化合物半導体はエッチングせずに、ＳｉＯ2のみをエッチングする。言い換えれば、ＨＦ系エッチャントは、きわめて高い選択比でＳｉＯ2をエッチングして、ＩＩＩ−Ｖ族化合物を残すことができる。したがって、平滑なエピタキシャル積層体Ｅの壁面Ｅsと、内側と連続した非加工の平坦な非成長部の表面を得ることができる。
図２は、図１の受光素子アレイ１０をＣＭＯＳに実装することで形成した検出装置５０を示す図である。この検出装置５０は、各受光素子のｐ側電極１２をＣＭＯＳの読み出し端子３３に電気接続し、共通のｎ側電極１１をＣＭＯＳの接地端子１１に電気接続している。この構造によれば、ＣＭＯＳは各受光素子における光電荷を読み出して、二次元の画像形成または受光素子ごとのセンサー機能などを奏することができる。図２では、エピダウン実装、すなわち裏面入射の配置をとっている。受光素子の二次元アレイの場合、各受光素子のｐ側電極１２からの配線を光入射側で交差させることは好ましくないので、裏面入射の構造をとることになる。
次に、図１に示す受光素子アレイの製造方法について説明する。図３は、サルファ（Ｓ）ドープの直径２インチのｎ型ＩｎＰ基板１またはＩｎＰウエハ上に選択成長用マスクパターン２１を形成した状態を示す。選択成長用マスク２１は、開口部Ａをあけてあり、この開口部Ａに複数の受光素子アレイ１０が形成される。選択成長用マスク２１は、その厚みＨがエピタキシャル積層体Ｅの厚みと等しくなるように形成する。言い換えれば、エピタキシャル積層体Ｅの厚みを、選択成長用マスク２１の厚みＨに等しく揃える。厚みＨは、たとえば７μｍとする。選択成長用マスク２１の形成に際しては、まず、ＩｎＰ基板１に開口部Ａに対応する領域を覆うレジストパターンを形成する。次いで、原料にＴＥＯＳ（テトラエチルオルソシリケート）を用いてＣＶＤ(Chemical Vapor Deposition)法によってＳｉＯ2膜を形成し、開口部Ａのあいた選択成長用マスク２１を形成する。
選択成長用マスク２１の別の形成方法としては、次の方法によってもよい。シラノール（Ｓｉ（ＯＨ）2）をアルコールに溶かした溶液をＩｎＰ基板１上に回転塗布して、ベーキングしてＳｉＯ2膜を形成する。ＳｉＯ2膜はエピタキシャル積層体Ｅの厚みに等しくなるように形成する。次いで、リソグラフィによって開口部Ａを設けることで、選択成長用マスク２１を形成する。
次に、図３の開口部Ａにエピタキシャル積層体Ｅを設ける。エピタキシャル積層体Ｅは、ＯＭＶＰＥ法で形成するのがよいが、ＭＢＥ法で形成してもよい。エピタキシャル積層体Ｅの各層の厚みは次のとおりである。ＩｎＰバッファ層２は厚み２μｍ、Ｉｎ0.53Ｇａ0.47Ａｓ受光層３は厚み４μｍ、ＩｎＰ窓層４は厚み１μｍ、とする。このとき、選択成長用マスク２１の開口部の壁の影響によって、各エピタキシャル層の壁の付近の結晶配列は大きく乱される。このため、開口部の壁付近の各層は、エピタキシャル層とならず、多結晶体などの形態をとる。壁から離れた位置のエピタキシャル層は、壁の影響はほとんどなく、結晶性に優れたエピタキシャル層を形成する。したがって、壁付近のエピタキシャル積層体Ｅの格子欠陥密度ρeとし、壁から離れた位置のエピタキシャル積層体Ｅの格子欠陥密度ρinとすれば、ρeはρinより非常に大きい。このような、格子欠陥密度の分布態様は、選択成長マスク２１の開口部にエピタキシャル積層体Ｅを形成した場合に特有のものである。格子欠陥密度が高く、エピタキシャル成長しにくい端縁部の範囲は、上述のように端縁の壁面から所定範囲内に限定される。
エピタキシャル積層体Ｅの形成の後、そのエピタキシャル積層体Ｅの上に、選択拡散用マスク５を形成する。選択拡散用マスク５は、ＳｉＮにより形成し、フォトリソグラフィによって、開口部を設ける。選択拡散用マスク５の開口部から、ｐ型不純物のＺｎを選択拡散してｐ型領域１５を、受光素子ごとに形成する。図４は、Ｚｎの選択拡散を行い、ｐ型領域１５を形成した段階を示す図である。ｐ型領域１５は、たとえば大きさφ１５μｍとして、３０μｍピッチで、領域Ａに横３２０個×縦２５６個となるように形成する。ＩｎＰ基板１の非成長部Ｍの表面Ｍｓは、内側のＩｎＰ基板１と連続した、非加工の平坦面である。また、エピタキシャル積層体Ｅの端の壁面Ｅsは、滑らかな平滑面である。
図４の状態の後、ＳｉＯＮ保護膜６を形成し、次いで、ＳｉＯＮ保護膜６の所定の部分を開口して、ｐ側電極１２を形成する。ｐ側電極１２は、ｐ型領域１５の部分のＩｎＰ窓層４とオーミック接触するように、ＡｕＺｎによって形成する。図５は、ｐ側電極１２を形成した後の状態を示す図である。次いで、ＳｉＯＮ保護膜６と、選択拡散用マスク５と、選択成長用マスク２１とを貫通するコンタクトホールを形成する。そのコンタクトホールを充填し、延び出て、ｐ側電極１２の高さ位置に揃うように、共通のｎ側電極１１を形成する。ｎ側電極１１は、Ｓドープのｎ型ＩｎＰ基板とオーミック接触するように、ＡｕＧｅＮｉによって形成するのがよい。受光素子ごとに設けたｐ側電極１２および各受光素子に共通のｎ側電極１１を形成して、受光素子アレイを完成する。図１は、受光素子アレイ１０を完成させた状態を示す図である。
上記のｎ側電極１１は、エピタキシャル積層体Ｅの端に位置する選択成長マスク２１のマスク部に形成される。すなわち当該マスク部を通るコンタクトホールを充填して最表面側へと延びる形態をとることができる。これによって、ｎ側電極１１は、ｐ側電極１２と同じ高さレベルに位置することができる。この結果、ＣＭＯＳの読み出し端子および接地端子に、容易に、はんだ等を用いて接続することができる。要は、上記のマスク部２１にＩｎＰ基板１まで届く貫通孔をあけて、その貫通孔を充填することでｎ側電極１１を形成する。このため、製造能率の向上、および歩留り向上を得ることができる。
（実施の形態１の変形例１）
図６は、図１の受光素子アレイ１０の変形例１を示す図である。図６において、エピタキシャル積層体Ｅは、受光層３と、窓層４とによって構成され、バッファ層２は含まれない。図１に示す受光素子アレイ１０と異なり、バッファ層２は、エピタキシャル積層体Ｅと重ならない非成長部Ｍを持つ。換言すれば、バッファ層２は、ＩｎＰ基板１の上に、そのＩｎＰ基板１をすべて覆うように形成される。そして、図３において、選択成長マスク２１は、バッファ層２の上に形成される。すなわち、ＩｎＰ基板１上にバッファ層２が形成され、その上に、開口部Ａを有する選択成長用マスク２１が形成される。バッファ層２を含まないエピタキシャル積層体Ｅの厚みは、選択成長用マスク２１の厚みＨと等しくする。
図６に示す変形例１では、バッファ層２の非成長部Ｍに、共通のｎ側電極１１が接続される。このため、ＩｎＰ基板１はｎ型不純物、たとえばＳを高濃度に含有しなくてもよい。バッファ層２は、図１に示す構造においても、ｎ型不純物、たとえばシリコン（Ｓｉ）を高濃度に含んでいた。これにより、バッファ層２の電気抵抗が低くなり、ｐｎ接合に有効にかかる逆バイアス電圧を大きくするからである。図６に示す変形例１の受光素子アレイ１０においても、バッファ層２は高濃度にｎ型不純物を含む必要がある。これによって、共通のｎ側電極１１は、バッファ層２とオーミック接触することができる。
図６に示す受光素子アレイ１０では、バッファ層２をエピタキシャル積層体Ｅから除外して、ＩｎＰ基板１に、その表層として加える。上記ＩｎＰ基板１、バッファ層２およびエピタキシャル積層体Ｅの変更は、他の構成部分に影響を及ぼさない。すなわち、上記の変更は、選択成長マスク２１およびｎ側電極１１の形成には何ら影響を及ぼさない。変形例１において、ＩｎＰ基板１、バッファ層２およびエピタキシャル積層体Ｅ以外の部分について、上記の実施の形態１の構造および製造プロセスを用いることができる。
（実施の形態１の変形例２）
上記のエピタキシャル積層体Ｅの受光層３は、Ｉｎ0.53Ｇａ0.47Ａｓで形成した。しかし、受光感度をより長波長側に拡大するために、Ｎを含有させたＧａＩｎＮＡｓで受光層３を形成してもよい。本発明の実施の形態１の変形例２では、ＧａＩｎＮＡｓで受光層３を形成し、他の部分は、実施の形態１と同じである。Ｎの含有率は、ＳＩＭＳ(secondary Ion Mass Spectroscopy)分析によって求めることができ、たとえば１．５原子％とすることができる。１．５原子％Ｎの含有によって、ＰＬ(Photo-Luminescence)測定による受光層の波長２．０μｍとすることができる。Ｎを含有しないＩｎ0.53Ｇａ0.47ＡｓのＰＬ測定では１．７μｍである。また、Ｘ線回折像より、ＩｎＰと上記Ｎ含有率のＧａＩｎＮＡｓとの格子定数ずれは、たとえばΔａ／ａ＝０．０１とすることができる。上記の受光層３における、Ｉｎ0.53Ｇａ0.47ＡｓからＧａＩｎＮＡｓへの変更は、選択成長マスクパターン２１およびｎ側電極１１の形成には何ら影響を及ぼさない。変形例２において、受光層３以外の部分について、上記の実施の形態１の構造および製造プロセスを用いることができる。
（実施の形態１の変形例３）
上記のエピタキシャル積層体Ｅの受光層３を、タイプ２の多重量子井戸構造（ＩｎＧａＡｓ／ＧａＡｓＳｂ）によって形成してもよい。本発明の実施の形態１の変形例３では、受光層３を、タイプ２の多重量子井戸構造（ＩｎＧａＡｓ／ＧａＡｓＳｂ）で形成する。他の部分は、実施の形態１と同じである。多重量子井戸構造において、ＩｎＧａＡｓおよびＧａＡｓＳｂの厚みは２ｎｍ〜５ｎｍとして、５０〜５００ペアの繰り返し数とするのがよい。エピタキシャル積層体Ｅの厚みを選択成長用マスクパターン２１の厚みＨに合わせるようにする。上記タイプ２の多重量子井戸構造の受光層３を用いることにより、ＰＬ測定の波長をたとえば２．５μｍにすることができる。上記の受光層３における、Ｉｎ0.53Ｇａ0.47Ａｓからタイプ２の多重量子井戸構造（ＩｎＧａＡｓ／ＧａＡｓＳｂ）への変更は、選択成長マスクパターン２１およびｎ側電極１１の形成には何ら影響を及ぼさない。変形例３において、受光層３以外の部分について、上記の実施の形態１の構造および製造プロセスを用いることができる。
（実施の形態２）
図７は、本発明の実施の形態２における受光素子アレイ１０を示す図である。図７において、絶縁膜２１ｅが，共通のｎ側電極１１とエピタキシャル積層体Ｅとの間に介在している。本実施の形態においても、共通のｎ側電極１１を形成するための非成長部Ｍは、選択成長マスクパターン２１によって確保される。すなわちｎ側電極１１の形成のために、エピタキシャル積層体Ｅの端縁部をエッチングすることはない。このため、図７において、ＩｎＰ基板１の非成長部Ｍの表面Ｍｓは、内側のＩｎＰ基板１と連続した、非加工の平坦面である。また、エピタキシャル積層体Ｅの端の壁面Ｅsは、滑らかな平滑面である。非成長部Ｍの付近のｎ側電極１１や、絶縁膜２１ｅなどを除き、他の部分は図１の受光素子アレイと同じである。
上記の受光素子アレイ１０の製造において、図７の前の段階は、実施の形態１の図５に示す状態である。したがって図７に示す受光素子アレイ１０は、実施の形態１における図３〜図５の段階を経て製造される。図５の状態で、保護膜６上にレジストを配置して、非成長部Ｍ上に位置する絶縁層部分を除去する。すなわち（保護膜６／選択拡散用マスク５／選択成長用マスク２１）の非成長部Ｍの上の部分をエッチングする。このエッチングではＨＦ系エッチャントを用いる。このため、エピタキシャル積層体ＥおよびＩｎＰ基板１はエッチングされず、非成長部Ｍの上の部分のみ除去される。すなわち、非成長部Ｍの上の保護膜６，マスク部５，２１のみ除去される。したがって、上記表面Ｍｓは連続性の非加工の平坦面であり、壁面Ｅsは平滑面を呈する。
このとき、エピタキシャル積層体Ｅの端縁を露出させないようにする。すなわち、エピタキシャル積層体Ｅの端を覆うように、選択成長用マスク２１の部分２１ｅを薄く残す。保護膜６および選択拡散用マスク５も、上記部分２１ｅに合わせて、その上に残る。非成長部ＭのＩｎＰ基板は、ｎ側電極１１の接続のために、露出されている。その露出されたＩｎＰ基板１の非成長部Ｍに、ｎ側電極１１をオーミック接触するように接続する。図７は、そのｎ側電極１１が形成された状態を示す図である。上記の製造方法に代えて、図５に示す選択成長用マスク２１をすべて削除してもよい。その後で、あらためて絶縁層を、選択成長用マスクの残り２１ｅの代わりに形成してもよい。その後で、露出状態にされたＩｎＰ基板１にｎ側電極１１を形成することができる。
ｎ側電極１１は、ＩｎＰ基板１に接続し、上記の絶縁層２１ｅに沿って延在するように配線部を形成する。これにより、ｎ側電極１１の配線部は、ｐ側電極１２と同じ高さを占めることができる。その結果、ＣＭＯＳの端子との接続が容易かされる。上記のｎ側電極１１の形成は、断線のおそれはなく、容易であり、製造歩留りを低下させない。
（実施の形態２の変形例１）
図７のエピタキシャル積層体Ｅからバッファ層２を除いて、バッファ層２をＩｎＰ基板１の表層に含めてもよい。すなわちバッファ層２が、ＩｎＰ基板１の全領域を覆うように形成され、非成長部Ｍをもつようにしてもよい。この場合、ｎ側電極１１は、バッファ層２の非成長部Ｍに、オーミック接触するように接続される。この実施の形態２の変形例１は、実施の形態１の変形例１の受光素子アレイ１０（図６参照）に対応する。
（実施の形態２の変形例２）
図７の受光素子アレイ１０の受光層３は、図１の受光層であるＩｎ0.53Ｇａ0.47Ａｓと同じである。しかし、Ｉｎ0.53Ｇａ0.47Ａｓに代えて、受光感度を長波長域に拡大するため、ＧａＩｎＮＡｓとしてもよい。またはＧａＩｎＮＡｓの結晶性を良好にするため、ＧａＩｎＮＡｓにＰおよび／またはＳｂを加えてもよい。上記の受光層３における、Ｉｎ0.53Ｇａ0.47ＡｓからＧａＩｎＮＡｓへの変更は、選択成長マスク２１およびｎ側電極１１の形成には何ら影響を及ぼさない。変形例２において、受光層３以外の部分について、上記の実施の形態２の構造および製造プロセスを用いることができる。
（実施の形態２の変形例３）
図７の受光層３を、タイプ２の多重量子井戸構造（ＩｎＧａＡｓ／ＧａＡｓＳｂ）によって形成してもよい。本発明の実施の形態２の変形例３では、受光層３を、タイプ２の多重量子井戸構造（ＩｎＧａＡｓ／ＧａＡｓＳｂ）で形成する。他の部分は、図７の受光素子アレイ１０と同じである。多重量子井戸構造において、ＩｎＧａＡｓおよびＧａＡｓＳｂの厚みは２ｎｍ〜５ｎｍとして、５０〜５００ペアの繰り返し数とするのがよい。エピタキシャル積層体Ｅの厚みを選択成長用マスク２１の厚みに合わせるようにする。上記タイプ２の多重量子井戸構造の受光層３を用いることにより、ＰＬ測定の波長をたとえば２．５μｍにすることができる。上記の受光層３における、Ｉｎ0.53Ｇａ0.47Ａｓからタイプ２の多重量子井戸構造（ＩｎＧａＡｓ／ＧａＡｓＳｂ）への変更は、他の部分に影響しない。すなわち、選択成長用マスク２１およびｎ側電極１１の形成には何ら影響を及ぼさない。変形例３において、受光層３以外の部分について、上記の実施の形態２の構造および製造プロセスを用いることができる。
（実施の形態３）
図８は、本発明の実施の形態３における受光素子アレイ１０を示す図である。図８において、保護膜６および選択拡散用マスク５が，ｎ側電極１１とエピタキシャル積層体Ｅとの間に介在している。本実施の形態においても、共通のｎ側電極１１を形成するための非成長部Ｍは、選択成長用マスク２１によって確保される。すなわちｎ側電極１１の形成のために、エピタキシャル積層体Ｅの端縁部をエッチングすることはない。このため、図８において、ＩｎＰ基板１の非成長部Ｍの表面Ｍｓは、内側のＩｎＰ基板１と連続した、非加工の平坦面である。また、エピタキシャル積層体Ｅの端の壁面Ｅsは、滑らかな平滑面である。非成長部Ｍの付近における、ｎ側電極１１、保護膜６、選択拡散用マスク５を除き、他の部分は図１の受光素子アレイと同じである。なお、図８に示す受光素子アレイ１０のエピタキシャル積層体Ｅの端の壁が、斜めに傾いて描いてあるのは、とくに意味はない。図１または図７に示すように、上記エピタキシャル積層体Ｅの端の壁がＩｎＰ基板１に直交していてもよい。
上記の受光素子アレイ１０の製造において、図３の段階を経て製造される。すなわち、選択成長マスク２１の開口部Ａにエピタキシャル積層体Ｅは形成される。エピタキシャル積層体Ｅの各層の内容は、図１の受光素子アレイ１０と同じである。選択成長マスク２１の厚みは、エピタキシャル積層体Ｅの厚みと、同じ、より厚い、またはより薄い、のいずれでもよい。エピタキシャル積層体Ｅを開口部Ａに形成した後、選択成長用マスク２１を除去する。選択成長用マスク２１を除去した後、選択拡散用マスク５を形成して、Ｚｎを選択拡散させる。図９は、Ｚｎを選択拡散して、ｐ型領域１５を形成した状態を示す図である。ＩｎＰ基板１の非成長部Ｍの上にも選択拡散用マスク５が延在している。次いで、選択拡散マスク５を覆うように、保護膜６をＳｉＯＮによって形成する。
この後、ｐ側領域１５に中心を合わせて開口部を形成し、ｐ側電極１２を形成する。また、ＩｎＰ基板１の非成長部Ｍの上の選択拡散マスク５および保護膜６を、ＨＦ系エッチャントにより除去する。ＨＦ系エッチャントによるエッチングであるため、上記表面Ｍsは内側と連続的な非加工の平坦面を呈する。また、壁面Ｅｓは、凹凸を生じずに、平滑面を呈している。このため、共通のｎ側電極１１は、能率よく確実に形成でき、製造歩留りの低下を生じない。
（実施の形態３の変形例１）
図８のエピタキシャル積層体Ｅからバッファ層２を除いて、バッファ層２をＩｎＰ基板１の表層に含めてもよい。すなわちバッファ層２が、ＩｎＰ基板１の全領域を覆うように形成され、非成長部Ｍをもつようにしてもよい。この場合、ｎ側電極１１は、バッファ層２の非成長部Ｍに、オーミック接触するように接続される。この実施の形態３の変形例１は、実施の形態１の変形例１の受光素子アレイ１０（図６参照）に対応する。
（実施の形態３の変形例２）
図８の受光素子アレイ１０の受光層３は、図１の受光層であるＩｎ0.53Ｇａ0.47Ａｓと同じである。しかし、Ｉｎ0.53Ｇａ0.47Ａｓに代えて、受光感度を長波長に拡大するため、ＧａＩｎＮＡｓとしてもよい。またはＧａＩｎＮＡｓの結晶性を良好にするため、ＧａＩｎＮＡｓにＰおよび／またはＳｂを加えてもよい。上記の受光層３における、Ｉｎ0.53Ｇａ0.47ＡｓからＧａＩｎＮＡｓへの変更は、選択成長用マスク２１およびｎ側電極１１の形成には何ら影響を及ぼさない。この変形例３において、受光層３以外の部分について、上記の実施の形態３の構造および製造プロセスを用いることができる。
（実施の形態３の変形例３）
図８の受光層３を、タイプ２の多重量子井戸構造（ＩｎＧａＡｓ／ＧａＡｓＳｂ）によって形成してもよい。他の部分は、図７の受光素子アレイ１０と同じである。上記の受光層３における、Ｉｎ0.53Ｇａ0.47Ａｓからタイプ２の多重量子井戸構造（ＩｎＧａＡｓ／ＧａＡｓＳｂ）への変更は、他の部分に影響しない。すなわち、選択成長用マスク２１およびｎ側電極１１の形成には何ら影響を及ぼさない。この変形例３において、受光層３以外の部分について、上記の実施の形態３の構造および製造プロセスを用いることができる。
（本発明の製造方法−従来法との比較−）
図１０は、上記本発明の実施の形態１〜３による受光素子アレイの製造方法を示す図である。共通する製造プロセスは、次の（１）、（２）、（３）にある。
（１）ＩｎＰ基板１上またはバッファ層２上に選択成長用マスク２１を形成する。
（２）選択成長用マスク２１の開口部Ａに、エピタキシャル積層体Ｅを形成する。
（３）非成長部Ｍは、選択成長用マスク２１が被覆するＩｎＰ基板１またはバッファ層２に生じる。この非成長部ＭのＩｎＰ基板１またはバッファ層２に、ｎ側電極１１を接続する。
上記の（１）〜（３）の製造工程に由来して、つぎの構造上の特徴（Ｋ1）〜（Ｋ3）を備える。図１１に、（Ｋ1）、（Ｋ2）および（Ｋ3）の構造上の特徴を示す。
（Ｋ1）エピタキシャル積層体Ｅの端縁部の格子欠陥密度ρeは、内側のエピタキシャル積層体の格子欠陥密度ρinより、非常に大きい。上記端縁部において、エピタキシャル積層体Ｅを構成する各層は、エピタキシャル成長せずに、多結晶体となるほど、結晶配列は乱れている。
（Ｋ2）非成長部ＭのＩｎＰ基板１またはバッファ層２の表面Ｍsは、内側と連続しており、非加工の平坦面である。内側とは、エピタキシャル積層体Ｅに被覆されているＩｎＰ基板１またはバッファ層２の領域をさす。
（Ｋ3）エピタキシャル積層体Ｅの端の壁面Ｅsは、凹凸がなく、滑らかな平滑面である。すなわち、エピタキシャル積層体Ｅの各層の面方位に対応した各壁面の境が、凹または凸に角張らない。
主として上記の製造上の特徴に由来して、次のような実用上の作用効果を得ることができる。
（Ｅ1）ｎ側電極１１を、断線のおそれなく確実に形成できる。製造された製品の信頼性は高く、このため製造歩留りは高い。
（Ｅ2）能率の向上は、従来の方法に比較して、格段に大きい。
上記（Ｅ1）および（Ｅ2）の定量的な評価は、実施例において示す。
次に、上記（Ｋ1）〜（Ｋ3）および（Ｅ1）〜（Ｅ2）以外の、各実施の形態に特有の構造および作用効果について説明する。
―本発明の実施の形態１に特有の構造および作用効果―
（１）エピタキシャル積層体Ｅの厚みを、選択成長用マスク２１の厚みＨに等しくする。または、選択成長用マスク２１の厚みＨをエピタキシャル積層体Ｅの厚みと等しくなるように形成する。これは、図１０のＡコースであり、実施の形態１および２が対応する。
（２）非成長部Ｍ上の選択成長用マスク２１にコンタクトホール２１ｈをあけて、ｎ側電極１１を形成する。
（３）ｎ側電極を延長してｐ側電極１２と同じ高さレベルにする電極配線の形成が不要か、または簡略化される。すなわち、コンタクトホール２１ｈへのｎ側電極材の充填に連続して盛り上げることで、高さレベルを確保できる。
（４）選択成長用マスク２１をｎ側電極１１の保護または絶縁に利用している。このため、選択成長用マスク２１を除去する必要がなく、さらに非常に大きな工程省略ができる。
―本発明の実施の形態２に特有の構造および作用効果−
（１）実施の形態１と同様に、エピタキシャル積層体Ｅの厚みを、選択成長用マスク２１の厚みＨに等しくする（図１０のＡコース）。
（２）非成長部Ｍ上の外側の選択成長用マスク２１を一部削除して、ｎ側電極１１を形成する。ただし、非成長部Ｍ上の選択成長用マスク２１をすべて削除し、あらたに絶縁膜をｎ側電極１１のために形成してもよい。
（３）ｎ側電極を延長してｐ側電極１２と同じ高さレベルにする電極配線の形成が必要である。
（４）選択成長用マスク２１を一部残す場合、さらに工程省略ができる。
―本発明の実施の形態３に特有の構造および作用効果−
（１）エピタキシャル積層体Ｅの厚みと、選択成長用マスク２１の厚みＨとの異同は、問わない。選択拡散用マスク５を形成する前に、選択成長用マスク２１をすべて除去する（図１０のＢコース）。
（２）エピタキシャル積層体Ｅの端の壁面Ｅsは、選択拡散用マスク５および／または保護膜６で被覆する。
（３）ｎ側電極を延長してｐ側電極１２と同じ高さレベルにする電極配線の形成が必要である。
（４）選択成長用マスク２１の完全な除去、および非成長部Ｍ上の選択拡散用マスク５等の除去が必要である。
図１２は、従来の受光素子アレイの製造方法を示す図である。従来の方法では、ｎ側電極を配置する非成長部Ｍの形成に、エピタキシャル積層体Ｅのエッチングを行う。従来の製造方法を説明するに際し、図１３および図１６に示す具体的な受光素子アレイ１１０を参照する。図１３は、受光層１０３にＩｎ0.53Ｇａ0.47Ａｓを用いた受光素子アレイ１１０を示す。また、図１６は受光層１０３にタイプ２の多重量子井戸構造（ＩｎＧａＡｓ／ＧａＡｓＳｂ）を用いた受光素子アレイ１１０を示す。どちらの受光素子アレイ１１０も、図１２に示す工程に従って製造される。まず、図１３に示す従来の受光素子アレイ１１０の製造方法について説明する。
従来法では、ＩｎＰ基板１０１またはバッファ層１０２の全面にわたって、エピタキシャル積層体Ｅを形成する。次いで、選択拡散用マスク１０５を形成し、ｐ型不純物のＺｎを選択拡散する。このＺｎの選択拡散によって、受光素子ごとにｐ型領域１１５が形成される。次いで、図１４に示すように、選択拡散用マスク１０５の上に、非成長部形成用のレジスト１６１を配置する。次いで、エッチングを行い、レジストに被覆されていない部分を削除する。このとき、選択拡散用マスク１０５から、順に、各層の材質に応じて、次のエッチャントを用いる。
（選択拡散用マスク１０５）：ＨＦ系エッチャント
（ＩｎＰ窓層１０４）：ＨＣｌ系エッチャント
（Ｉｎ0.53Ｇａ0.47Ａｓ受光層１０３）：Ｈ3ＰＯ4系エッチャント
このとき、誇張してエピタキシャル積層体Ｅ等の壁面を示すと、図１５に示すような出入りの大きい凹凸が生じる。この凹凸は、各エピタキシャル層の上記エッチングによる面方位を示すものである。このような凹凸がある状態で、ｎ側電極配線を設けると、凹凸の陰になった部に断線が発生する。このため、少なくとも陰になる部分がなくなるように、追加エッチングを行なう。追加エッチングは、選択拡散用マスク１０５と、ＩｎＰ窓層１０４とを対象に、行う。選択拡散用マスク１０５は、最初のエッチングと同様に、ＨＦ系エッチャントでエッチングする。またＩｎＰ窓層１０４は、同様に、ＨＣｌ系エッチャントでエッチングする。この結果、図１３に示すような出入りの大きい凹凸がない壁面Ｅsとなり、保護膜１０６で被覆することができる。しかし、壁面全体にわたって滑らかな平滑面にはならない。そして、その保護膜１０６に接してｎ側電極１１１を形成する。
最初のエッチングではエッチャントを３種類、順次、変えながら行う。また、追加エッチングでは、エッチャントを２種類、用いて、順次、エッチングする。上記のエッチングの後、非成長形成用レジスト１６１を除去し、次いで、保護膜１０６で被覆する。この後の工程は、図１０に示す本発明の実施の形態３での、ｎ側電極の形成工程と同じである。
図１６に示す多重量子井戸構造の受光層１０３を持つ受光素子アレイ１１０の製造方法も、上記の製造方法と同じである。ただ、受光層１０３のエッチングにＨ2ＳＯ4系エッチャントを用いる点で相違する。最初のエッチングでは、受光層１０３用のＨ2ＳＯ4系エッチャントを含め、３種類のエッチャントを順次、用いる。また、図１７に示すように、平滑化のための追加エッチングでは、２種類のエッチャントを用いる。
図１０の本発明の実施の形態の製造工程と、図１２の従来の製造工程とを比較する。最も大きな相違は、従来法のエッチング工程が大きな比重を占めることである。従来法では、エピタキシャル積層体Ｅの端縁部のエッチングに、総計５種類のエッチングを行う。エッチング対象の層は、進行につれ順次、変わり、その都度、エッチャントを変える必要がある。したがって、上記のエッチング工程は、絶対的な工数を要し、受光素子アレイ１１０の製造能率の阻害要因となる。これに対して、図１０に示す製造工程では、エピタキシャル積層体Ｅの端縁部をエッチングすることは一切ない。非成長部Ｍは、選択成長用マスク２１が接するＩｎＰ基板１またはバッファ層２に確保されている。ＨＦ系エッチャントは、選択成長用マスク２１をエッチングでき、かつＩＩＩ−Ｖ族化合物半導体をエッチングしない。このため、選択成長用マスク２１を絶縁体として利用して、ｎ側電極１１を形成することができる。また、選択成長用マスク２１を絶縁体として利用しなくても、非成長部Ｍを簡単に露出させて、ｎ側電極１１を接続することができる。
従来の受光素子アレイ１１０の構造の特徴を、図１８に示す。非成長部Ｍの表面Ｍsは、エピタキシャル積層体Ｅのエッチングにより凹状に掘られる。また、エピタキシャル積層体Ｅの壁面Ｅsは、各層のエッチングによる面が現れて、境目が角張る。これらの特徴は、図１１の本発明の構造の特徴と比較すると、より明らかになる。
１．試験体
製造した受光素子アレイの試験体は、本発明例Ａ1、およびＡ2、比較例Ｂ1、およびＢ2である。それぞれの受光素子の構造は次のとおりである。
（本発明例Ａ1）：図１に示す受光素子アレイ（受光層Ｉｎ0.53Ｇａ0.47Ａｓ、ｎ側電極１１は選択成長用マスク２１のコンタクトホール２１ｈに形成）
（本発明例Ａ2）：図７に示す受光素子アレイ（ただし受光層はタイプ２の多重量子井戸構造（ＩｎＧａＡｓ／ＧａＡｓＳｂ）、ｎ側電極１１は、選択成長用マスク２１を部分的に除いた非成長部Ｍに形成）
（比較例Ｂ1）：図１３の受光素子アレイ（受光層はＩｎ0.53Ｇａ0.47Ａｓ）
（比較例Ｂ2）：図１６の受光素子アレイ（受光層はタイプ２の多重量子井戸構造（ＩｎＧａＡｓ／ＧａＡｓＳｂ））
２．評価
受光素子（ピクセル）３２０×２５６の配列の受光素子アレイを、２インチＩｎＰ基板を用いて製造した。受光素子アレイは、２インチＩｎＰ基板あたり１１個製造した。２インチＩｎＰ基板あたりの製造工数を測定した。
３．結果
上記の製造において、本発明例Ａ１およびＡ２は、比較例Ｂ１およびＢ２に比較して、２インチＩｎＰ基板あたりの平均で、製造時間を１６時間、短縮することができた。この短縮は、比較例Ｂ１およびＢ２の製造におけるメサエッチング工程を本発明例Ａ１およびＡ２では省略したことによるものである。上記の２インチＩｎＰ基板あたり、平均して１６時間の短縮は、非常に大きいものがあり、大量生産における在庫管理などに大きな意味をもつ。また、上記実施例では、品質について評価は数値に表しにくいので省略したが、大量生産においては、処理工程の容易化および簡単化は、例外なく品質向上を生む。本発明に係る製品についても、この原則が成り立つことは明らかである。
上記において、本発明の実施の形態および実施例について説明を行ったが、上記に開示された本発明の実施の形態および実施例は、あくまで例示であって、本発明の範囲はこれら発明の実施の形態に限定されない。本発明の範囲は、特許請求の範囲の記載によって示され、さらに特許請求の範囲の記載と均等の意味および範囲内でのすべての変更を含むものである。
本発明によれば、大きな能率向上を得ながら、近赤外域に受光感度をもつ信頼性の高い受光素子アレイを得ることができる。生体関連の物質の分析装置、宇宙光を利用した撮像装置等への適用が期待される。
本発明の実施の形態１における受光素子アレイを示す図である。 図１の受光素子アレイをＣＭＯＳに実装した検出装置を示す図である。 図１の受光素子アレイの製造において、ＩｎＰ基板に選択成長用マスクを形成した状態を示す図である。 図３の選択成長用マスクの開口部にエピタキシャル積層体を形成し、次いで、選択拡散マスクを用いてそのエピタキシャル積層体にＺｎを選択拡散した状態を示す図である。 図４の状態に、保護膜を形成し、次いでｐ側電極を受光素子ごとに形成した状態を示す図である。 本発明の実施の形態１の変形例であり、バッファ層の非成長部の選択成長用マスクにコンタクトホールを設け、ｎ側電極を形成した状態を示す図である。 本発明の実施の形態２における受光素子アレイを示す図である。 本発明の実施の形態３における受光素子アレイを示す図である。 図８の受光素子アレイの製造において、選択成長用マスクを除去した後、選択拡散マスクを形成し、Ｚｎを選択拡散した状態を示す図である。 本発明の実施の形態１〜３の製造方法を示す工程図である。 本発明の受光素子アレイの構造の特徴を示す図である。 従来の製造方法を示す工程図である。 従来の受光素子アレイを示す図である（受光層ＩｎＧａＡｓの場合）。 図１３に示す受光素子アレイの製造において、非成長部の形成のために、エピタキシャル積層体の端縁部をエッチングした状態を示す図である。 図１４の状態から、さらにエピタキシャル積層体の橋の壁面を平滑にするために、追加エッチングをしようとする状態を示す図である。 従来の他の受光素子アレイの製造において、非成長部の形成のために、エピタキシャル積層体の端縁部をエッチングした状態を示す図である（受光層がタイプ２の多重量子井戸構造の場合）。 図１６の状態から、さらにエピタキシャル積層体の橋の壁面を平滑にするために、追加エッチングをしようとする状態を示す図である。 従来の受光素子アレイの構造の特徴を示す図である。
符号の説明
１ ＩｎＰ基板、２ バッファ層、３ 受光層、４ 窓層、５ 選択拡散用マスク、６ 絶縁保護膜、１０ 受光素子アレイ、１１ ｎ側電極、１２ ｐ側電極、１５ ｐ型領域、１７ ＡＲ膜、２１ 選択成長用マスク、２１ｅ 選択成長用マスク残部（絶縁膜）、２１ｈ コンタクトホール、３１ ＣＭＯＳ、３３ 読み出し端子、３９ 接地端子、Ａ 選択成長用マスクの開口部（受光素子アレイ領域）、Ｅ エピタキシャル積層体、Ｅs 壁面、Ｈ 選択成長用マスクの厚み、Ｍ 非成長部、Ｍs 非成長部の表面、５０ 検出装置。

Claims (8)

  1. ＩｎＰ基板上または該ＩｎＰ基板上のバッファ層上に成長された、ＩＩＩ−Ｖ族化合物半導体の受光層を含むエピタキシャル積層体に、受光素子が、複数、配列された受光素子アレイであって、
    前記エピタキシャル積層体の最表面側からの選択拡散によって、前記受光素子ごとに形成された第１導電型領域と、
    前記第１導電型領域ごとに設けられた第１導電側電極と、
    前記複数の受光素子に共通に設けられた第２導電側電極とを備え、
    前記受光素子アレイの外周部にはエピタキシャル積層体が成長されていない非成長部のＩｎＰ基板またはバッファ層があり、
    前記第２導電側電極は、前記非成長部のＩｎＰ基板またはバッファ層に接続されて、前記エピタキシャル積層体の最表面側へと延び、
    前記エピタキシャル積層体の前記第２導電側電極側の端の壁面は平滑面であり、そのエピタキシャル積層体の端縁部の格子欠陥密度が、そのエピタキシャル積層体の内側の格子欠陥密度より高く、かつ前記非成長部のＩｎＰ基板またはバッファ層の面は、前記エピタキシャル積層体が位置する側から連続した平坦面であることを特徴とする、受光素子アレイ。
  2. 前記第２導電側電極は、前記エピタキシャル積層体の端の壁に接触して位置する選択成長用マスクパターンとしての絶縁層、を通るコンタクトホールを充填して前記最表面側へと延びていることを特徴とする、請求項１に記載の受光素子アレイ。
  3. 前記第２導電側電極は、前記エピタキシャル積層体の端の壁との間に、絶縁膜をはさむようにして前記最表面側へと延びていることを特徴とする、請求項１に記載の受光素子アレイ。
  4. 前記受光層が、多重量子井戸構造を有することを特徴とする、請求項１〜３のいずれか１つに記載の受光素子アレイ。
  5. 請求項１〜４のいずれか１つに記載の受光素子アレイと、ＣＭＯＳ(Complementary Metal-Oxide Semiconductor)とを備え、前記受光素子アレイの第１導電側電極が前記ＣＭＯＳの読み出し端子に接続され、前記受光素子アレイの第２導電側電極がＣＭＯＳの接地端子に接続されていることを特徴とする、検出装置。
  6. ＩｎＰ基板上またはＩｎＰ基板上のバッファ層上に、開口部をもつ選択成長用マスクパターンを形成する工程と、
    前記選択成長用マスクパターンの開口部に限定してエピタキシャル積層体を形成しつつ、該選択成長用マスクパターンのマスク部に対応する位置にエピタキシャル積層体が成長されていない非成長部を形成する工程と、
    前記エピタキシャル積層体の最表面側から第１導電型不純物を受光素子ごとに選択拡散するための選択拡散用マスクパターンを形成する工程と、
    前記選択拡散用マスクパターンを用いて第１導電型不純物を選択拡散して第１導電型領域を形成し、次いでその第１導電型領域に接続させて第１導電側電極を受光素子ごとに形成する工程と、
    前記複数の受光素子に共通に、前記非成長部のＩｎＰ基板またはバッファ層に接続させて、第２導電側電極を形成する工程と、を備えることを特徴とする、受光素子アレイの製造方法。
  7. 前記選択成長用マスクパターンの厚みを、前記エピタキシャル積層体の厚みと同じにして、その選択成長用マスクパターンの上に、前記選択拡散用マスクパターンを形成することを特徴とする、請求項６に記載の受光素子アレイの製造方法。
  8. 前記選択成長用マスクパターンのマスク部を、前記エピタキシャル積層体の端縁部に対する絶縁体として用いて、前記第２導電側電極を形成することを特徴とする、請求項６または７に記載の受光素子アレイの製造方法。
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Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011192838A (ja) * 2010-03-15 2011-09-29 Sumitomo Electric Ind Ltd 受光素子、受光素子アレイ、ハイブリッド型検出装置、光学センサ装置、および受光素子アレイの製造方法
WO2011118399A1 (ja) * 2010-03-25 2011-09-29 住友電気工業株式会社 受光素子、受光素子アレイ、ハイブリッド型検出装置、光学センサ装置、および受光素子アレイの製造方法
JP2013093385A (ja) * 2011-10-24 2013-05-16 Sumitomo Electric Ind Ltd 受光素子、およびその製造方法
JP2015012228A (ja) * 2013-07-01 2015-01-19 住友電気工業株式会社 受光素子アレイを作製する方法
JP2016111294A (ja) * 2014-12-10 2016-06-20 住友電気工業株式会社 半導体受光素子を作製する方法
WO2017122537A1 (ja) * 2016-01-13 2017-07-20 ソニー株式会社 受光素子、受光素子の製造方法、撮像素子および電子機器
JP2017126738A (ja) * 2016-01-13 2017-07-20 ソニー株式会社 受光素子、受光素子の製造方法、撮像素子および電子機器
JPWO2018194030A1 (ja) * 2017-04-19 2020-05-14 ソニーセミコンダクタソリューションズ株式会社 半導体素子およびその製造方法、並びに電子機器

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101318052B1 (ko) * 2009-12-10 2013-10-14 엘지디스플레이 주식회사 엑스레이 검출용 포토다이오드 및 이의 제조방법
CN102401906B (zh) * 2010-09-19 2014-03-12 同方威视技术股份有限公司 辐射探测器及其成像装置、电极结构和获取图像的方法
JP5486541B2 (ja) 2011-03-31 2014-05-07 浜松ホトニクス株式会社 フォトダイオードアレイモジュール及びその製造方法
US9935151B2 (en) 2013-09-25 2018-04-03 Princeton Infrared Technologies, Inc. Low noise InGaAs photodiode array
JP2015216172A (ja) * 2014-05-08 2015-12-03 住友電気工業株式会社 アレイ型受光素子
KR102237820B1 (ko) 2014-05-14 2021-04-08 삼성전자주식회사 수평형 포토 다이오드, 이를 포함하는 이미지 센서 및 포토 다이오드, 이미지센서의 제조방법
JP2017175102A (ja) * 2016-03-16 2017-09-28 ソニー株式会社 光電変換素子及びその製造方法並びに撮像装置
JP2018078245A (ja) * 2016-11-11 2018-05-17 ソニーセミコンダクタソリューションズ株式会社 受光素子、受光素子の製造方法および電子機器
US20200052012A1 (en) * 2018-08-07 2020-02-13 Sensors Unlimited, Inc. Mesa trench etch with stacked sidewall passivation
US10854646B2 (en) * 2018-10-19 2020-12-01 Attollo Engineering, LLC PIN photodetector
US11251219B2 (en) * 2020-03-10 2022-02-15 Sensors Unlimited, Inc. Low capacitance photo detectors

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4288620B2 (ja) * 2006-11-10 2009-07-01 ソニー株式会社 半導体発光素子およびその製造方法

Cited By (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011192838A (ja) * 2010-03-15 2011-09-29 Sumitomo Electric Ind Ltd 受光素子、受光素子アレイ、ハイブリッド型検出装置、光学センサ装置、および受光素子アレイの製造方法
WO2011118399A1 (ja) * 2010-03-25 2011-09-29 住友電気工業株式会社 受光素子、受光素子アレイ、ハイブリッド型検出装置、光学センサ装置、および受光素子アレイの製造方法
JP2011204920A (ja) * 2010-03-25 2011-10-13 Sumitomo Electric Ind Ltd 受光素子、受光素子アレイ、ハイブリッド型検出装置、光学センサ装置、および受光素子アレイの製造方法
US8921829B2 (en) 2010-03-25 2014-12-30 Sumitomo Electric Industries, Ltd. Light receiving element, light receiving element array, hybrid-type detecting device, optical sensor device, and method for producing light receiving element array
JP2013093385A (ja) * 2011-10-24 2013-05-16 Sumitomo Electric Ind Ltd 受光素子、およびその製造方法
JP2015012228A (ja) * 2013-07-01 2015-01-19 住友電気工業株式会社 受光素子アレイを作製する方法
JP2016111294A (ja) * 2014-12-10 2016-06-20 住友電気工業株式会社 半導体受光素子を作製する方法
WO2017122537A1 (ja) * 2016-01-13 2017-07-20 ソニー株式会社 受光素子、受光素子の製造方法、撮像素子および電子機器
JP2017126738A (ja) * 2016-01-13 2017-07-20 ソニー株式会社 受光素子、受光素子の製造方法、撮像素子および電子機器
US10580821B2 (en) 2016-01-13 2020-03-03 Sony Corporation Light-receiving element, manufacturing method of the same, imaging device, and electronic apparatus
JPWO2018194030A1 (ja) * 2017-04-19 2020-05-14 ソニーセミコンダクタソリューションズ株式会社 半導体素子およびその製造方法、並びに電子機器
JP7211935B2 (ja) 2017-04-19 2023-01-24 ソニーセミコンダクタソリューションズ株式会社 半導体素子およびその製造方法、並びに電子機器

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