KR102237820B1 - 수평형 포토 다이오드, 이를 포함하는 이미지 센서 및 포토 다이오드, 이미지센서의 제조방법 - Google Patents

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Abstract

개시된 수평형 포토 다이오드는 기판; 상기 기판 상에 형성된 절연 마스크층; 상기 절연 마스크층의 일면에 접촉하며, 상기 일면과 나란한 방향을 따라 순차 배치된 제1형 반도체층, 활성층, 제2형 반도체층;을 포함한다. 상기 절연 마스크층은 관통홀이 구비되어, 상기 제1형 반도체층, 활성층, 제2형 반도체층이 상기 관통홀로부터 측면 과성장법에 의해 형성된다.

Description

수평형 포토 다이오드, 이를 포함하는 이미지 센서 및 포토 다이오드, 이미지센서의 제조방법{Lateral type photodiode, image sensor including the same and method of manufacturing the photodide and the image sensor}
Ⅲ-Ⅴ족 화합물 반도체 기반의 포토 다이오드, 이를 포함하는 이미지 센서 및 포토 다이오드, 이미지 센서의 제조방법에 대한 것이다.
이미지 센서는 광학 상(optical image)을 전기적 신호로 변환시키는 반도체 소자로, 카메라, 동작 인식 카메라, 터치 패널 등 다양한 분야에 사용되고 있다.
이미지 센서는 빛을 감지하고 이를 전기적 신호로 변환하는 수광 소자와, 전기적 신호를 처리하여 데이터화하는 독출 회로(readout circuit)를 포함한다.
Ⅲ-Ⅴ족 화합물 반도체 기반의 포토 다이오드는 이미지 센서의 수광 소자로 사용되며, 또한, 독출 회로는 실리콘 기반의 ROIC(readout integrated circuit) 형태가 사용된다.
이러한 실리콘 기반의 독출 회로와 Ⅲ-Ⅴ족 화합물 반도체 기반의 포토 다이오드를 포함하는 이미지 센서를 구현하기 위해, 하이브리드(hybride) 구조, 또는 모노리식(monolithic) 구조가 사용될 수 있다.
하이브리드 구조는 포토 다이오드와 독출 회로를 서로 다른 웨이퍼에서 만들고 접합하는 방법을 사용한다. 따라서, 제조 공정의 단계가 많고 복잡하며, 포토 다이오드와 독출 회로를 정렬하는 어려움이 있다.
모노리식 구조는 하나의 웨이퍼에 영역을 나누어 포토 다이오드와 독출 회로를 형성하게 된다. 해상도가 높아짐에 따라 화소 크기가 작아지고, 따라서, 화소 내에의 수광 영역 또한 작아지게 된다. 더욱이, 독출 회로의 크기를 줄이는 데는 한계가 있기 때문에, 화소 크기가 작아짐에 따라 화소 내에서 수광 영역이 차지하는 비율을 점점 낮아진다. 따라서, 높은 해상도의 고화질을 구현하기 위해서는 화소 내에서 수광 영역을 넓히는 방안의 모색이 필요하다.
본 개시는 단위 화소 내에서 수광 영역의 비율을 넓힐 수 있는 이미지 센서,이의 제조방법을 제공한다.
일 유형에 따른 수평형 포토 다이오드는 기판; 상기 기판 상에 형성된 절연 마스크층; 상기 절연 마스크층의 일면에 접촉하며, 상기 일면과 나란한 방향을 따라 순차 배치된 제1형 반도체층, 활성층, 제2형 반도체층;을 포함한다.
상기 기판은 실리콘 기판을 포함할 수 있다.
상기 절연 마스크층은 산화물 또는 질화물로 이루어질 수 있다.
상기 절연 마스크층에는 관통홀이 형성될 수 있다.
상기 제1형 반도체층과 제2형 반도체층 중의 어느 하나는 상기 관통홀의 내부로부터 상기 절연 마스크층 상의 영역으로 연장된 형태를 가질 수 있다.
상기 기판과 상기 절연 마스크층 사이에는 시드층(seed layer)이 더 형성될 수 있다.
상기 제1형 반도체층, 활성층, 제2형 반도체층은 Ⅲ-Ⅴ족 화합물 반도체 물질로 이루어질 수 있다.
또한, 일 유형에 따른 이미지 센서는 실리콘 기판; 상기 실리콘 기판 상에 형성된 독출 회로부; 상기 독출 회로부를 덮으며, 적어도 하나의 관통홀이 형성된 절연 마스크층; 상기 관통홀로부터 성장되어 상기 절연 마스크층의 일면을 따라 연장 형성된 제1형 반도체층; 상기 제1형 반도체층에 접하는 활성층; 상기 활성층에 접하는 제2형 반도체층;을 포함한다.
상기 제1형 반도체층, 활성층, 제2형 반도체층은 상기 절연 마스크층의 일면과 접촉하며, 상기 일면과 나란한 방향을 따라 순차 배치될 수 있다.
상기 활성층은 상기 제1형 반도체층의 측면을 둘러싸는 형태로 형성되고, 상기 제2형 반도체층은 상기 활성층의 측면을 둘러싸는 형태로 형성될 수 있다.
상기 활성층은 상기 제1형 반도체층의 서로 마주하는 양 측면으로부터 서로 반대인 두 방향을 따라 배치된 두 영역으로 이루어지고, 상기 제2형 반도체층은 상기 활성층의 두 영역의 양단으로부터 상기 서로 반대인 두 방향을 따라 배치된 두 영역으로 이루어질 수 있다.
상기 활성층, 제2형 반도체층은 상기 제1형 반도체층 상에 상기 절연 마스크층의 일면과 수직인 방향으로 순차 적층될 수 있다.
상기 절연 마스크층은 산화물 또는 질화물로 이루어질 수 있다.
상기 관통홀 내에 시드층(seed layer)이 형성될 수 있다.
상기 독출회로부와 활성층을 각각 상기 기판 면에 투영할 때, 투영된 영역들이 서로 오버랩 될 수 있다.
상기 제1형 반도체층, 활성층, 제2형 반도체층은 Ⅲ-Ⅴ족 화합물 반도체 물질로 이루어질 수 있다.
또한, 일 유형에 따른 수평형 포토 다이오드 제조방법은 기판 상에 관통홀이 형성된 절연 마스크층을 형성하는 단계; 에피택셜 측면 과성장(epitaxial lateral overgrowth, ELOG) 방법을 사용하여 상기 관통홀 내부로부터 상기 절연 마스크층 상의 일면을 따라 연장되게 제1형 반도체층을 성장시키는 단계; ELOG 방법을 사용하여, 상기 제1형 반도체층의 측면으로부터 상기 절연마스크층의 일면과 나란한 방향을 따라 활성층을 성장시키는 단계; ELOG 방법을 사용하여, 상기 활성층의 측면으로부터 상기 절연 마스크층의 일면과 나란한 방향을 따라 제2형 반도체층을 성장시키는 단계;를 포함한다.
상기 제조방법은 상기 제1형 반도체층, 활성층, 제2형 반도체층의 상면이 서로 동일면을 이루도록 평탄화하는 단계;를 더 포함할 수 있다.
상기 제조방법은 상기 절연 마스크층을 형성하기 전에, 상기 기판 상에 시드층(seed layer)를 형성하는 단계;를 더 포함할 수 있다.
또한, 일 유형에 따른 이미지 센서 제조방법은 에피택셜 측면 과성장(epitaxial lateral overgrowth, ELOG) 방법을 사용하여 상기 관통홀 내부로부터 상기 절연 마스크층 상의 일면을 따라 연장되게 제1형 반도체층을 성장시키는 단계;상기 제1형 반도체층과 접하는 활성층을 형성하는 단계; 상기 활성층에 접하는 제2형 반도체층을 형성하는 단계;를 포함한다.
상기 활성층을 형성하는 단계는, ELOG 방법을 사용하여, 상기 제1형 반도체층의 측면으로부터 상기 절연 마스크층의 일면과 나란한 방향을 따라 활성층을 성장시키는 단계일 수 있고, 상기 제2형 반도체층을 형성하는 단계는, ELOG 방법을 사용하여, 상기 활성층의 측면으로부터 상기 절연 마스크층의 일면과 나란한 방향을 따라 제2형 반도체층을 성장시키는 단계일 수 있다.
상기 활성층, 제2형 반도체층을 형성할 때, 측면 과성장의 방향을 상기 제1형 반도체층의 측면에서부터 방사형으로 할 수 있다.
상기 활성층, 제2형 반도체층을 형성할 때, 측면 과성장의 방향을 상기 제1형 반도체층의 측면에서부터 서로 반대인 두 방향으로 할 수 있다.
상기 제조방법은 상기 제1형 반도체층, 활성층, 제2형 반도체층의 상면이 서로 동일면을 이루도록 평탄화하는 단계;를 더 포함할 수 있다.
상기 제조방법은 평탄화된 상기 제1형 반도체층, 활성층, 제2형 반도체층을 덮는 패시베이션층을 형성하는 단계;를 더 포함할 수 있다.
상기 제조방법은 상기 제1형 반도체층, 제2형 반도체층의 영역 일부가 노출되도록 상기 패시베이션층에 관통홀을 형성하고, 상기 관통홀을 통해 상기 제1형 반도체층, 제2형 반도체층과 각각 접하는 제1 콘택층, 제2콘택층을 형성하는 단계;를 더 포함할 수 있다.
상기 제조방법에서, 상기 활성층과 상기 제2형반도체층은 상기 제1형 반도체층 상에 상기 일면에 수직인 방향을 따라 순차 형성될 수 있다.
상기 이미지 센서는 독출회로부와 포토 다이오드가 기판 면상에 순차 적층된 구조를 가지며, 이에 의해 넓은 수광 영역이 구현된다.
상기 이미지 센서 제조방법에 따르면, 측면 과성장법을 사용하여 절연층 상에 반도체 물질을 수평적으로 형성할 수 있므로, 화소 내에 수광 영역이 차지하는 면적이 넓은 이미지 센서가 제조된다.
도 1은 실시예에 따른 수평형 포토 다이오드의 개략적인 구조를 보이는 단면도이다.
도 2는 도 1의 수평형 포토 다이오드의 제조에 사용되는 측면 과성장법과, 이에 의해 결함이 적은 박막이 형성되는 것을 설명하는 개념도이다.
도 3은 실시예에 따른 이미지 센서의 개략적인 구조를 보이는 단면도이다.
도 4는 실시예에 따른 이미지 센서에서 하나의 화소 내에서의 포토 다이오드, ROIC 배치 관계를 보인 평면도이다.
도 5a는 비교예에 따른 이미지 센서에서 하나의 화소 내에서의 포토 다이오드, ROIC 배치 관계를 보인 평면도이다.
도 5b는 비교예에 따른 이미지 센서에 채용된 수직형 포토 다이오드의 형상을 보인다.
도 6은 실시예 및 비교예에 따른 이미지 센서가 구현할 수 있는 최소 화소 크기를 설명하기 위한 그래프이다.
도 7은 실시예 및 비교예에 따른 이미지 센서에서 파장에 따른 광전류의 크기를 비교하여 보인 그래프이다.
도 8은 실시예 및 비교예에 따른 이미지 센서에서 파장에 따른 반응성을 비교하여 보인 그래프이다.
도 9 내지 도 12는 실시예에 따른 이미지 센서에서 채용할 수 있는 포토 다이오드의 구체적인 형태를 예시적으로 보인다.
도 13a 내지 도 13h는 실시예에 따른 포토 다이오드 제조방법을 설명하는 도면들이다.
도 14a 내지 도 14h는 실시예에 따른 이미지 센서 제조방법을 설명하는 도면들이다.
도 15는 다른 실시예에 따른 이미지 센서의 개략적인 구조를 보이는 단면도이다.
도 16a 내지 도 16f는 도 15의 이미지 센서 제조방법을 설명하는 도면들이다.
본 발명은 다양한 변환을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세한 설명에 상세하게 설명하고자 한다. 본 발명의 효과 및 특징, 그리고 그것들을 달성하는 방법은 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 다양한 형태로 구현될 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예들을 상세히 설명하기로 하며, 도면을 참조하여 설명할 때 동일하거나 대응하는 구성 요소는 동일한 도면부호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.
이하의 실시예에서, 제1, 제2 등의 용어는 한정적인 의미가 아니라 하나의 구성 요소를 다른 구성 요소와 구별하는 목적으로 사용되었다.
이하의 실시예에서, 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
이하의 실시예에서, 포함하다 또는 가지다 등의 용어는 명세서상에 기재된 특징, 또는 구성요소가 존재함을 의미하는 것이고, 하나 이상의 다른 특징들 또는 구성요소가 부가될 가능성을 미리 배제하는 것은 아니다.
이하의 실시예에서, 막, 영역, 구성 요소 등의 부분이 다른 부분 위에 또는 상에 있다고 할 때, 다른 부분의 바로 위에 있는 경우뿐만 아니라, 그 중간에 다른 막, 영역, 구성 요소 등이 개재되어 있는 경우도 포함한다.
도면에서는 설명의 편의를 위하여 구성 요소들이 그 크기가 과장 또는 축소될 수 있다. 예컨대, 도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 임의로 나타내었으므로, 본 발명이 반드시 도시된 바에 한정되지 않는다.
어떤 실시예가 달리 구현 가능한 경우에 특정한 공정 순서는 설명되는 순서와 다르게 수행될 수도 있다. 예를 들어, 연속하여 설명되는 두 공정이 실질적으로 동시에 수행될 수도 있고, 설명되는 순서와 반대의 순서로 진행될 수 있다.
도 1은 실시예에 따른 수평형 포토 다이오드(100)의 개략적인 구조를 보이는 단면도이다.
수평형 포토 다이오드(100)는 기판(110), 기판(110) 상에 형성된 절연 마스크층(130), 절연 마스크층(130)의 일면 상에 수평적으로 배치된 제1형 반도체층(140), 활성층(150), 제2형 반도체층(160)을 포함한다. 기판(110)과 절연 마스크층(130) 사이에는 시드층(120)이 더 배치될 수 있다.
기판(110)은 다양한 재질로 형성될 수 있고, 예를 들어, 반도체 재료, 폴리머 재료 등으로 형성될 수 있다. 상기 반도체 재료는 예들 들어, Si, Ge, GaAs, GaN 등을 포함할 수 있고, 상기 폴리머 재료는 유기 폴리머와 무기 폴리머를 포함할 수 있다. 그 밖에, 기판(110)은 석영(quartz), 유리 등으로 형성될 수도 있다.
시드층(120)은 이 위에 형성하고자 하는 반도체 물질과 동일 또는 유사한 계열의 물질로 이루어진다. 다만, 이는 선택적인 것이며, 기판(110), 제1형 반도체층(140)의 재질에 따라 생략 가능할 수도 있다.
절연 마스크층(130)은 산화물 또는 질화물로 이루어질 수 있다. 절연 마스크층(130)에는 관통홀(H)이 형성되어 있어, 시드층(120)의 일부, 또는 시드층(120)이 형성되지 않은 경우에는 기판(110) 면의 일부가 관통홀(H)에 의해 노출된다.
제1형 반도체층(140)은 관통홀(H)의 내부로부터 절연 마스크층(130)의 상면을 따라 연장된 형태를 갖는다.
활성층(150)은 제1형 반도체층(140)의 측면으로부터 절연 마스크층(130)의 상면과 나란한 방향을 따라 연장 형성되어 있다.
제2형 반도체층(160)은 활성층(150)의 측면으로부터 절연 마스크층(130)의 상면과 나란한 방향을 따라 연장 형성되어 있다.
제1형 반도체층(140), 활성층(150), 제2형 반도체층(160)은 반도체 물질로 이루어지며, 예를 들어, Ⅲ-Ⅴ족 화합물 반도체로 이루어질 수 있다. 제1형 반도체층(140), 제2형 반도체층(160) 중 어느 하나는 N형, 나머지 하나는 P형으로 도핑되며, 활성층(150)은 도핑되지 않아, P-I-N 구조가 형성된다. N형 불순물로 Si, Ge, Se, Te 등이 사용될 수 있다. P형 불순물로는 Mg, Zn, Be 등이 사용될 수 있다. 활성층(150)의 재질은 수평형 포토 다이오드(PD)가 검출하고자 하는 파장 대역의 광에 따라 구체적인 재질과 조성비가 정해진다.
또한, 제1형 반도체층(140), 활성층(150), 제2형 반도체층(160)을 덮는 형태로 패시베이션층(170)이 형성될 수 있고, 패시베이션층(170)은 제1형 반도체층(140), 제2형 반도체층(160)의 영역 일부를 노출하도록 패터닝되어, 이 영역 상에 제1콘택층(180), 제2콘택층(190)이 형성될 수 있다.
이와 같은 형태의 수평형 포토 다이오드(PD)는 에피텍셜 측면 과성장(Epitaxial lateral overgrowth, ELOG)법에 의해 형성될 수 있는데, ELOG법은 수직 성장보다 측면 성장이 더 빠르도록, 반도체 물질을 성장시키는 방법을 의미한다.
도 2는 도 1의 수평형 포토 다이오드(100)의 제조에 사용되는 측면 과성장법과 이에 의해 결함이 적은 박막이 형성되는 것을 설명하는 개념도이다.
기판(SU) 상에 시드층(SE)을 형성하고 관통홀(H)이 형성된 절연 마스크층(IM)을 형성한다. 시드층(SE)은 성장시키고자 하는 반도체 물질(SM)과 유사한 물질로 형성되며, 기판(SU)의 재질에 따라 생략 가능하다.
절연 마스크층(IM)은 ELOG 마스크 역할을 한다. 시드층(SE)은 기판(SU)과 시드층(SE)을 이루는 물질의 열팽창계수, 격자 상수의 차이 등으로, 전위(dislocation)(DL) 등의 결함을 가진다. 그런데, 관통홀(H)을 통해 시드층(SE)으로부터 반도체 물질(SM)이 성장될 때, 관통홀(H)의 좁은 크기로 인해 전위(dislocation) 전개(evolution)가 잘 이루어지지 않아 절연 마스크층(IM)의 상면에 형성되는 반도체 물질(SM)은 상대적으로 적을 결함을 갖게 된다.
ELOG 법으로 반도체 물질(SM)을 형성할 때, 통상의 반도체 제조 공정인 혼성 기상 결정 성장(hydride vapor phase epitaxy;HVPE), 분자선 결정 성장(molecular beam epitaxy;MBE), 유기 금속 기상 결정 성장(metal organic vapor phase epitaxy;MOVPE), 금속 유기 화학 증착법(metal organic chemical vapor deposition;MOCVD)등의 방법이 사용되며, 공정 조건을 조절하여, 수직 성장에 대한 수평 성장의 비를 약 10까지 할 수 있는 것으로 알려져 있다.
이와 같이 ELOG법을 사용함으로써, 일반적으로 반도체 물질을 성장시키지 못하는 재질인 절연 물질 상에 P-I-N 구조를 형성할 수 있게 된다.
도 3은 실시예에 따른 이미지 센서(200)의 개략적인 구조를 보이는 단면도이다.
이미지 센서(200)는 수광 소자와 수광 소자로부터의 전기 신호를 독출하고 데이터화하는 독출회로부(ROIC)를 포함하며, 본 실시예에서는 수광 소자를 독출회로부(ROIC)를 덮는 절연 물질상에 상술한 수평형 P-I-N 구조로 형성하고 있다.
구체적인 구성을 살펴보면 다음과 같다.
이미지 센서(200)는 실리콘 기판(210), 실리콘 기판 상에 형성된 독출 회로부(ROIC), 독출 회로부(ROIC)를 덮으며, 적어도 하나의 관통홀(H)이 형성된 절연 마스크층(230), 절연 마스크층(230)의 일면에 접촉하며, 상기 일면과 나란한 방향을 따라 순차 배치된 제1형 반도체층(240), 활성층(250), 제2형 반도체층(260)을 포함한다. 또한, 제1형 반도체층(240), 활성층(250), 제2형 반도체층(260)을 보호하는 패시베이션층(270), 제1형 반도체층(240), 제2형 반도체층(260)에 각각 접하는 제1콘택층(280), 제2콘택층(290)을 포함한다.
독출회로부(ROIC)는 활성층(250)에 흡수된 광에 의해 발생한 전기 신호를 독출하는회로 요소로 이루어지며, 하나 이상의 트랜지스터와 커패시터, 다수의 배선 구조 등을 포함한다.
절연 마스크층(230)은 산화물 또는 질화물로 이루어져, 독출회로부(ROIC)를 패시베이션 하는 역할을 한다. 또한, 절연 마스크층(130)은 ELOG 마스크로 기능하며, 이를 위한 관통홀(H)을 구비하고 있다.
관통홀(H) 내에 시드층(seed layer)이 더 형성될 수 있다. 시드층(220)은 관통홀(H)로부터 성장되어 절연 마스크층(230) 상에 형성하고자 하는 반도체 물질, 즉, 제1형 반도체층(140)의 재질과 동일 또는 유사한 계열의 물질로 이루어질 수 있다. 예를 들어, Ⅲ-Ⅴ족 화합물 반도체로 이루어질 수 있다.
제1형 반도체층(240)은 관통홀(H)의 내부로부터 절연 마스크층(230) 상의 영역으로 연장된 형태를 가지며, 활성층(250), 제2형 반도체층(260)은 각각 제1형 반도체층(140)의 측면으로부터, 절연 마스크층(130)의 표면과 나란한 방향을 따라 순차 배치된다. 다만, 제1형 반도체층(240)이 관통홀(H)의 내부로부터 절연 마스크층(130) 상의 영역으로 연장된 형태는 예시적인 것이고, 제2형 반도체층(260)이 관통홀(H)의 내부로부터 절연 마스크층(230) 상의 영역으로 연장된 형태를 가질 수도 있다.
제1형 반도체층(240), 활성층(250), 제2형 반도체층(260)은 반도체 물질로 이루어지며, 예를 들어, Ⅲ-Ⅴ족 화합물 반도체로 이루어질 수 있다. 제1형 반도체층(240), 제2형 반도체층(260) 중 어느 하나는 N형, 나머지 하나는 P형으로 도핑되며, 활성층(250)은 도핑되지 않아, P-I-N 구조가 형성된다. N형 불순물로 Si, Ge, Se, Te 등이 사용될 수 있다. P형 불순물로는 Mg, Zn, Be 등이 사용될 수 있다. 제1형 반도체층(240), 활성층(250), 제2형 반도체층(260)의 재질은 이미지 센서(200)가 사용되는 파장 대역의 광에 따라 구체적인 재질과 조성비가 정해진다. 예를 들어, 제1형 반도체층(240), 제2형 반도체층(260)은 InP로 이루어지고, 활성층(250)은 InGaAs로 이루어져, 적외선 대역의 광을 센싱하도록 구성될 수 있다.
이러한 구조에서, 독출회로부(ROIC)와 활성층(250)은 각각을 기판(210) 면에 투영한 영역이 오버랩 되는 형태로서, 단면적을 최소화할 수 있다. 도시된 구조는 하나의 화소에 대응하는 구조로서, 본 실시예의 이미지 센서(200)는 하나의 화소를 보다 작게 형성할 수 있으며, 또는, 화소 내에서 수광 영역이 차지하는 면적을 최대화할 수 있다.
도 4는 실시예에 따른 이미지 센서에서 하나의 화소 내에서의 포토 다이오드, ROIC 배치 관계를 보인 평면도이다.
기판(210) 상의 영역은 다수의 화소(PX)를 포함하며, 각각의 화소(PX) 영역에는 포토 다이오드(PD)와 ROIC가 형성되어 있다. 포토 다이오드(PD)는 도 3에서 제1형 반도체층(240), 활성층(250), 제2형 반도체층(260)으로 이루어진 구조를 지칭한다.
도시된 바와 같이, 포토 다이오드(PD)와 ROIC는 기판(210) 면과 수직인 방향으로 층을 달리하여 구성되고 있으므로, 하나의 화소(PX) 내에서 포토 다이오드(PD)가 형성되는 면적은 ROIC의 크기나 위치에 구애 받지 않는다. 따라서, 화소(PX) 면적의 대부분을 수광 영역으로 사용할 수 있다.
도 5a는 비교예에 따른 이미지 센서에서 하나의 화소 내에서의 포토 다이오드, ROIC 배치 관계를 보인 평면도이고, 도 5b는 비교예에 따른 이미지 센서에 채용된 포토 다이오드의 형상을 보인다.
비교예의 이미지 센서(200')는 수직형의 포토 다이오드(PD)를 채용하며, 즉, 도 5b와 같이 제1형 반도체층(240'), 활성층(250'), 제2형 반도체층(260')이 적층 형성되어 있다. 이러한 구조는 수직 성장법에 의해 형성되는 형태로, 도 5a에 도시된 바와 같이, 화소(PX) 영역을 ROIC와 나누어 사용하게 된다.
따라서, 동일한 크기의 화소(PX)에 대해 포토 다이오드(PD)가 차지하는 면적은 비교예의 경우 실시예의 경우 보다 작아지게 된다.
도 6은 실시예 및 비교예에 따른 이미지 센서(200)(200')가 구현할 수 있는 최소 화소 크기를 설명하기 위한 그래프이다.
그래프를 참조하면, 비교예 및 실시예에서 화소 크기가 작아질수록 포토 다이오드의 단면적도 줄어들게 된다. 그런데, 광을 센싱하기 위해 필요한 최소의 수광 면적이 필요하다. 그래프에서는 이를 점선으로 나타내고 있다. 화소 크기가 이러한 최소 수광 면적을 구현할 수 있어야 하며, 즉, 그래프에서는 점선 위쪽 영역에 대응하는 화소가 구현 가능한 크기가 된다. 비교예의 경우 최소 화소가 약 10um 정도로 나타남에 비해, 실시예의 경우, 최소 화소는 약 5um로 나타나고 있으며, 실시예의 이미지 센서는 고해상도를 구현하기에 유리한 구조임을 알 수 있다.
도 7은 실시예 및 비교예에 따른 이미지 센서에서 파장에 따른 광전류의 크기를 비교하여 보인 그래프이다.
그래프는 비교예와 실시예의 화소 면적을 100um2으로 동일하게 하고 파장에 따른 광전류를 전산 모사한 것이다. 그래프를 참조하면, 실시예의 경우, 비교예의 경우보다 약 5배 이상의 높은 광전류 특성을 나타냄을 알 수 있다. 이것은 실시예의 경우, 화소 영역 내에 수광 영역이 차지하는 면적을 비교예의 경우보다 넓게 형성할 수 있기 때문이다.
도 8은 실시예 및 비교예에 따른 이미지 센서에서 파장에 따른 반응성을 비교하여 보인 그래프이다.
비교예의 이미지 센서는 도 5a 및 도 5b의 배치로 형성된 구조로, 실시예의 이미지 센서는 도 3의 구조로 하고, 포토 다이오드의 P-I-N 구조의 재질은 모두, InP- InGaAs-InP로 하여 전산 모사한 결과이다.
그래프를 참조하면, 실시예의 경우, 대부분의 파장 대역에서 비교예의 경우보다 높은 반응성을 나타냄을 알 수 있다. 특히, 가시광 대역에서 반응성이 높게 나타나고 있는데, 이것은 실시예의 경우, 활성층에 광이 입사되기 전에 다른 층에서 가시광 흡수가 거의 없기 때문이라고 분석된다. 비교예의 이미지 센서에서, 수직형 포토 다이오드로 광이 입사될 때, 상부의 InP에 의해 가시광의 흡수가 일어나 활성층으로 전달되는 양일 줄어들게 된다. 반면, 실시예의 경우, 수평형 포토 다이오드로 광이 입사되며, 이 때, 다른 층에서의 가시광 흡수가 거의 일어나지 않는다.
도 9 내지 도 12는 실시예에 따른 이미지 센서(200)에서 채용할 수 있는 수평형 포토 다이오드의 구체적인 형태를 예시적으로 보인다.
도 9 내지 도 12에 표시된 화살표 방향은 측면 과성장의 방향을 의미한다.
도 9를 참조하면, 활성층(250), 제2형 반도체층(260)은 제1형 반도체층(240)의 측면으로부터 일방향으로 순차적으로 배치되어 있다.
도 10을 참조하면, 활성층(251)은 제1형 반도체층(241)을 둘러싸는 형태로 형성되고, 제2형 반도체층(261)은 활성층(251)을 둘러싸는 형태로 형성되어 있다. 도시된 형태는 원형 링 형태로서, 제1형 반도체층(140)의 측면으로부터 방사형으로 측면 과성장을 유도하여 이러한 형태를 구현할 수 있다.
도 11을 참조하면, 활성층(252)은 제1형 반도체층(242)을 둘러싸는 형태로 형성되고, 제2형 반도체층(262)은 활성층(252)을 둘러싸는 형태로 형성되어 있다. 도시된 형태는 사각 링 형태로서, 제1형 반도체층(243)의 측면으로부터 서로 수직인 네 방향으로 측면 과성장을 유도하여, 이러한 형태를 구현할 수 있다.
도 12를 참조하면, 활성층은 제1형 반도체층(243)의 서로 마주하는 양 측면으로부터 서로 반대인 두 방향을 따라 배치된 두 영역(253)(254)으로 이루어져 있다. 또한, 제2형 반도체층은 활성층을 이루는 상기 두 영역(253)(254)의 양단으로부터 상기 서로 반대인 두 방향을 따라 배치된 두 영역(263)(264)으로 이루어져 있다. 이러한 형태는 제1형 반도체층(140)의 서로 마주하는 양 측면으로부터 서로 반대인 두 방향을 따라 측면 과성장을 유도하여 구현될 수 있다.
도 13a 내지 도 13h는 실시예에 따른 수평형 포토 다이오드 제조방법을 설명하는 도면들이다.
도 13a를 참조하면, 먼저, 기판(110) 상에 시드층(120)을 형성한다. 기판(110)은 다양한 재질로 형성될 수 있다. 예를 들어, Si, Ge, GaAs, GaN, 폴리머, 석영(quartz), 유리 등으로 형성될 수도 있다. 시드층(120)은 형성하고자 하는 반도체 물질과 동일 또는 유사한 계열의 물질로 이루어진다. 다만, 이는 선택적인 것이며, 기판(110) 재질, 형성하고자 하는 반도체 물질에 따라 생략 가능할 수도 있다.
도 13b를 참조하면, 기판(110) 상에 절연 마스크층(130)을 형성한다. 절연 마스크층(130)은 질화물, 산화물과 같은 절연 물질로 형성된다, 절연 마스크층(130)에는 시드층(120)의 영역 일부 또는 시드층(120)이 형성되지 않은 경우에는 기판(110) 영역의 일부를 노출하는 관통홀(H)이 형성되어 있다. 관통홀(H)의 단면 형상은 원형, 타원형, 다각형 등의 형상을 가질 수 있고, 막대 형상일 수도 있다.
도 13c를 참조하면, 절연 마스크층(130)을 ELOG 마스크로 하여 제1형 반도체층(140)을 관통홀(H)을 통해 측면 과성장법으로 형성한다. 제1형 반도체층(140)은 Ⅲ-Ⅴ족 화합물 반도체로 이루어질 수 있고, N형으로 도핑된 반도체층일 수 있다. N형 불순물로 Si, Ge, Se, Te 등이 사용될 수 있다. 제1형 반도체층(140)의 형성을 위해 통상의 반도체 제조 공정인 혼성 기상 결정 성장(hydride vapor phase epitaxy;HVPE), 분자선 결정 성장(molecular beam epitaxy;MBE), 유기 금속 기상 결정 성장(metal organic vapor phase epitaxy;MOVPE), 금속 유기 화학 증착법(metal organic chemical vapor deposition;MOCVD)등의 방법이 사용될 수 있고, 공정 조건을 조절하여, 수직 성장에 대한 수평 성장의 비를 조절할 수 있다. 기판(110)과 제1형 반도체층(140)의 재질의 차이, 즉, 격자 상수나 열팽창 계수의 차이 등에 의해 발생하는 결함은 관통홀(H) 상부로의 전개가 잘 이루어지지 않으며 측면 과성장에 의해 형성된 제1형 반도체층(140)은 결함이 적은 형태로 형성될 수 있다.
다음, 도 13d와 같이, ELOG 방법을 사용하여 활성층(150)을 형성한다. 활성층(150)은 제1형 반도체층(140)의 측면으로부터 절연 마스크층(130)의 표면과 나란한 방향을 따라 수평적으로 성장된다. ELOG 방법은 수평 성장이 수직 성장보다 크게 일어나는 것이다. 즉, ELOG 방법을 시행시, 수직 성장도 함께 일어나므로, 제1형 반도체층(140)의 상부 영역까지 활성층(150)이 연장 형성된다. ELOG 방향은 예를 들어, 도 9 내지 도 12에 예시된 형태 중 어느 하나가 될 수 있다.
다음, 도 13e와 같이, ELOG 방법을 사용하여 제2형 반도체층(160)을 형성한다. 제2형 반도체층(160)은 Ⅲ-Ⅴ족 화합물 반도체로 이루어질 수 있고, P형으로 도핑된 반도체층일 수 있다. P형 불순물로는 Mg, Zn, Be 등이 사용될 수 있다. 제2형 반도체층(160)은 활성층(150)의 측면으로부터 절연 마스크층(130)의 표면과 나란한 방향을 따라 수평적으로 성장된다. 한편, 수평 성장시, 수직 성장도 함께 일어나므로, 제2형 반도체층(160)은 활성층(150)의 상부 영역으로까지 연장 형성될 수 있다.
다음, 도 13f와 같이, 제1형 반도체층(140), 활성층(150), 제2형 반도체층(160)의 상면이 같은 면 상에 놓이도록 평탄화(planarization) 공정을 수행한다. 평탄화 공정으로, 예를 들어, CMP(chemical mechanical polishing) 공정을 사용할 수 있다.
다음, 도 13g와 같이 패시베이션층(170)을 형성한다. 패시베이션층(170)은 절연물질로, 예를 들어, 질화물, 산화물, 폴리이미드, 포토 리지스트 등으로 형성될 수 있다.
다음, 도 13h와 같이 패시베이션층(170)을 패터닝하여 제1형 반도체층(140), 제2형 반도체층(160)의 영역 일부가 노출되게 한 후, 제1형 반도체층(140), 제2형 반도체층(160)에 각각 접하는 제1콘택층(180), 제2콘택층(190)을 형성한다.
상술한 방법에 따라, 수평형 포토 다이오드(100)가 제조된다. 상술한 수평형 포토 다이오드(100)는 일반적으로 반도체 물질의 성장이 곤란한 절연 물질 상에, 다른 웨이퍼에서 형성하고 접합되는 형태가 아니라, 모노리식(monolithic)하게 형성되고 있다. 이러한 방법은 포토 다이오드를 활용하는 다양한 소자의 제조 방법에 적용될 수 있다.
도 14a 내지 도 14h는 실시예에 따른 이미지 센서 제조방법을 설명하는 도면들이다.
도 14a를 참조하면, 먼저, 독출회로부(ROIC)가 형성된 실리콘 기판(210)을 준비한다. 독출회로부(ROIC)는 실리콘 기판(210) 상에 형성될 포토 다이오드로부터의 출력을 독출하는 회로로서, 하나 이상의 트랜지스터, 커패시터, 배선들을 포함할 수 있다.
도 14b를 참조하면, 절연 마스크층(230)을 형성한다. 절연 마스크층(130)은 독출회로부(ROIC)를 패시베이션 하며, 또한, ELOG 마스크 역할을 위한 것이다. 절연 마스크층(230)은 질화물, 산화물과 같은 절연 물질로 형성된다. 절연 마스크층(230)에는 관통홀(H)이 형성되어 있다. 관통홀(H)의 단면 형상은 원형, 타원형, 다각형 등의 형상을 가질 수 있고, 막대 형상일 수도 있다. 예를 들어, 도 9나 도 12와 같은 형태로 측면 과성장을 유도하기 위해 관통홀(H)의 단면 형상을 막대 형상으로 할 수 있고, 도 10이나 도 11과 같은 형태로 측면 과성장을 유도하기 위해 관통홀(H)의 단면 형상을 원형, 사각형 등으로 형성할 수 있다. 이러한 관통홀(H)이 구비된 절연 마스크층(230)은 절연 물질의 증착 공정 및 포토 리소그라피 공정으로 형성할 수 있다.
관통홀(H) 내에는 시드층(220)이 형성될 수 있다. 시드층(220)의 형성은 생략될 수도 있다.
도 14c를 참조하면, 절연 마스크층(230)을 ELOG 마스크로 하여 제1형 반도체층(240)을 관통홀(H)을 통해 측면 과성장법으로 형성한다. 제1형 반도체층(240)은 Ⅲ-Ⅴ족 화합물 반도체로 이루어질 수 있고, N형으로 도핑된 반도체층일 수 있다. N형 불순물로 Si, Ge, Se, Te 등이 사용될 수 있다. 제1형 반도체층(240)의 형성을 위해 통상의 반도체 제조 공정인 혼성 기상 결정 성장(hydride vapor phase epitaxy;HVPE), 분자선 결정 성장(molecular beam epitaxy;MBE), 유기 금속 기상 결정 성장(metal organic vapor phase epitaxy;MOVPE), 금속 유기 화학 증착법(metal organic chemical vapor deposition;MOCVD)등의 방법이 사용될 수 있고, 공정 조건을 조절하여, 수직 성장에 대한 수평 성장의 비를 조절할 수 있다. 기판(210)과 제1형 반도체층(240)의 재질의 차이, 즉, 격자 상수나 열팽창 계수의 차이 등에 의해 발생하는 결함은 관통홀(H) 상부로의 전개가 잘 이루어지지 않으며 측면 과성장에 의해 형성된 제1형 반도체층(240)은 결함이 적은 형태로 형성될 수 있다.
다음, 도 14d와 같이, ELOG 방법을 사용하여 활성층(250)을 형성한다. 활성층(250)은 제1형 반도체층(240)의 측면으로부터 절연 마스크층(230)의 표면과 나란한 방향을 따라 수평적으로 성장된다. ELOG 방법은 수평 성장이 수직 성장보다 크게 일어나는 것이다. 즉, ELOG 방법을 시행시, 수직 성장도 함께 일어나므로, 제1형 반도체층(140)의 상부 영역까지 활성층(250)이 연장 형성된다. ELOG 방향은 예를 들어, 도 9 내지 도 12에 예시된 형태 중 어느 하나가 될 수 있다.
다음, 도 14e와 같이, ELOG 방법을 사용하여 제2형 반도체층(260)을 형성한다. 제2형 반도체층(260)은 Ⅲ-Ⅴ족 화합물 반도체로 이루어질 수 있고, P형으로 도핑된 반도체층일 수 있다. P형 불순물로는 Mg, Zn, Be 등이 사용될 수 있다. 제2형 반도체층(260)은 활성층(250)의 측면으로부터 절연 마스크층(230)의 표면과 나란한 방향을 따라 수평적으로 성장된다. 한편, 수평 성장시, 수직 성장도 함께 일어나므로, 제2형 반도체층(260)은 활성층(250)의 상부 영역으로까지 연장 형성될 수 있다.
제1형 반도체층(240), 활성층(250), 제2형 반도체층(260)의 재질은 제조될 이미지 센서가 사용되는 파장 대역의 광에 따라 구체적인 재질과 조성비가 정해진다. 예를 들어, 제1형 반도체층(240), 제2형 반도체층(260)은 InP로 이루어지고, 활성층(250)은 InGaAs로 이루어져, 적외선 대역의 광을 센싱하도록 구성될 수 있다.
다음, 도 14f와 같이, 제1형 반도체층(240), 활성층(250), 제2형 반도체층(260)의 상면이 같은 면 상에 놓이도록 평탄화(planarization) 공정을 수행한다. 평탄화 공정으로, CMP(chemical mechanical polishing) 공정을 사용할 수 있다.
다음, 도 14g와 같이 패시베이션층(270)을 형성한다. 패시베이션층(270)은 절연물질로, 예를 들어, 질화물, 산화물, 폴리이미드, 포토 리지스트 등으로 형성될 수 있다.
다음, 도 14h와 같이 패시베이션층(270)을 패터닝하여 제1형 반도체층(240), 제2형 반도체층(260)의 영역 일부가 노출되게 한 후, 제1형 반도체층(240), 제2형 반도체층(260)에 각각 접하는 제1콘택층(280), 제2콘택층(290)을 형성한다.
도 15는 다른 실시예에 따른 이미지 센서(300)의 개략적인 구조를 보이는 단면도이다.
이미지 센서(300)는 수광 소자와 수광 소자로부터의 전기 신호를 독출하고 데이터화하는 독출회로부(ROIC)를 포함하며, 수광 소자는 독출회로부(ROIC)를 덮는 절연 마스크층(230) 상에 순차 적층된 제1형 반도체층(340), 활성층(350), 제2형 반도체층(360)을 포함한다. 또한, 제1형 반도체층(340), 활성층(350), 제2형 반도체층(360)을 보호하는 패시베이션층(370), 제1형 반도체층(340), 제2형 반도체층(360)에 각각 접하는 제1콘택층(380), 제2콘택층(390)을 포함한다.
본 실시예의 이미지 센서(300)는 도 3의 이미지 센서(200)의 변형예로서, 이미지 센서(200)와 비교할 때, 제1형 반도체층(340)만이 ELOG 법으로 수평적으로 성장되고, 활성층(350), 제2형 반도체층(360)은 제1형 반도체층(340) 상에 수직 성장된 점에서 차이가 있다.
즉, 제1형 반도체층(340)은 절연 마스크층(230)의 관통홀(H)에 형성된 시드층(220)으로부터 성장되어 절연 마스크층(230)의 상면을 따라 ELOG 법에 따라 수평적으로 연장되게 형성된다. 활성층(350)과 제2형 반도체층(360)은 제1형 반도체층(340)상에 일반적인 수직 성장법에 따라 순차적으로 적층 형성된다.
본 실시예의 이미지 센서(300)도 도 3의 이미지 센서(200)와 마찬가지로, 독출회로부(ROIC)와 활성층(250) 각각을 기판(210) 면에 투영한 영역이 오버랩 되는 형태로서, 화소 하나의 단면적을 최소화할 수 있다. 도시된 구조는 하나의 화소에 대응하는 구조로서, 본 실시예의 이미지 센서(300)는 하나의 화소를 보다 작게 형성할 수 있으며, 또는, 하나의 화소 내에서 수광 영역이 차지하는 면적을 최대화할 수 있다.
본 실시예의 이미지 센서(300)는 도 4와 같은 평면도를 가지며, 즉, 기판(210) 상의 영역은 다수의 화소(PX)를 포함하며, 각각의 화소(PX) 영역에는 포토 다이오드(PD)와 ROIC가 형성되어 있다. 포토 다이오드(PD)와 ROIC는 기판(210) 면과 수직인 방향으로 층을 달리하여 구성되고 있으므로, 하나의 화소(PX) 내에서 포토 다이오드(PD)가 형성되는 면적은 ROIC의 크기나 위치에 구애 받지 않는다. 따라서, 화소(PX) 면적의 대부분을 수광 영역으로 사용할 수 있다.
도 16a 내지 도 16f는 도 15의 이미지 센서(300) 제조방법을 설명하는 도면들이다.
도 16a와 같이, 독출회로부(ROIC)가 형성된 실리콘 기판(210) 상에, 독출회로부(ROIC)를 패시베이션 하며, 또한, ELOG 마스크 역할을 하도록 관통홀(H)이 형성된 절연 마스크층(230)을 형성한다. 관통홀(H) 내에 시드층(220)을 형성한다. 시드층(220)의 형성은 생략될 수도 있다.
다음, 도 16b와 같이, 절연 마스크층(230)을 ELOG 마스크로 하여 제1형 반도체층(340)을 관통홀(H)을 통해 측면 과성장법으로 형성한다. 이 때, 측면 과성장의 정도는 제1형 반도체층(340)이 절연 마스크층(230)의 상면을 따라 수평 성장되어 독출회로부(ROIC)의 영역 대부분과 마주하도록 한다.
다음, 도 16c와 같이, 제1형 반도체층(340) 위에 활성층(350), 제2형 반도체층(360)을 순차 형성한다. 이 때는, 일반적인 수직 성장법에 따른다.
다음, 도 16d와 같이, 제1형 반도체층(340)의 영역 일부가 드러나도록 제2형 반도체층(360), 활성층(350)의 영역 일부를 식각한다.
다음, 도 16e와 같이 제1형 반도체층(340), 활성층(350), 제2형 반도체층(360)을 보호하는 패시베이션층(370)을 형성한다.
다음, 도 16f와 같이 패시베이션층(370)을 패터닝하여 제1형 반도체층(340), 제2형 반도체층(360)의 영역 일부가 노출되게 한 후, 제1형 반도체층(340), 제2형 반도체층(360)에 각각 접하는 제1콘택층(380), 제2콘택층(390)을 형성한다.
이상, 본 발명인 수평형 포토 다이오드, 이미지 센서, 이의 제조방법은 도면에 도시된 실시예를 참고로 설명되었으나, 이는 예시적인 것에 불과하며, 당해 분야에서 통상적 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위에 의해 정해져야 할 것이다.
100... 수평형 포토 다이오드 200, 300...이미지 센서
110, SU... 기판 210... 실리콘 기판
120, 220, SE... 시드층 130, 230, IM...절연 마스크층
140, 240, 340...제1형 반도체층 150, 250, 350...활성층
160, 260, 360...제2형 반도체층 170, 270, 370...패시베이션층
180, 280, 380... 제1콘택층 190, 290, 390... 제2콘택층

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  8. 실리콘 기판;
    상기 실리콘 기판 상에 형성된 독출 회로부;
    상기 독출 회로부를 덮으며, 적어도 하나의 관통홀이 형성된 절연 마스크층;
    상기 관통홀로부터 성장되어 상기 절연 마스크층의 일면을 따라 연장 형성된 제1형 반도체층;
    상기 제1형 반도체층에 접하는 활성층;
    상기 활성층에 접하는 제2형 반도체층;을 포함하는 이미지 센서.
  9. 제8항에 있어서,
    상기 제1형 반도체층, 활성층, 제2형 반도체층은 상기 절연 마스크층의 일면과 접촉하며, 상기 일면과 나란한 방향을 따라 순차 배치된 이미지 센서.
  10. 제9항에 있어서,
    상기 활성층은 상기 제1형 반도체층의 측면을 둘러싸는 형태로 형성되고,
    상기 제2형 반도체층은 상기 활성층의 측면을 둘러싸는 형태로 형성된 이미지 센서.
  11. 제9항에 있어서,
    상기 활성층은 상기 제1형 반도체층의 서로 마주하는 양 측면으로부터 서로 반대인 두 방향을 따라 배치된 두 영역으로 이루어지고,
    상기 제2형 반도체층은 상기 활성층의 두 영역의 양단으로부터 상기 서로 반대인 두 방향을 따라 배치된 두 영역으로 이루어지는 이미지 센서.
  12. 제9항에 있어서,
    상기 활성층, 제2형 반도체층은 상기 제1형 반도체층 상에 상기 절연 마스크층의 일면과 수직인 방향으로 순차 적층된 이미지 센서.
  13. 제9항 내지 제12항 중 어느 한 항에 있어서,
    상기 절연 마스크층은 산화물 또는 질화물로 이루어진 이미지 센서.
  14. 제9항 내지 제12항 중 어느 한 항에 있어서,
    상기 관통홀 내에 시드층(seed layer)이 형성된 이미지 센서.
  15. 제9항 내지 제12항 중 어느 한 항에 있어서,
    상기 독출회로부와 활성층을 각각 상기 기판 면에 투영할 때, 투영된 영역들이 서로 오버랩 되는 이미지 센서.
  16. 제9항 내지 제12항 중 어느 한 항에 있어서,
    상기 제1형 반도체층, 활성층, 제2형 반도체층은 Ⅲ-Ⅴ족 화합물 반도체 물질로 이루어진 이미지 센서.
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  20. 독출 회로부가 형성된 실리콘 기판을 준비하는 단계;
    상기 독출 회로부를 덮으며 상기 실리콘 기판의 일면을 노출하는 관통홀이 형성된 절연 마스크층을 형성하는 단계;
    에피택셜 측면 과성장(epitaxial lateral overgrowth, ELOG) 방법을 사용하여 상기 관통홀 내부로부터 상기 절연 마스크층 상의 일면을 따라 연장되게 제1형 반도체층을 성장시키는 단계;
    상기 제1형 반도체층과 접하는 활성층을 형성하는 단계;
    상기 활성층에 접하는 제2형 반도체층을 형성하는 단계;를 포함하는 이미지 센서 제조방법.
  21. 제20항에 있어서,
    상기 활성층을 형성하는 단계는, ELOG 방법을 사용하여, 상기 제1형 반도체층의 측면으로부터 상기 절연 마스크층의 일면과 나란한 방향을 따라 활성층을 성장시키는 단계이고,
    상기 제2형 반도체층을 형성하는 단계는, ELOG 방법을 사용하여, 상기 활성층의 측면으로부터 상기 절연 마스크층의 일면과 나란한 방향을 따라 제2형 반도체층을 성장시키는 단계인 이미지 센서 제조방법.
  22. 제20항에 있어서,
    상기 활성층, 제2형 반도체층을 형성할 때, 측면 과성장의 방향을 상기 제1형 반도체층의 측면으로부터 방사형으로 하는 이미지 센서 제조방법.
  23. 제20항에 있어서,
    상기 활성층, 제2형 반도체층을 형성할 때, 측면 과성장의 방향을 상기 제1형 반도체층의 측면으로부터 서로 반대인 두 방향으로 하는 이미지 센서 제조방법.
  24. 제20항에 있어서,
    상기 제1형 반도체층, 활성층, 제2형 반도체층의 상면이 서로 동일면을 이루도록 평탄화하는 단계;를 더 포함하는 이미지 센서 제조방법.
  25. 제24항에 있어서,
    평탄화된 상기 제1형 반도체층, 활성층, 제2형 반도체층을 덮는 패시베이션층을 형성하는 단계;를 더 포함하는 이미지 센서 제조방법.
  26. 제25항에 있어서,
    상기 제1형 반도체층, 제2형 반도체층의 영역 일부가 노출되도록 상기 패시베이션층에 관통홀을 형성하고,
    상기 관통홀을 통해 상기 제1형 반도체층, 제2형 반도체층과 각각 접하는 제1 콘택층, 제2콘택층을 형성하는 단계;를 더 포함하는 이미지 센서 제조방법.
  27. 제20항에 있어서,
    상기 활성층과 상기 제2형반도체층은,
    상기 제1형 반도체층 상에 상기 일면에 수직인 방향을 따라 순차 형성되는 이미지 센서 제조방법.
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