JP2010040936A - Wiring board and method of manufacturing the same - Google Patents
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Abstract
Description
本発明は配線基板およびその製造方法に関し、より詳細には、例えばペリフェラル型の半導体集積回路素子をフリップチップ接続により搭載するのに好適な配線基板およびその製造方法に関する。 The present invention relates to a wiring board and a manufacturing method thereof, and more particularly to a wiring board suitable for mounting, for example, a peripheral type semiconductor integrated circuit element by flip chip connection and a manufacturing method thereof.
従来から、半導体集積回路素子として、多数の電極端子を、その一方の主面の外周に沿って配設した、いわゆるペリフェラル型の半導体集積回路素子がある。このような半導体集積回路素子を配線基板に搭載する方法として、フリップチップ接続により接続する方法がある。フリップチップ接続は、先ず、配線基板上に設けた半導体素子接続用の配線導体の一部を、半導体集積回路素子の電極端子の配置に対応した並びに露出させる。次に、この半導体素子接続用の配線導体の露出部と、前記半導体集積回路素子の電極端子とを対向させる。そして、これらを例えば金めっき層および金バンプを介して電気的に接続する方法である。 2. Description of the Related Art Conventionally, as a semiconductor integrated circuit element, there is a so-called peripheral type semiconductor integrated circuit element in which a large number of electrode terminals are arranged along the outer periphery of one main surface thereof. As a method of mounting such a semiconductor integrated circuit element on a wiring board, there is a method of connecting by flip chip connection. In the flip-chip connection, first, a part of the wiring conductor for connecting the semiconductor element provided on the wiring substrate is exposed corresponding to the arrangement of the electrode terminals of the semiconductor integrated circuit element. Next, the exposed portion of the wiring conductor for connecting the semiconductor element is opposed to the electrode terminal of the semiconductor integrated circuit element. Then, these are electrically connected through, for example, a gold plating layer and a gold bump.
図13は、ペリフェラル型の半導体集積回路素子と、この半導体集積回路素子をフリップチップ接続により搭載する従来の配線基板を示す概略断面図である。図14は、図13に示す配線基板を示す平面図である。図13,図14に示すように、従来の配線基板120は、上面から下面にかけてコア用の配線導体102が配設されたコア用の絶縁基板103を有している。このコア用の絶縁基板103の上下面には、ビルドアップ用の絶縁層104と、ビルドアップ用の配線導体105とが交互に積層されている。さらに、その最表面には、保護用のソルダーレジスト層106が被着されている。
FIG. 13 is a schematic cross-sectional view showing a peripheral type semiconductor integrated circuit element and a conventional wiring board on which the semiconductor integrated circuit element is mounted by flip-chip connection. FIG. 14 is a plan view showing the wiring board shown in FIG. As shown in FIGS. 13 and 14, a
コア用の絶縁基板103の上面から下面にかけては、複数のスルーホール107が形成されている。絶縁基板103の上下面およびスルーホール107の内面には、コア用の配線導体102が被着されている。スルーホール107の内部には、埋め込み樹脂108が充填されている。ビルドアップ用の絶縁層104には、それぞれに複数のビアホール109が形成されている。各絶縁層104の表面およびビアホール109の内面には、ビルドアップ用の配線導体105がそれぞれ被着形成されている。
A plurality of through
この配線導体105のうち、配線基板120の上面側における最外層の絶縁層104上に被着された一部は、半導体素子接続用の帯状配線導体105Aをなす。該帯状配線導体105Aは、半導体集積回路素子101の電極端子101aがフリップチップ接続される接続パッド105aを一部に有し、複数並んで帯状に形成されている。接続パッド105aは、複数横に並んだ状態でソルダーレジスト層106から露出している。
A part of the
一方、配線基板120の下面側における最外層の絶縁層104上に被着された一部は、配線導体105Bをなす。該配線導体105Bは、外部電気回路基板の配線導体に電気的に接続される外部接続用の接続パッド105bを有し、複数並んで形成されている。接続パッド105bは、ソルダーレジスト層106から露出している。この露出した接続パッド105bに、外部電気回路基板の配線導体が半田ボール111を介して電気的に接続される。
On the other hand, a part deposited on the
ソルダーレジスト層106は、最表層の配線導体105を保護するとともに、接続パッド105a,105bを画定する。このようなソルダーレジスト層106は、感光性を有する熱硬化性樹脂ペーストまたはフィルムを配線導体105が形成された最外層の絶縁層104上に積層した後、接続パッド105a,105bを露出させる開口を有するように露光および現像し、硬化させることにより形成される。
The
上面側のソルダーレジスト層106は、複数横に並んだ接続パッド105aを一括して露出させるスリット状の開口106Sを有している。この開口106Sの幅に対応した長さで帯状配線導体105Aの露出させることにより、長方形状の接続パッド105aを画定している。
The
配線基板120上に半導体集積回路素子101を実装するには、先ず、接続パッド105aに予め金めっき層110を形成する。該金めっき層110の形成は、通常、電解金めっきにより行われる。また、半導体集積回路素子101の電極端子101aに予め金バンプ101bを形成する。該金バンプ101bは、通常、金ワイヤの先端を放電溶融させてボールを形成し、これを電極端子101aに超音波によって接合した後、金ワイヤを切断することにより形成される。
In order to mount the semiconductor
次に、形成された金めっき層110と金バンプ101bとを圧接し、両者を超音波によって接合する。これにより、接続パッド105aと導体集積回路素子101の電極端子101aとが、金めっき層110および金バンプ101bを介して電気的に接続される。その後、半導体集積回路素子101と配線基板120との間の隙間にエポキシ樹脂等の熱硬化性樹脂から成るアンダーフィルと呼ばれる充填樹脂(不図示)を充填し、半導体集積回路素子101が配線基板120上に実装される。
Next, the formed
近時、半導体集積回路素子101は、その高集積度化が急激に進み、電極端子101aのピッチは狭ピッチ化されている。これに伴い、接続パッド105aのピッチや幅も狭くなってきている。接続パット105aのピッチや幅が狭くなると、該接続パット105a上に形成される金めっき層110の幅も小さくなり、半導体集積回路素子101の電極端子101aに形成されている金バンプ101bと金めっき層110との接続信頼性が低下する。
Recently, the degree of integration of the semiconductor integrated
本出願人は、先に特許文献1に記載のような配線基板を開発した。この配線基板は、最外層の絶縁層上に複数並設した帯状配線導体上の一部に、該帯状配線導体の幅と一致する幅でフリップチップ用の導電突起を設け、各導電突起の上面を露出させるようにソルダーレジスト層を被着させたものである。この配線基板を採用すれば、微細ピッチにおいても前記導電突起上面の幅を確保しやすくなり、半導体集積回路素子の電極端子に形成されている金バンプと突起電極上の金めっき層との接続信頼性に優れるとともに半導体集積回路素子とソルダーレジストとの間の隙間が広くなることで、充填樹脂の充填性が改善されるため、狭ピッチな電極端子を有する半導体集積回路素子を微細な金めっき層を介してフリップチップ実装することができると考えられる。 The present applicant has previously developed a wiring board as described in Patent Document 1. This wiring board is provided with conductive protrusions for flip-chip on a part of a plurality of strip-shaped wiring conductors arranged side by side on the outermost insulating layer with a width that matches the width of the strip-shaped wiring conductor, and the upper surface of each conductive protrusion. A solder resist layer is deposited so as to be exposed. By adopting this wiring board, it becomes easy to secure the width of the upper surface of the conductive protrusion even at a fine pitch, and the connection reliability between the gold bump formed on the electrode terminal of the semiconductor integrated circuit element and the gold plating layer on the protrusion electrode. In addition, the gap between the semiconductor integrated circuit element and the solder resist is widened, so that the filling property of the filling resin is improved. Therefore, the semiconductor integrated circuit element having a narrow pitch electrode terminal is formed into a fine gold plating layer. It is considered that flip chip mounting can be performed via
しかしながら、前記導電突起の上面に電解金めっきにて金めっき層を形成するとき、金を導電突起の上面に対して上方に成長させようとすると、同時に側方にも成長して隣接する導電突起の上面と繋がった状態になりやすく、その結果、隣接する導電突起間が電気的に短絡してしまい、搭載する半導体集積回路素子101を正常に作動させることができないという問題があった。
However, when a gold plating layer is formed on the upper surface of the conductive protrusion by electrolytic gold plating, if an attempt is made to grow gold upward with respect to the upper surface of the conductive protrusion, the adjacent conductive protrusion grows laterally at the same time. As a result, the adjacent conductive projections are electrically short-circuited, and the mounted semiconductor integrated
この問題は、前記した接続パッド105aにおいても同様に存在する。すなわち、隣接する接続パッド105aの間隔が狭くなると、接続パッド105aの上面に対して側方に成長した金が隣接する接続パッド105aの側面および上面と繋がった状態になりやすく、その結果、隣接する接続パッド105a間が電気的に短絡してしまう。
This problem also exists in the
本発明の課題は、フリップチップ接続される導電突起・接続パッド上に金めっき層を良好に形成することができ、互いに隣接する導電突起・接続パッドの間に金による電気的な短絡が発生するのを抑制することができる配線基板およびその製造方法を提供することである。 An object of the present invention is to satisfactorily form a gold plating layer on conductive protrusions / connection pads to be flip-chip connected, and an electrical short circuit due to gold occurs between the conductive protrusions / connection pads adjacent to each other. It is providing the wiring board which can suppress this, and its manufacturing method.
本発明者は、上記課題を解決すべく鋭意研究を重ねた結果、以下の構成からなる解決手段を見出し、本発明を完成するに至った。
(1)絶縁層と配線導体とが交互に積層されており、最外層の絶縁層上に半導体素子接続用の帯状配線導体が複数並設されているとともに、各帯状配線導体上の一部に、半導体素子の電極端子がフリップチップ接続される導電突起が形成されており、かつ前記最外層の絶縁層上および前記帯状配線導体上に、前記導電突起の上面を露出させるソルダーレジスト層が被着された配線基板であって、前記導電突起の上面は、その周囲の前記ソルダーレジスト層の上面よりも低位に位置し、前記ソルダーレジスト層によって囲まれた導電突起の上面上に金めっき層が形成されていることを特徴とする配線基板。
(2)前記金めっき層の上面と、その周囲の前記ソルダーレジスト層の上面とが実質的に同じ高さである前記(1)記載の配線基板。
As a result of intensive studies to solve the above problems, the present inventor has found a solution means having the following configuration, and has completed the present invention.
(1) Insulating layers and wiring conductors are alternately stacked, and a plurality of strip-like wiring conductors for connecting semiconductor elements are arranged in parallel on the outermost insulating layer, and a part of each strip-like wiring conductor And a conductive protrusion to which the electrode terminal of the semiconductor element is flip-chip connected, and a solder resist layer that exposes the upper surface of the conductive protrusion is deposited on the outermost insulating layer and the strip-shaped wiring conductor. The upper surface of the conductive protrusion is positioned lower than the upper surface of the surrounding solder resist layer, and a gold plating layer is formed on the upper surface of the conductive protrusion surrounded by the solder resist layer. A wiring board characterized by being made.
(2) The wiring board according to (1), wherein an upper surface of the gold plating layer and an upper surface of the solder resist layer around the gold plating layer have substantially the same height.
(3)絶縁層と配線導体とが交互に積層されており、最外層の絶縁層上に、半導体素子の電極端子がフリップチップ接続される接続パッドを一部に有する半導体素子接続用の帯状配線導体が複数並設されており、かつ前記最外層の絶縁層上および前記帯状配線導体上に、前記接続パッドの上面を露出させるスリット状の開口を有するソルダーレジスト層が被着された配線基板であって、前記ソルダーレジスト層は、さらに前記スリット状の開口内に露出した互いに隣接する接続パッド間の間隙を充填しており、前記接続パッドの上面は、前記間隙に位置するソルダーレジスト層の上面および前記帯状配線導体の上面よりも低位に位置し、前記間隙に位置するソルダーレジスト層および前記帯状配線導体によって囲まれた接続パッドの上面上に金めっき層が形成されていることを特徴とする配線基板。
(4)前記金めっき層の上面と、前記間隙に位置するソルダーレジスト層の上面とが実質的に同じ高さである前記(3)記載の配線基板。
(5)前記帯状配線導体の幅が35μm以下であり、互いに隣接する帯状配線導体間の間隔が35μm以下である前記(1)〜(4)のいずれかに記載の配線基板。
(3) Insulating layers and wiring conductors are alternately laminated, and on the outermost insulating layer, a semiconductor device connection band-like wiring partially including a connection pad to which the electrode terminals of the semiconductor device are flip-chip connected A wiring board in which a plurality of conductors are arranged side by side and a solder resist layer having a slit-like opening exposing the upper surface of the connection pad is deposited on the outermost insulating layer and the strip-shaped wiring conductor. The solder resist layer further fills a gap between adjacent connection pads exposed in the slit-shaped opening, and the upper surface of the connection pad is an upper surface of the solder resist layer located in the gap. And on the upper surface of the connection pad that is positioned lower than the upper surface of the strip-shaped wiring conductor and surrounded by the solder resist layer and the strip-shaped wiring conductor located in the gap Wiring board, wherein a plating layer is formed.
(4) The wiring board according to (3), wherein the upper surface of the gold plating layer and the upper surface of the solder resist layer located in the gap are substantially the same height.
(5) The wiring board according to any one of (1) to (4), wherein a width of the strip-shaped wiring conductor is 35 μm or less, and a distance between adjacent strip-shaped wiring conductors is 35 μm or less.
(6)絶縁層と配線導体とを交互に積層する工程と、最外層の絶縁層上に半導体素子接続用の帯状配線導体を複数並設するとともに、各帯状配線導体上の一部に、半導体素子の電極端子がフリップチップ接続される導電突起を形成する工程と、前記最外層の絶縁層上および前記帯状配線導体上に、前記導電突起の上面を露出させるソルダーレジスト層を被着する工程と、前記導電突起の上面上に金めっき層を形成する工程とを含む配線基板の製造方法であって、前記導電突起の上面を、その周囲の前記ソルダーレジスト層の上面よりも低位になるよう除去した後、前記ソルダーレジスト層によって囲まれた導電突起の上面上に金めっき層を形成することを特徴とする配線基板の製造方法。
(7)前記導電突起の上面を、その周囲の前記ソルダーレジスト層の上面よりも低位になるようエッチング処理する前記(6)記載の配線基板の製造方法。
(6) Steps of alternately laminating insulating layers and wiring conductors, and arranging a plurality of strip-shaped wiring conductors for connecting semiconductor elements on the outermost insulating layer, and forming a semiconductor on a part of each strip-shaped wiring conductor Forming a conductive protrusion to which the electrode terminal of the element is flip-chip connected; and depositing a solder resist layer that exposes an upper surface of the conductive protrusion on the outermost insulating layer and the strip-shaped wiring conductor; And a step of forming a gold plating layer on the upper surface of the conductive protrusion, wherein the upper surface of the conductive protrusion is removed to be lower than the upper surface of the solder resist layer around it. And then forming a gold plating layer on the upper surface of the conductive protrusion surrounded by the solder resist layer.
(7) The method for manufacturing a wiring board according to (6), wherein the upper surface of the conductive protrusion is etched so as to be lower than the upper surface of the surrounding solder resist layer.
(8)絶縁層と配線導体とを交互に積層する工程と、最外層の絶縁層上に、半導体素子の電極端子がフリップチップ接続される接続パッドを一部に有する半導体素子接続用の帯状配線導体を複数並設する工程と、前記最外層の絶縁層上および前記帯状配線導体上に、前記接続パッドの上面を露出させるスリット状の開口を有するソルダーレジスト層を被着する工程と、前記接続パッドの上面上に金めっき層を形成する工程とを含む配線基板の製造方法であって、前記ソルダーレジスト層を被着する工程は、さらに前記スリット状の開口内に露出した互いに隣接する接続パッド間の間隙をソルダーレジスト層で充填する工程を含み、前記接続パッドの上面を、前記間隙に位置するソルダーレジスト層の上面および前記帯状配線導体の上面よりも低位になるよう除去した後、前記間隙に位置するソルダーレジスト層および前記帯状配線導体によって囲まれた接続パッドの上面上に金めっき層を形成することを特徴とする配線基板の製造方法。
(9)前記接続パッドの上面を、前記間隙に位置するソルダーレジスト層の上面および前記帯状配線導体の上面よりも低位になるようエッチング処理する前記(8)記載の配線基板の製造方法。
(10)前記金めっき層を、電解金めっきまたは無電解金めっきにより形成する前記(6)〜(9)のいずれかに記載の配線基板の製造方法。
(8) A step of alternately laminating insulating layers and wiring conductors, and a strip-like wiring for connecting a semiconductor element, which has a connection pad to which the electrode terminal of the semiconductor element is flip-chip connected in part on the outermost insulating layer A step of arranging a plurality of conductors; a step of depositing a solder resist layer having a slit-like opening that exposes an upper surface of the connection pad on the outermost insulating layer and the strip-shaped wiring conductor; and the connection Forming a gold plating layer on the upper surface of the pad, and the step of depositing the solder resist layer further includes connection pads adjacent to each other exposed in the slit-shaped opening. Including a step of filling a gap between the upper surfaces of the connection pads with a solder resist layer between the upper surface of the solder resist layer located in the gap and the upper surface of the strip-shaped wiring conductor. After removal so that the position, method of manufacturing a wiring board, which comprises forming a gold plating layer on the solder resist layer and the upper surface of the connection pad surrounded by said strip line conductors located at the gap.
(9) The method for manufacturing a wiring board according to (8), wherein the upper surface of the connection pad is etched so as to be lower than the upper surface of the solder resist layer located in the gap and the upper surface of the strip-shaped wiring conductor.
(10) The method for manufacturing a wiring board according to any one of (6) to (9), wherein the gold plating layer is formed by electrolytic gold plating or electroless gold plating.
本発明によれば、導電突起の上面を、その周囲のソルダーレジスト層の上面よりも低位に位置させ、前記ソルダーレジスト層によって囲まれた導電突起の上面上に金めっき層を形成するようにした。これにより、導電突起の上面に電解金めっきにて金めっき層を形成するとき、金が導電突起の上面に対して側方に成長するのを、該導電突起の上面を囲むソルダーレジスト層によって抑制することができる。したがって、金を導電突起の上面に対して上方にのみ成長させることができるので、隣接する導電突起間に金による電気的な短絡が発生するのを抑制でき、かつ各導電突起上に金めっき層を良好に形成することができる。 According to the present invention, the upper surface of the conductive protrusion is positioned lower than the upper surface of the surrounding solder resist layer, and the gold plating layer is formed on the upper surface of the conductive protrusion surrounded by the solder resist layer. . As a result, when a gold plating layer is formed on the upper surface of the conductive protrusion by electrolytic gold plating, gold is prevented from growing laterally with respect to the upper surface of the conductive protrusion by the solder resist layer surrounding the upper surface of the conductive protrusion. can do. Therefore, since gold can be grown only upward with respect to the upper surface of the conductive protrusion, it is possible to suppress the occurrence of an electrical short circuit due to gold between adjacent conductive protrusions, and a gold plating layer on each conductive protrusion. Can be formed satisfactorily.
また、本発明によれば、ソルダーレジスト層のスリット状の開口内に露出した互い隣接する接続パッド間の間隙にソルダーレジスト層を充填する。そして、接続パッドの上面を、前記間隙に位置するソルダーレジスト層の上面および前記帯状配線導体の上面よりも低位に位置させ、前記間隙に位置するソルダーレジスト層および前記帯状配線導体によって囲まれた接続パッドの上面上に金めっき層を形成する。これにより、金が接続パッドの上面に対して側方に成長するのを、該接続パッドの上面を囲むソルダーレジスト層および帯状配線導体によって抑制することができ、前記と同様の効果を奏することができる。 Further, according to the present invention, the solder resist layer is filled in the gap between the adjacent connection pads exposed in the slit-shaped opening of the solder resist layer. Then, the upper surface of the connection pad is positioned lower than the upper surface of the solder resist layer positioned in the gap and the upper surface of the strip-shaped wiring conductor, and the connection surrounded by the solder resist layer positioned in the gap and the strip-shaped wiring conductor A gold plating layer is formed on the upper surface of the pad. As a result, gold can be prevented from growing laterally with respect to the upper surface of the connection pad by the solder resist layer and the strip-shaped wiring conductor surrounding the upper surface of the connection pad, and the same effect as described above can be achieved. it can.
<第1の実施形態>
以下、本発明にかかる配線基板の第1の実施形態について図面を参照して詳細に説明する。図1は、本実施形態にかかる配線基板を示す概略断面図である。図2は、図1に示す配線基板を示す平面図である。図1,図2に示すように、本実施形態にかかる配線基板10は、上面から下面にかけてコア用の配線導体2が配設されたコア用の絶縁基板3を有している。このコア用の絶縁基板3の上下面にビルドアップ用の絶縁層4と、ビルドアップ用の配線導体5とが交互に積層されている。さらに、その最表面には、保護用のソルダーレジスト層6が被着されている。
<First Embodiment>
Hereinafter, a first embodiment of a wiring board according to the present invention will be described in detail with reference to the drawings. FIG. 1 is a schematic cross-sectional view showing a wiring board according to the present embodiment. FIG. 2 is a plan view showing the wiring board shown in FIG. As shown in FIGS. 1 and 2, the
絶縁基板3は、厚みが0.06〜1.5mm程度であり、例えばガラス繊維束を縦横に織ったガラスクロスにビスマレイミドトリアジン樹脂やエポキシ樹脂等の熱硬化性樹脂を含浸させた電気絶縁材料等から成り、配線基板10のコア部材として機能する。
The insulating
絶縁基板3の上面から下面にかけて直径が0.05〜0.3mm程度の複数のスルーホール7が形成されている。絶縁基板3の上下面およびスルーホール7の内面には、コア用の配線導体2が被着されている。配線導体2は、絶縁基板3の上下面では、主として銅箔等から形成されており、スルーホール7内面では、無電解銅めっきおよびその上の電解銅めっきから形成されているのが好ましい。
A plurality of through holes 7 having a diameter of about 0.05 to 0.3 mm are formed from the upper surface to the lower surface of the insulating
また、スルーホール7内部には、例えばエポキシ樹脂等の熱硬化性樹脂から成る埋め込み樹脂8が充填されている。絶縁基板3の上下面に形成された配線導体2同士が、スルーホール7内の配線導体2を介して電気的に接続されている。
The through hole 7 is filled with an embedding
このような絶縁基板3は、例えばガラスクロスに未硬化の熱硬化性樹脂を含浸させたシートの上下面に配線導体2用の銅箔を張着した後、そのシートを熱硬化させ、これに上面から下面にかけてスルーホール7用のドリル加工を施すこと等により製作される。
Such an insulating
配線導体2は、例えば以下のようにして形成することができる。先ず、絶縁基板3用のシートの上下全面に、厚みが2〜35μm程度の銅箔を上述のように張着しておくとともに、これらの銅箔および絶縁基板3にスルーホール7を穿孔する。次に、このスルーホール7の内面および銅箔表面に無電解銅めっきおよび電解銅めっきを順次施す。次に、スルーホール7内を埋め込み樹脂8で充填する。その後、この上下面の銅箔および銅めっきを、フォトリソグラフィ技術等を用いて所定のパターンにエッチング加工する。これにより、配線導体2が、絶縁基板3の上下面およびスルーホール7の内面に形成される。
The
埋め込み樹脂8は、スルーホール7を塞ぐことにより、スルーホール7の直上および直下にビルドアップ用の絶縁層4を形成可能とするためのものである。埋め込み樹脂8は、例えば未硬化のペースト状の熱硬化性樹脂をスルーホール7内にスクリーン印刷法等により充填し、これを熱硬化させた後、その上下面を略平坦に研磨すること等により形成される。
The embedded
絶縁基板3の上下面に積層された絶縁層4は、それぞれの厚みが20〜60μm程度である。絶縁層4は、絶縁基板3と同様にガラスクロスに熱硬化性樹脂を含浸させた電気絶縁材料や、あるいはエポキシ樹脂等の熱硬化性樹脂に酸化ケイ素等の無機フィラーを分散させた電気絶縁材料から成る。また、各絶縁層4には、直径が30〜100μm程度の複数のビアホール9が形成されている。
The insulating
各絶縁層4の表面およびビアホール9内面には、無電解銅めっきおよびその上の電解銅めっきから成るビルドアップ用の配線導体5が被着形成されている。そして、絶縁層4を挟んで上層に位置する配線導体5と、下層に位置する配線導体5とをビアホール9内の配線導体5を介して電気的に接続することにより、高密度配線が立体的に形成される。
A build-up
配線導体5のうち、配線基板10の上面側における最外層の絶縁層4上に被着された一部は、半導体集積回路素子101の電極端子101aと電気的に接続される半導体素子接続用の帯状配線導体5Aをなす。該帯状配線導体5Aは、最外層の絶縁層4上に複数並設されている。一方、配線基板10の下面側における最外層の絶縁層4上に被着された一部は、配線導体5Bをなす。該配線導体5Bは、外部電気回路基板の配線導体に半田ボール111を介して電気的に接続される外部接続用の接続パッド5bを有し、複数並設されている。
A part of the
このような配線導体5は、例えばセミアディティブ法といわれる方法により形成される。セミアディティブ法は、例えば、先ず、ビアホール9が形成された絶縁層4の表面に電解めっき用の下地金属層を無電解銅めっきにより形成する。次に、その上に配線導体5に対応した開口を有するめっきレジスト層を形成する。次に、下地金属層を給電用の電極として開口から露出する下地金属層上に電解銅めっきを施すことで配線導体5を形成する。次に、めっきレジストを剥離した後、露出する下地金属層をエッチング除去することによって各配線導体5を電気的に独立させる方法である。
Such a
帯状配線導体5Aは、図2に示すように、半導体集積回路素子101の外周部に対応する位置に、半導体集積回路素子101の外周辺に対して直角な方向に延びるようにして所定の幅およびピッチで帯状に複数並設されている。各帯状配線導体5Aの幅は35μm以下、好ましくは15〜25μm、互いに隣接する帯状配線導体5A,5A間の間隔は35μm以下、好ましくは15〜25μmであるのがよい。
As shown in FIG. 2, the strip-shaped
各帯状配線導体5Aは、半導体集積回路素子101の電極端子101aに対応する位置に導電突起12を有している。該導電突起12上には、半導体集積回路素子101の電極端子101aをフリップチップ接続により電気的に接続するための金めっき層11が形成されている。
Each strip-shaped
導電突起12は、帯状配線導体5Aの幅と一致する幅で形成されている(図4(f)参照)。したがって、該導電突起12は、帯状配線導体5Aからはみ出ることがないとともに、金めっき層11と接続するための十分な幅を確保することができる。導電突起12は、その長さが該導電突起12の幅よりも例えば50μm以上長く形成されている。これにより、例えば導電突起12の形成位置が帯状配線導体5Aの長さ方向に多少ずれた場合であっても、半導体集積回路素子101の電極端子101aと導電突起12との位置が合い、両者が正確に接続される。導電突起12の長さは、70〜100μm程度であるのが好ましい。
The
最外層の絶縁層4およびその上の配線導体5上には、ソルダーレジスト層6が被着されている。該ソルダーレジスト層6は、最外層の配線導体5を熱や外部環境から保護するための保護膜である。上面側のソルダーレジスト層6は、導電突起12の上面12aを露出させるようにして、また下面側のソルダーレジスト層6は、外部接続用の接続パッド5bを露出させるようにしてそれぞれ被着されている。
A solder resist
ここで、導電突起12の上面12aは、その周囲のソルダーレジスト層6の上面6aよりも低位に位置している。したがって、導電突起12の上面12aは、ソルダーレジスト層6によって囲まれている。そして、ソルダーレジスト層6によって囲まれた導電突起12の上面12a上に金めっき層11が形成されている。この金めっき層11は、半導体集積回路素子101の電極端子101aをフリップチップ接続するのに必要な金の量を有している。すなわち、ソルダーレジスト層6によって囲まれた導電突起12の上面12a上に電解金めっきにて金めっき層を形成すると、金が導電突起12の上面12aに対して側方に成長するのを、該導電突起12の上面12aを囲むソルダーレジスト層6によって抑制することができる。その結果、金は導電突起12の上面12aに対して上方にのみ成長するようになり、形成された金めっき層11は前記金の量を有するようになる。
Here, the
導電突起12の上面12aは、導電突起12を形成することによる効果が得られ、かつ金が導電突起12の上面12aに対して側方に成長するのを抑制することができる限り、任意の範囲でその周囲におけるソルダーレジスト層6の上面6aよりも低位に位置させることができる。
The
金めっき層11の上面と、その周囲のソルダーレジスト層6の上面6aとが実質的に同じ高さである。これにより、金めっき層11と、半導体集積回路素子101の電極端子101aに形成された金バンプ101bとが当接されやすくなり、電極端子101aを位置決めしやすくなる。なお、金めっき層11の上面と、その周囲のソルダーレジスト層6の上面6aとは、完全に同一の高さである必要はなく、両者間に5μm以下の高低差があってもよい。
The upper surface of the
次に、前記した配線基板10の製造方法について図面を参照して詳細に説明する。図3(a)〜(d),図4(e)〜(h)および図5(i)〜(k)は、本実施形態にかかる配線基板の製造方法を示す部分拡大工程図である。
Next, a method for manufacturing the
先ず、図3(a)に示すように、上面側における最外層の絶縁層4の表面に、電解めっき用の下地金属層51を無電解めっきにより被着形成する。下地金属層51を形成する無電解めっきとしては、無電解銅めっきが好ましい。
First, as shown in FIG. 3A, a
次に、図3(b)に示すように、下地金属層51の表面に第1レジスト層R1を形成する。第1レジスト層R1は、帯状配線導体5Aに対応する形状の第1開口A1を有しており、光感光性アルカリ現像型ドライフィルムレジストを下地金属層51上に張着するとともに、それにフォトリソグラフィ技術を用いて露光および現像を行なうことにより帯状配線導体5Aに対応する形状の第1開口A1を有するパターンに形成される。第1レジスト層R1の厚みは、帯状配線導体5Aおよびその上に形成される導電突起12の合計厚みよりも若干大きい厚みであるのがよい。
Next, as shown in FIG. 3B, a first resist layer R <b> 1 is formed on the surface of the
図3(c)に示すように、第1レジスト層R1の第1開口A1内に露出する下地金属層51上に、電解めっきにより帯状配線導体5Aを被着形成する。帯状配線導体5Aを形成するための電解めっきとしては、電解銅めっきが好ましい。帯状配線導体5Aの厚みは、第1レジスト層R1の厚みよりも薄い。具体的には、帯状配線導体5Aの厚みは、8〜20μm、好ましくは10〜15μmであるのがよい。
As shown in FIG. 3C, a strip-shaped
帯状配線導体5Aを被着形成した後、図3(d)に示すように、第1レジスト層R1および帯状配線導体5Aの表面に第2レジスト層R2を形成する。第2レジスト層R2は、導電突起12が形成される位置に導電突起12の長さに対応した幅で第1開口A1を真横に横切る第2開口A2を有している。このような第2レジスト層R2は、光感光性アルカリ現像型ドライフィルムレジストを第1レジスト層R1および帯状配線導体5A上に張着するとともに、それにフォトリソグラフィ技術を用いて露光および現像を行なうことにより第2開口A2を有するパターンに形成される。なお、第2レジスト層R2の厚みは、第1レジスト層R1の厚み以上であるのが好ましい。
After the strip-shaped
次に、図4(e)に示すように、第1開口A1および第2開口A2で囲まれた帯状配線導体5A上に導電突起12を電解めっきにより形成する。導電突起12を形成するための電解めっきとしては、電解銅めっきが好ましい。なお、導電突起12の高さは、第1レジスト層R1の上面よりも若干低い位置とするのが好ましい。
Next, as shown in FIG. 4E,
このとき、導電突起12は、第1開口A1および第2開口A2で囲まれた帯状配線導体5A上に形成されるので、その幅が第1開口A1で画定される幅、すなわち帯状配線導体5Aの幅と一致する幅で形成されるとともに、その長さが第2開口A2で画定される幅で形成される。
At this time, since the
また、第2開口A2は、第1開口A1を横切るように形成されているので、第2レジスト層R2を形成する際の位置合わせの誤差に起因して、第2開口A2の位置が帯状配線導体5Aの幅方向にずれたとしても、帯状配線導体5Aの露出幅が変わることはなく、したがって形成される導電突起12の幅に影響を与えることはない。
Further, since the second opening A2 is formed so as to cross the first opening A1, the position of the second opening A2 is caused to be a strip-shaped wiring due to an alignment error when forming the second resist layer R2. Even if it is shifted in the width direction of the
なお、第2開口A2の幅を、第1開口A1の幅よりも例えば50μm以上広い幅で形成しておくと、その分、導電突起12の長さが長く形成されることになり、第2レジスト層R2を形成する際の位置合わせの誤差に起因して第2開口A2の位置が帯状配線導体5Aの長さ方向に例えば25μm程度ずれたとしても、導電突起12上に半導体集積回路素子101の電極端子101aと正確に対向する領域を確保することができるので、半導体集積回路素子101の電極端子101aと導電突起12とを正確に接続することができる。したがって、第2開口A2の幅は、第1開口A1の幅よりも、例えば50μm以上広くしておくことが好ましい。
If the width of the second opening A2 is formed to be, for example, 50 μm or more wider than the width of the first opening A1, the length of the
導電突起12を形成した後、図4(f)に示すように、第1レジスト層R1および第2レジスト層R2を除去する。前記第1レジスト層R1および第2レジスト層R2の除去は、例えば水酸化ナトリウム水溶液等のアルカリ水溶液への浸漬により行なう。
After forming the
図4(g)に示すように、帯状配線導体5Aが形成された部分以外の下地金属層51を除去する。これにより、隣接する帯状配線導体5A間が電気的に独立することになる。このとき、帯状配線導体5A上に形成された導電突起12は、その幅が帯状配線導体5Aと一致する幅で形成されており、帯状配線導体5Aからはみ出していないので、隣接する帯状配線導体5A間の電気的な絶縁が良好に保たれる。なお、帯状配線導体5Aが形成された部分以外の下地金属層51を除去するには、第1レジスト層R1および第2レジスト層R2を除去した後、露出する下地金属層51を、例えば過硫酸ナトリウムを含有するエッチング液等によりエッチング除去する方法が採用可能である。
As shown in FIG. 4G, the
図4(h)に示すように、ソルダーレジスト層用の樹脂6Pで最外層の絶縁層4,帯状配線導体5A,導電突起12を被覆する。ソルダーレジスト層用の樹脂6Pとしては、配線基板の表面を保護するソルダーレジスト層として機能する各種の公知の樹脂が採用可能であり、例えばエポキシ樹脂等にシリカやタルク等の無機物粉末フィラーを30〜70質量%程度分散させた絶縁材料から成る熱硬化性樹脂等が好ましく、該樹脂を被覆後に硬化させるのがよい。
As shown in FIG. 4H, the outermost insulating
次に、図5(i)に示すように、ソルダーレジスト層用の樹脂6Pを導電突起12の上面12aが露出するまで研磨してソルダーレジスト層6を形成する。前記研磨は、各種の公知の機械的研磨方法やレーザスクライブ法等が採用可能である。
Next, as shown in FIG. 5I, the solder resist
導電突起12の上面12aを露出させた後、図5(j)に示すように、導電突起12の上面12aを、その周囲のソルダーレジスト層6の上面6aよりも低位になるよう除去する。上面12aの除去は、例えば過硫酸ナトリウムおよび過酸化水素水を含有するエッチング液等によりエッチング処理する方法が採用可能である。
After the
次に、図5(k)に示すように、ソルダーレジスト層6によって囲まれた導電突起12の上面12a上に金めっき層11を形成する。該金めっき層11の形成は、金めっき層11の上面が、その周囲のソルダーレジスト層6の上面6aと実質的に同じ高さに位置するよう金を成長させことにより行う。
Next, as shown in FIG. 5 (k), the
このような金めっき層11の形成は、電解金めっきにて行うのが好ましい。電解金めっきを採用すると、電流および処理時間によって金の量を管理することができるので、便利である。また、金めっき層11を電解金めっきにて形成するとき、金が導電突起12の上面12aに対して側方に成長するのを、該導電突起12の上面12aを囲むソルダーレジスト層6によって抑制することができる。その結果、隣接する導電突起12,12間に金による電気的な短絡が発生するのを抑制でき、各導電突起12上に金めっき層11が良好に形成される。
The
金めっき層11の形成を電解金めっきにて行う場合には、配線基板10の上面側における最外層の絶縁層4上に帯状配線導体5Aから配線基板10の外周に延出する銅めっきから成るめっき引出し線を設けておくとともに、このめっき引出し線を介して帯状配線導体5Aに電解金めっきのための電荷を供給しながら、導電突起12の上面12aに電解金めっきを施した後、めっき引出し線をエッチング除去する方法が用いられる。
When the
なお、電解金めっきを行う際には、めっき引出し線をめっきレジストによりマスキングしておくのが好ましい。また、めっき引出し線をエッチング除去する際には、金めっき層11をエッチングレジストによりマスキングしておくのが好ましい。めっき条件としては、例えば電流値1〜2アンペア程度、めっき液の温度35〜40℃、めっき時間15〜30分程度が好ましい。
When performing electrolytic gold plating, it is preferable to mask the plating lead line with a plating resist. Further, when the plated lead wire is removed by etching, the
金めっき層11は、導電突起12の上面12a上に直接形成してもよいが、下地金属層を介して形成するのが好ましい。前記下地金属層としては、ニッケルめっき層が好適である。下地金属層の形成には、電解めっきまたは無電解めっきが採用可能である。
The
このようにして得られた配線基板10は、図1に示すように、ペリフェラル型の半導体集積回路素子101の電極端子101aと、帯状配線導体5A上に形成された導電突起12とを、金バンプ101bおよび金めっき層11を介して電気的に接続(フリップチップ接続)することにより、半導体集積回路素子101の電極端子101aと帯状配線導体5Aとが電気的に接続される。そして、半導体集積回路素子101と配線基板10との間の隙間に充填樹脂を充填することによって、半導体集積回路素子101が配線基板10上に実装される。
As shown in FIG. 1, the
<第2の実施形態>
次に、本発明にかかる配線基板の第2の実施形態について図面を参照して詳細に説明する。図6は、本実施形態にかかる配線基板を示す概略断面図である。図7は、図6に示す配線基板を示す平面図である。図8は、本実施形態にかかる配線基板の接続パッド近傍を示す部分拡大概略説明図である。なお、図6〜図8において、前述した図1〜図5と同一の構成部分には同一の符号を付して説明は省略する。
<Second Embodiment>
Next, a second embodiment of the wiring board according to the present invention will be described in detail with reference to the drawings. FIG. 6 is a schematic cross-sectional view showing the wiring board according to the present embodiment. FIG. 7 is a plan view showing the wiring board shown in FIG. FIG. 8 is a partially enlarged schematic explanatory view showing the vicinity of the connection pad of the wiring board according to the present embodiment. 6 to 8, the same components as those in FIGS. 1 to 5 described above are denoted by the same reference numerals and description thereof is omitted.
図6に示すように、本実施形態の配線基板20は、最外層の絶縁層4上に帯状配線導体5Aが複数並設されている。各帯状配線導体5Aは、半導体集積回路素子101の電極101aがフリップチップ接続される接続パッド22を一部に有している。具体的には、帯状配線導体5Aは、図7に示すように、半導体集積回路素子101の外周部に対応する位置に、半導体集積回路素子101の外周辺に対して直角な方向に延びるようにして所定のピッチで帯状に複数並設されている。
As shown in FIG. 6, the
各帯状配線導体5Aは、半導体集積回路素子101の電極端子101aに対応する位置に、接続パッド22を有している。この接続パッド22上には、半導体集積回路素子101の電極端子101aをフリップチップ接続により電気的に接続するための金めっき層21が形成される。
Each strip-shaped
上面側のソルダーレジスト層6は、各接続パッド22を一括して露出させるスリット状の開口6Sを有している。この開口6Sの幅に対応した長さで帯状配線導体5Aの一部を露出させることにより、長方形状の接続パッド22が画定される。また、各接続パッド22は、複数横に並んだ状態でソルダーレジスト層6の開口6Sから露出している。
The solder resist
図8に示すように、ソルダーレジスト層6が、さらにスリット状の開口6S内に露出した互いに隣接する接続パッド22,22間の間隙を充填するように被着されている。後述する図10(f)に示すように、接続パッド22の上面22aは、前記間隙に位置するソルダーレジスト層6の上面6aおよび帯状配線導体5Aの上面5aよりも低位に位置している。そして、前記間隙に位置するソルダーレジスト層6および帯状配線導体5Aによって囲まれた接続パッド22の上面22a上に金めっき層21が形成されている。
As shown in FIG. 8, the solder resist
したがって、接続パッド22の上面22aに電解金めっきにて金めっき層21を形成するとき、金が接続パッド22の上面22aに対して側方に成長するのを、該接続パッド22の上面22aを囲むソルダーレジスト層6および帯状配線導体5Aによって抑制することができるので、前記した第1の実施形態にかかる配線基板10と同様の効果が得られる。
Therefore, when the
接続パッド22の上面22aは、接続パッド22の強度を確保でき、かつ金が接続パッド22の上面22aに対して側方に成長するのを抑制することができる限り、任意(好ましくは1〜5μm)の範囲で前記間隙に位置するソルダーレジスト層6の上面6aおよび帯状配線導体5Aの上面5aよりも低位に位置させることができる。
The
金めっき層21の上面と、前記間隙に位置するソルダーレジスト層6の上面6aとが実質的に同じ高さである。これにより、前記した第1の実施形態と同様に、金めっき層21と半導体集積回路素子101の電極端子101aに形成された金バンプ101bとが当接されやすくなり、電極端子101aを位置決めしやすくなる。なお、金めっき層21の上面と、その周囲のソルダーレジスト層6の上面6aとは、完全に同一の高さである必要はなく、両者間に5μm以下の高低差があってもよい。
The upper surface of the
次に、本実施形態にかかる配線基板の製造方法を、図面を参照して詳細に説明する。図9(a)〜(d)および図10(e)〜(g)は、本実施形態にかかる配線基板の製造方法を示す部分拡大工程図である。 Next, the manufacturing method of the wiring board according to the present embodiment will be described in detail with reference to the drawings. FIGS. 9A to 9D and FIGS. 10E to 10G are partial enlarged process diagrams illustrating a method for manufacturing a wiring board according to the present embodiment.
先ず、絶縁層と配線導体とを交互に積層した後、図9(a)に示すように、最外層の絶縁層4の表面に帯状配線導体5Aを形成する。帯状配線導体5Aは複数が帯状に並んで形成され、その幅および間隔は例えばそれぞれ35μmであり、高さは例えば13μm程度である。そして、その一部に接続パッド22を有している。このような帯状配線導体5Aは周知のセミアディティブ法により形成される。
First, after alternately laminating insulating layers and wiring conductors, a strip-shaped
次に、図9(b)に示すように、最外層の絶縁層4上および帯状配線導体5A上の全面にソルダーレジスト層6用の樹脂層6Pを形成した後、図9(c)に示すように、各接続パッド22に対応する位置に、スリット状の開口部MSを有するマスクMを樹脂層6Pの上に形成する。マスクMは、例えば感光性樹脂フィルム等から成り、このマスクMを樹脂層6P上に張着するとともに、前記感光性樹脂フィルムを所定パターンに露光現像することにより開口部MSが形成される。
Next, as shown in FIG. 9B, a
次に、マスクMの開口部MSから露出する樹脂層6Pを、図9(d)に示すように、接続パッド22の上面22aが露出するとともに、互いに隣接する接続パッド22,22間に樹脂層6Pが残存するように、部分的に除去する。樹脂層6Pを除去する方法としては、特に限定されないが、例えばウエットブラスト法等が採用可能である。
Next, as shown in FIG. 9D, the
マスクMを除去すると、図10(e)に示すように、絶縁層4上および帯状配線導体5A上に、接続パッド22の上面22aを露出させるスリット状の開口6Sを有するソルダーレジスト層6と、このスリット状の開口6S内に露出した互いに隣接する接続パッド22,22間の間隙を充填するように被着されたソルダーレジスト層6が形成される。なお、マスクMの除去方法としては、例えば水酸化ナトリウム水溶液等の弱アルカリ溶液への浸漬等が挙げられる。
When the mask M is removed, as shown in FIG. 10E, a solder resist
次に、接続パッド22の上面22aを、図10(f)に示すように、前記間隙に位置するソルダーレジスト層6の上面6aおよび帯状配線導体5Aの上面5aよりも低位になるよう除去する。上面22aの除去は、前記した第1の実施形態にかかる導電突起12の上面12aの除去と同様に、例えば過硫酸ナトリウムおよび過酸化水素水を含有するエッチング液等によりエッチング処理する方法が採用可能である。
Next, as shown in FIG. 10F, the
そして、図10(g)に示すように、前記間隙に位置するソルダーレジスト層6および帯状配線導体5Aによって囲まれた接続パッド22の上面22a上に金めっき層21を形成する。金めっき層21の形成は、電解金めっきにて行う。このとき、金が接続パッド22の上面22aに対して側方に成長するのを、該接続パッド22の上面22aを囲むソルダーレジスト層6および帯状配線導体5Aによって抑制することができ、これにより各接続パッド22上に金めっき層21が良好に形成される。その他の構成は、前記した第1の実施形態にかかる配線基板10と同様である。
Then, as shown in FIG. 10G, a
なお、本実施形態のソルダーレジスト層6を被着する工程は、上記で説明した工程に代えて、図11(a),(b)に示す工程を採用することもできる。すなわち、先ず、最外層の絶縁層4の表面に帯状配線導体5Aを形成した後、図11(a)に示すように、最外層の絶縁層4上および帯状配線導体5A上の全面にソルダーレジスト層用の硬化状態の第1樹脂層6P1を形成する。次に、該第1樹脂層6P1を、帯状配線導体5Aの上面が露出するとともに、互いに隣接する帯状配線導体5A,5A間に第1樹脂層6P1が残存するようにウエットブラスト法等により部分的に除去する。
In addition, the process shown in FIGS. 11A and 11B can be adopted as the process for depositing the solder resist
図11(b)に示すように、各接続パッド22の上面と、隣接する接続パッド22,22間に残存する第1樹脂層6P1とを露出させるスリット状の開口6Sを有するようにソルダーレジスト用の第2樹脂層6P2を第1樹脂層6P1上に形成する。具体的には、第2樹脂層6P2は、光感光性樹脂のペーストまたはフィルム等から成り、この第2樹脂層6P2を第1樹脂層6P1上に被着するとともに、これを所定パターンに露光現像することによりスリット状の開口6Sが形成される。
As shown in FIG. 11B, for the solder resist so as to have a slit-
最後に、第2樹脂層6P2を硬化させると、絶縁層4上および帯状配線導体5A上に、接続パッド22の上面を露出させるスリット状の開口6Sを有するとともに、このスリット状の開口6S内に露出した互いに隣接する接続パッド22,22間の間隙を充填するように被着されたソルダーレジスト層が形成される。
Finally, when the second resin layer 6P2 is cured, it has a slit-
以上、本発明に係るいくつかの実施形態を説明したが、本発明は以上の実施形態に限定されるものではなく、特許請求の範囲に記載した範囲内において種々の改善や変更が可能である。例えば前記した第1の実施形態では、第2開口A2を第1開口A1と直交する向きに形成したが、導電突起12の形状に合わせて、任意の向きに第2開口A2を形成してもよい。また、1つの帯状配線導体5Aには、1つの導電突起12が形成されているが、複数の第1開口A1および第2開口A2を組み合わせることにより、1つの帯状配線導体5Aの表面に複数の導電突起12を形成することもできる。
As mentioned above, although several embodiment which concerns on this invention was described, this invention is not limited to the above embodiment, A various improvement and change are possible within the range described in the claim. . For example, in the first embodiment described above, the second opening A2 is formed in a direction orthogonal to the first opening A1, but the second opening A2 may be formed in any direction according to the shape of the
また、前記した第1の実施形態では、導電突起12が帯状配線導体5Aの幅と一致する幅で形成されている場合について説明したが、導電突起12が帯状配線導体5Aの幅と一致しない幅で形成されていてもよい。すなわち、導電突起12が帯状配線導体5Aの幅よりも狭い幅で形成されていてもよい。
In the first embodiment, the case where the
また、配線基板の構成を、例えば図12に示すような構成にすることもできる。同図に示すように、この配線基板30は、配線導体5が前記した帯状配線導体5Aに導電突起12を有するのに加えて、半導体素子搭載基板E1の電極端子に半田ボールB1を介して半田ボール接続により電気的に接続される接続部31を有している。また、上面側のソルダーレジスト層6には、各接続部31の上面を露出させる開口が形成されており、この開口から各接続部31の上面を露出させるようにして被着されている。この場合には、接続部31をマスキングした状態で導電突起12上に金めっき層11を形成するのが好ましい。
Further, the configuration of the wiring board may be configured as shown in FIG. 12, for example. As shown in the figure, this
この配線基板30は、先ず、半導体集積回路素子101の電極端子101aと、導電突起12とを、金バンプ101bおよび金めっき層11を介して電気的に接続し、半導体集積回路素子101の電極端子101aと帯状配線導体5Aとを電気的に接続する。そして、半導体集積回路素子101と配線基板30との間の隙間に充填樹脂U1を充填して、半導体集積回路素子101を配線基板30上に実装する。
In this
さらに、その上に半導体素子搭載基板E1の電極端子と、接続部31とを半田ボールB1を介して電気的に接続する。これにより、半導体素子搭載基板E1が配線基板30上に実装され、配線基板30上に複数の電子部品が高密度に実装される。なお、半導体素子搭載基板E1の電極端子と接続部31との接続は、半田ボールB1に代えてワイヤボンド接続を採用することもできる。また、導電突起12に代えて接続パッド22を採用しても同様の効果を奏することができる。その他の構成は、前記した実施形態にかかる配線基板10,20と同様である。
Furthermore, the electrode terminal of the semiconductor element mounting substrate E1 and the
また、前記した第1,第2の実施形態では、金めっき層11,21の形成をいずれも電解金めっきにて行う場合について説明したが、電解金めっきに代えて、無電解金めっきを採用することもできる。 In the first and second embodiments, the gold plating layers 11 and 21 are both formed by electrolytic gold plating. However, instead of electrolytic gold plating, electroless gold plating is employed. You can also
2,5B 配線導体
3 絶縁基板
4 絶縁層
5 配線導体
5A 帯状配線導体
5b,22 接続パッド
6 ソルダーレジスト層
7 スルーホール
8 埋め込み樹脂
9 ビアホール
10,20 配線基板
11,21 金めっき層
12 導電突起
51 下地金属層
101 半導体集積回路素子
101a 電極端子
101b 金バンプ
111 半田ボール
2,
Claims (10)
最外層の絶縁層上に半導体素子接続用の帯状配線導体が複数並設されているとともに、各帯状配線導体上の一部に、半導体素子の電極端子がフリップチップ接続される導電突起が形成されており、
かつ前記最外層の絶縁層上および前記帯状配線導体上に、前記導電突起の上面を露出させるソルダーレジスト層が被着された配線基板であって、
前記導電突起の上面は、その周囲の前記ソルダーレジスト層の上面よりも低位に位置し、前記ソルダーレジスト層によって囲まれた導電突起の上面上に金めっき層が形成されていることを特徴とする配線基板。 Insulating layers and wiring conductors are laminated alternately,
A plurality of strip-like wiring conductors for connecting semiconductor elements are arranged in parallel on the outermost insulating layer, and conductive protrusions for flip-chip connecting the electrode terminals of the semiconductor elements are formed on a part of each strip-like wiring conductor. And
And on the outermost insulating layer and the strip-shaped wiring conductor, a wiring board on which a solder resist layer that exposes the upper surface of the conductive protrusion is applied,
The upper surface of the conductive protrusion is positioned lower than the upper surface of the solder resist layer around the conductive protrusion, and a gold plating layer is formed on the upper surface of the conductive protrusion surrounded by the solder resist layer. Wiring board.
最外層の絶縁層上に、半導体素子の電極端子がフリップチップ接続される接続パッドを一部に有する半導体素子接続用の帯状配線導体が複数並設されており、
かつ前記最外層の絶縁層上および前記帯状配線導体上に、前記接続パッドの上面を露出させるスリット状の開口を有するソルダーレジスト層が被着された配線基板であって、
前記ソルダーレジスト層は、さらに前記スリット状の開口内に露出した互いに隣接する接続パッド間の間隙を充填しており、
前記接続パッドの上面は、前記間隙に位置するソルダーレジスト層の上面および前記帯状配線導体の上面よりも低位に位置し、前記間隙に位置するソルダーレジスト層および前記帯状配線導体によって囲まれた接続パッドの上面上に金めっき層が形成されていることを特徴とする配線基板。 Insulating layers and wiring conductors are laminated alternately,
On the outermost insulating layer, a plurality of strip-like wiring conductors for connecting a semiconductor element having a connection pad to which the electrode terminal of the semiconductor element is flip-chip connected are arranged in parallel,
And a wiring board on which a solder resist layer having a slit-like opening exposing the upper surface of the connection pad is deposited on the outermost insulating layer and on the strip-shaped wiring conductor,
The solder resist layer further fills a gap between adjacent connection pads exposed in the slit-shaped opening,
The upper surface of the connection pad is positioned lower than the upper surface of the solder resist layer located in the gap and the upper surface of the strip-shaped wiring conductor, and the connection pad surrounded by the solder resist layer positioned in the gap and the strip-shaped wiring conductor A wiring board, wherein a gold plating layer is formed on the upper surface of the wiring board.
最外層の絶縁層上に半導体素子接続用の帯状配線導体を複数並設するとともに、各帯状配線導体上の一部に、半導体素子の電極端子がフリップチップ接続される導電突起を形成する工程と、
前記最外層の絶縁層上および前記帯状配線導体上に、前記導電突起の上面を露出させるソルダーレジスト層を被着する工程と、
前記導電突起の上面上に金めっき層を形成する工程とを含む配線基板の製造方法であって、
前記導電突起の上面を、その周囲の前記ソルダーレジスト層の上面よりも低位になるよう除去した後、前記ソルダーレジスト層によって囲まれた導電突起の上面上に金めっき層を形成することを特徴とする配線基板の製造方法。 Alternately laminating insulating layers and wiring conductors;
Forming a plurality of strip-like wiring conductors for connecting a semiconductor element on the outermost insulating layer, and forming a conductive protrusion on a part of each strip-like wiring conductor to which the electrode terminals of the semiconductor element are flip-chip connected; ,
Depositing a solder resist layer that exposes the upper surface of the conductive protrusion on the outermost insulating layer and the strip-shaped wiring conductor;
Forming a gold plating layer on the upper surface of the conductive protrusion, and a method of manufacturing a wiring board,
After removing the upper surface of the conductive protrusion so as to be lower than the upper surface of the solder resist layer around the conductive protrusion, a gold plating layer is formed on the upper surface of the conductive protrusion surrounded by the solder resist layer. A method of manufacturing a wiring board.
最外層の絶縁層上に、半導体素子の電極端子がフリップチップ接続される接続パッドを一部に有する半導体素子接続用の帯状配線導体を複数並設する工程と、
前記最外層の絶縁層上および前記帯状配線導体上に、前記接続パッドの上面を露出させるスリット状の開口を有するソルダーレジスト層を被着する工程と、
前記接続パッドの上面上に金めっき層を形成する工程とを含む配線基板の製造方法であって、
前記ソルダーレジスト層を被着する工程は、さらに前記スリット状の開口内に露出した互いに隣接する接続パッド間の間隙をソルダーレジスト層で充填する工程を含み、
前記接続パッドの上面を、前記間隙に位置するソルダーレジスト層の上面および前記帯状配線導体の上面よりも低位になるよう除去した後、前記間隙に位置するソルダーレジスト層および前記帯状配線導体によって囲まれた接続パッドの上面上に金めっき層を形成することを特徴とする配線基板の製造方法。 Alternately laminating insulating layers and wiring conductors;
On the outermost insulating layer, a step of arranging a plurality of strip-like wiring conductors for connecting a semiconductor element having in part a connection pad to which the electrode terminal of the semiconductor element is flip-chip connected;
Depositing a solder resist layer having a slit-like opening exposing the upper surface of the connection pad on the outermost insulating layer and the strip-shaped wiring conductor;
A method of manufacturing a wiring board including a step of forming a gold plating layer on an upper surface of the connection pad,
The step of depositing the solder resist layer further includes a step of filling a gap between adjacent connection pads exposed in the slit-shaped opening with the solder resist layer,
The upper surface of the connection pad is removed so as to be lower than the upper surface of the solder resist layer located in the gap and the upper surface of the strip-shaped wiring conductor, and then surrounded by the solder resist layer positioned in the gap and the strip-shaped wiring conductor. A method of manufacturing a wiring board, comprising: forming a gold plating layer on the upper surface of the connection pad.
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