JP2010017022A

JP2010017022A - 電源制御装置

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Publication number: JP2010017022A
Application number: JP2008176061A
Authority: JP
Inventors: Hideyuki Takahashi; 秀幸高橋
Original assignee: NEC Electronics Corp
Current assignee: NEC Electronics Corp
Priority date: 2008-07-04
Filing date: 2008-07-04
Publication date: 2010-01-21
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Abstract

【課題】デジタル方式のスイッチング電源の電源制御において、低消費電流を実現する装置の提供。
【解決手段】電源制御回路（５）は、電源制御対象装置（１４）に供給される出力電圧（１３）と基準電圧（７）との差分情報に基づき、出力電圧が基準電圧と等しくなるようにデジタル制御するデジタル制御回路部（９）と、電源制御対象装置（１４）から供給され、電源制御対象装置内の負荷の状態を示す制御信号（１６）の遷移に応答して、前記デジタル御御回路部（９）内のプロセッサを動作させ、前記デジタル制御回路部（９）の出力（２６）を監視し、電源制御対象装置（１４）内の負荷が変化しないと判定されたとき、前記デジタル御御回路部（９）内のプロセッサの動作を停止させる制御を行うプロセッサ制御回路（１５）と、を備える。
【選択図】図１

Description

本発明は、電源制御装置の分野に関し、特にデジタル制御方式のスイッチング電源の電源制御装置に関する。

近年、携帯電話の普及に伴い、実装されるアプリケーションプロセッサに、低消費電力の要求が高まっている。低消費電力の要求を実現するためには、高速での起動や出力電圧変動の抑制ができる高精度な電源制御回路が必要である。高精度な電源制御回路において、ＰＩＤ（Ｐｒｏｐｏｒｔｉｏｎａｌ−Ｉｎｔｅｇｒａｌ−Ｄｅｒｉｖａｔｉｖｅ）制御や高精度な変動に対する追従制御を実現しようとする場合、演算式が複雑になり、演算回数も増加する。

このため、アナログ回路での実現は難しく、デジタル回路で実現する必要性がある。しかしながら、デジタル回路による演算は消費電力を増加させ、携帯電話等におけるバッテリ寿命が短くなる。

図９は、電源制御装置の典型的な構成の一例を示す図である。図９を参照すると、電源制御装置２０１は、電源制御装置２０１に供給される入力電圧１を入力するスイッチングトランジスタ２と、スイッチングトランジスタ２の出力に一端が接続されるインダクタ３と、インダクタ３の他端とグランド間に接続されるコンデンサ４と、スイッチングトランジスタ２の出力電圧をインダクタ３とコンデンサ４によって平滑化した出力電圧１３を入力し出力電圧１３が目標値と等しくなるように制御する電源制御回路７０と、電源制御回路７０から出力されるＰＷＭ信号１１を受けスイッチングトランジスタ２のオン・オフを制御するスイッチングトランジスタドライバ１２と、を備えている。

電源制御回路７０は、出力電圧１３（アナログ電圧）をサンプリングしデジタル信号に変換するＡ／Ｄ（アナログ・デジタル）変換器６と、出力電圧１３の目標値を与える基準電圧（デジタル値）７とＡ／Ｄ変換器６の出力信号との差分をとる演算回路（減算器）８と、演算回路８から出力される差分電圧（デジタル値）４２を入力として、比例制御（Ｐ）、積分制御（Ｉ）、及び微分制御（Ｄ）の３つによって演算を行うＰＩＤコントローラを構成するＤＳＰ（ＤｉｇｉｔａｌＳｉｇｎａｌＰｒｏｃｅｓｓｏｒ）２０と、ＤＳＰ２０の演算結果に基づきスイッチングパルス（ＰＷＭ信号）１１を生成するＰＷＭ（ＰｕｌｓｅＷｉｄｔｈＭｏｄｕｌａｔｉｏｎ）生成回路１０と、を備え、ＰＷＭ信号１１はスイッチングトランジスタドライバ１２に入力される。

図９の電源制御装置２０１に用いられている電源制御回路は、電源スイッチング制御部を、Ａ／Ｄ変換器６、ＤＳＰ２０を備えた、デジタルＰＷＭのデジタル信号処理システムで実現している。

出力電圧１３（または出力電流）をＡ／Ｄ変換器６でデジタル信号に変換し、フィードバックし、基準電圧値（デジタル値）７と比較して、その差を打ち消すように、ＤＳＰ２０で制御アルゴリズムを実行し、ＰＷＭ信号１１を出力して、スイッチングトランジスタ２をオン・オフ制御する。

アナログ電源では、コンパレータと鋸波（三角波）を用いて、アナログ的に、ＰＷＭ信号１１を発生させていたが、デジタル電源では、図９に示すように、デジタル的にＰＷＭ信号１１を生成する。

出力電圧１３をＡ／Ｄ変換したデジタル値が基準電圧（デジタル値）７よりも高ければ、スイッチングトランジスタ２をオフにし、基準電圧７よりも低ければ、スイッチングトランジスタ２をオンにする制御を行うことで、出力電圧１３を一定にして供給する。

デジタル方式の電源制御として、例えば特許文献１には、電源ラインの出力電圧をＡ／Ｄ変換するＡ／Ｄ変換器と、Ａ／Ｄ変換器の出力と制御レジスタ（動作モードに対応する値を保持）の値との比較結果に基づき、制御信号を生成し、降圧回路に供給し、最適な出力電圧に調整する電圧監視回路を備えた構成が開示されている。またデジタル方式の電源制御回路として、非特許文献１等の記載も参照される。

特開２００３−２８４３２２号公報木村圭吾、森偉文樹、山田佳央、小林春夫、小堀康功、清水一也、光野正志、傘昊"デジタル制御電源用高時間分解能ＤＰＷＭ回路、"第２０回回路とシステム軽井沢ワークショップ、Ａｐｒｉｌ２３−２４．２００７引用：頁５５１〜５５２、図１

以下に本発明による関連技術の分析を与える。

図９の電源制御装置２０１において、出力電圧１３を出力している間、出力電圧１３を一定に保つために、常時、出力電圧１３をＡ／Ｄ変換したデジタル値と基準電圧（デジタル値）７との差分を補正するように、ＤＳＰ２０で制御を実行し、ＰＷＭ信号１１を出力して、スイッチングトランジスタ２のオン・オフを制御する必要がある。このため、消費電力が増加する。すなわち、低消費電力化が困難である。

本願で開示される発明は、概略以下の構成とされる。

本発明の電源制御装置においては、電源制御対象装置に供給される出力電圧と基準電圧との差分情報に基づき、前記出力電圧が前記基準電圧と等しくなるようにデジタル制御するデジタル制御回路部と、
前記電源制御対象装置から供給され、前記電源制御対象装置内の負荷の状態を示す制御信号の遷移に応答して、前記デジタル御御回路部内のプロセッサを動作させ、前記デジタル制御回路部の出力を監視し、前記電源制御対象装置内の負荷が変化しないと判定されたとき、前記デジタル御御回路部内のプロセッサの動作を停止させる制御を行うプロセッサ制御回路と、を備えている。

本発明によれば、実際に電源制御対象内部の機能ブロックの負荷が変化する前に制御信号を活性状態にして電源制御回路に入力することにより、電源制御対象の負荷の変化によって生じる出力電圧の変動を抑制し、電源制御対象の負荷が変化しないときは、プロセッサ動作クロックを停止させることで、低消費電力を実現する。

上記した本発明についてさらに詳細に説述すべく添付図面を参照して以下に説明する。

本発明の１つの態様において、図１を参照すると、電源制御回路（５）は、電源制御対象装置（１４）に供給される出力電圧（１３）をＡ／Ｄ変換した値と所定の基準電圧（７）の値との差分情報（デジタル値）に基づき、出力電圧（１３）が基準電圧（７）と等しくなるように、入力電圧（１）を受けるスイッチングトランジスタ（２）のオン・オフのデューティを制御する制御データを生成するデジタル御御回路部（９）と、電源制御対象装置（１４）から供給され、電源制御対象装置（１４）内の負荷の状態を示す制御信号（１６）の遷移に応答して、デジタル御御回路部（９）内のプロセッサを動作させ、デジタル制御回路部（９）の出力（２６）を監視し、電源制御対象装置（１４）内の負荷が変化しないと判定されたとき、デジタル御御回路部（９）内のプロセッサの動作を停止させる制御を行うプロセッサ制御回路（１５）と、を備えている。

本発明の一態様において、プロセッサ制御回路（１５）は、デジタル御御回路部（９）の動作時に、デジタル御御回路部（９）から出力される制御データ（２６）のうち、時間的に異なる少なくとも２つの制御データの差が所定範囲内にある場合には、電源制御対象装置（１４）内の負荷が変化しない状態であると判断し、デジタル御御回路部（９）内のプロセッサへの動作クロック（２８）の供給を停止する。

本発明の一態様において、デジタル御御回路部（９）は、デジタル御御回路部（９）内のプロセッサの動作停止期間中、デジタル御御回路部（９）内のプロセッサで停止直前に演算された制御データを出力保持する。

本発明の一態様において、電源制御回路（５）は、出力電圧（１３）をサンプリングしデジタル信号に変換するＡ／Ｄ変換器（６）と、出力電圧（１３）の目標値を与える前記基準電圧のデジタル値（７）とＡ／Ｄ変換器（６）の出力値との差分を求め、前記差分をデジタル制御回路部（９）に供給する演算回路（８）と、デジタル制御回路部（９）からの制御データを受け、スイッチングトランジスタ（２）に与えるＰＷＭ（ＰｕｌｓｅＷｉｄｔｈＭｏｄｕｌａｔｉｏｎ）信号（１１）を生成するＰＷＭ生成回路（１０）とを備えている。プロセッサ制御回路（１５）は、電源制御対象装置（１４）からの制御信号（１６）の遷移に応答して、デジタル制御回路部（９）内のプロセッサに対して動作クロック（２８）を供給する。

本発明の一態様において、デジタル制御回路部（９）は、図２を参照すると、演算回路（８）の出力（４２）を受け、デューティ制御用の制御データを出力するプロセッサ（２５）と、プロセッサ（２５）の演算出力（２９）を第１の入力として受けるセレクタ（２４）と、セレクタ（２４）の出力を保持するデューティ保持回路（２３）と、を備えている。セレクタ（２４）は、デューティ保持回路（２３）の出力を第２の入力として受け、プロセッサ制御回路（１５）から供給されるセレクト信号（２７）の値に基づき、前記第１、第２の入力の一方を選択する。デューティ保持回路（２３）の出力（デューティ制御用の制御データ）はＰＷＭ生成回路（１０）とプロセッサ制御回路（１５）に入力される。

本発明の一態様において、プロセッサ制御回路（１５）は、図３を参照すると、デジタル制御回路部（９）のデューティ保持回路（２３）から前回出力されたデューティ制御用の制御データと今回出力されたデューティ制御用の制御データとをそれぞれ保持するデータ保持回路（５０、５１）と、データ保持回路（５０、５１）で保持されているデータの差が所定の基準値以内であるか判定し、所定の基準値以内のときにリセット信号を出力する演算器（５３）と、電源制御対象装置（１４）からの制御信号（１６）の遷移を検出し該遷移エッジに同期したセット信号（５５）を生成するエッジ検出回路（４６）と、エッジ検出回路（４６）から出力されるセット信号（５５）を遅延させた信号でセットされ、演算器（５３）から出力されるリセット信号でリセットされ、出力信号を前記セレクト信号（２７）として出力するセット・リセット型フリップフロップ（４９）と、エッジ検出回路（４６）からのセット信号（５５）とセレクト信号（２７）とを受け、セット信号（５５）の活性化時点から、クロック発生回路（４７）からのクロック信号を出力し、セレクト信号がリセットされると、クロック発生回路（４７）からのクロック信号を出力しないゲート制御を行うクロックゲート回路（４８）を備えている。

本発明の別の態様において、プロセッサ制御回路は、図６及び図７を参照すると、電源制御対象装置（１４Ａ）から制御信号（３５、３７、３９）をそれぞれ入力し、それぞれの遷移を検出し遷移エッジに同期した検出信号を生成する複数のエッジ検出回路（５９、５８、５７）と、複数のエッジ検出回路（５９、５８、５７）からの出力を入力して調整し１つのセット信号（６３）として出力する調整回路（６４）と、を備え、セット・リセット型フリップフロップ（４９）は、調整回路（６４）から出力されるセット信号（６３）を遅延させた信号でセットされ、演算器（５３）から出力されるリセット信号でリセットされ、出力信号を前記セレクト信号（２７）として出力する。本発明の一態様において、電源制御対象装置（１４）は、１又は複数の機能ブロック（１８、又は３１、３２、３３）と、前記１又は複数の各機能ブロックに動作クロック（１９、又は３４、３６、３８）を与える機能ブロック制御回路（１７、１７Ａ）とを備え、前記１又は複数の各機能ブロックは、制御信号（１６、又は３５、３７、３９）を、機能ブロック制御回路（１７、１７Ａ）及び電源制御装置（１０１、４０１）に供給する。

本発明によれば、機能ブロック・クロックアクティブ信号（１６）を電源制御対象装置（１４）の内部の機能ブロックの負荷が変化する前にアクティブ（活性状態）に設定して、電源制御回路に入力し、電源制御対象装置（１４）の負荷の変化によって生じる出力電圧（１３）の変動を抑制する。また、電源制御対象装置（１４）の負荷が変化しないときは、プロセッサ動作クロック（２８）を停止させ、デジタル制御回路部（９）のプロセッサ（２５）を停止させることで、低消費電力を実現する。以下実施例に即して説明する。

＜実施例１＞
図１は、本発明の第１の実施例の電源制御装置の構成を示す図である。図１を参照すると、本実施例において、電源制御装置１０１は、入力電圧１を入力として受けるスイッチングトランジスタ２と、スイッチングトランジスタ２の出力に一端が接続されたインダクタ３と、インダクタ３の他端とグランド間に接続されたコンデンサ４と、スイッチングトランジスタ２の出力をインダクタ３とコンデンサ４によって平滑化した電圧である出力電圧１３を出力する電圧出力端子４１と、出力電圧１３を制御する電源制御回路５と、スイッチングトランジスタ２のオン・オフを切替えるスイッチングトランジスタドライバ１２と、電源制御回路５を制御する制御信号１６を入力する制御入力端子４０と、を備えている。制御入力端子４０に入力される制御信号１６を本書では「機能ブロック・クロックアクティブ信号」ともいう。

電源制御回路５は、出力電圧１３をサンプリングするＡ／Ｄ変換器（ＡＤＣ）６と、出力電圧１３の目標値を与える基準電圧（ＶｏｌｔａｇｅＲｅｆｅｒｅｎｃｅ）７（デジタル値）とＡ／Ｄ変換器６の出力（デジタル値）との差分を計算する演算回路８と、演算回路８の出力の差分電圧４２を入力とするデジタル制御回路部９と、制御入力端子４０に入力された機能ブロック・クロックアクティブ信号１６を入力しデジタル制御回路部９を制御するプロセッサ制御回路１５と、デジタル制御回路部９の出力に基づき、スイッチングパルスを生成し、ＰＷＭ信号１１としてスイッチングトランジスタドライバ１２に供給するＰＷＭ生成回路１０と、を備えている。

プロセッサ制御回路１５は、デジタル制御回路部９に、セレクト信号２７とプロセッサ動作クロック２８とを供給する。

デジタル制御回路部９は、プロセッサ制御回路１５に、Ｄｕｔｙ（デューティ）保持データ２６を供給する。

電圧出力端子４１から出力される電源電圧が供給される電源制御対象装置（単に「電源制御対象」ともいう）１４は、機能ブロック１８と、機能ブロック１８の動作クロックを制御する機能ブロック制御回路１７と、を備えている。

機能ブロック制御回路１７は、機能ブロック１８に対してクロック信号１９を供給する。機能ブロック制御回路１７からのクロック信号１９を、本書では「機能ブロック動作クロック信号」ともいう。

機能ブロック１８は、機能ブロック・クロックアクティブ信号１６を機能ブロック制御回路１７に供給し、また、機能ブロック・クロックアクティブ信号１６を電源制御装置１０１の制御入力端子４０に供給する。

図２は、図１のデジタル制御回路部９の構成の一例を示す図である。図２を参照すると、デジタル制御回路部９は、図１の演算回路８からの差分（デジタル信号）４２を入力として、比例および積分および微分の３つの要素によって出力電圧１３の制御行うＰＩＤ制御等の制御アルゴリズムを実行するプロセッサ２５と、プロセッサ２５で実行された差分補正演算の出力２９を第１の入力端子に入力するセレクタ２４と、ＰＷＭ信号のアクティブ信号幅の制御データを保持するＤｕｔｙ（デューティ）保持回路２３と、を備えている。

プロセッサ２５の出力２９は、ＰＷＭ信号１１のアクティブ信号幅（デューティ）の制御データ（デューティ制御用の制御データ）である。

Ｄｕｔｙ保持回路２３の出力であるＤｕｔｙ保持データ２６は、セレクタ２４の第２の入力端子に入力される。

セレクタ２４は、入力されるセレクト信号２７にしたがって一方を選択して出力し、セレクタ２４の出力は、Ｄｕｔｙ保持回路２３に入力される。

デジタル制御回路部９へは、プロセッサ制御回路１５からクロック信号（プロセッサ動作クロック信号）２８が供給される。

図３は、図１のプロセッサ制御回路１５の構成を示す図である。図３を参照すると、プロセッサ制御回路１５は、Ｄｕｔｙ安定判別回路２１と、プロセッサクロック制御回路２２と、エッジ検出回路４６と、を備えている。

Ｄｕｔｙ安定判別回路２１には、図２のＤｕｔｙ保持回路２３の出力であるＤｕｔｙ保持データ２６と、エッジ検出回路４６からのセット信号５５が入力され、セレクト信号２７を出力する。

Ｄｕｔｙ安定判別回路２１は、Ｄｕｔｙ保持データ２６を保持するデータ保持回路５０と、データ保持回路５０のデータを保持するデータ保持回路５１と、前サイクルのＤｕｔｙ保持データ２６と現サイクルのＤｕｔｙ保持データ２６との差分を比較するための閾値である基準データ値５２と、データ保持回路５０の値とデータ保持回路５１の値の差分を計算し、基準データ値５２と比較を行う演算器５３と、セット・リセット付きフリップフロップ（ＳＲフリップフロップ）４９と、セット信号５５に遅延を与えて出力するタイマ５６を備えている。ＳＲフリップフロップ４９は、演算器５３の出力をリセット信号５４としてリセット端子Ｒに入力し、タイマ５６の出力をセット信号としてセット端子Ｓに入力し、セレクト信号２７を出力する。

エッジ検出回路４６には、機能ブロック・クロックアクティブ信号１６が入力され、セット信号５５を出力する。

プロセッサクロック制御回路２２は、図２のプロセッサ２５のクロック信号を供給するＰＬＬ（ＰｈａｓｅＬｏｃｋｅｄＬｏｏｐ）４７と、セット信号５５とセレクト信号２７でＰＬＬ４７の出力を制御するクロックゲート４８と、を備えている。

クロックゲート４８は、セレクト信号２７と、セット信号５５と、ＰＬＬ４７の出力を入力し、ＰＬＬ４７の出力をプロセッサ動作クロック２８として出力する。クロックゲート４８は、セレクト信号２７がインアクティブ（非活性状態）時、プロセッサ動作クロック２８を停止する。特に制限されないが、本実施例では、クロックゲート４８は、セット信号５５の立ち上がりエッジタイミングでゲートをオープンしてクロック２８を出力し、セレクト信号２７の立ち下がりエッジのタイミングでゲートをクローズする回路構成とされる。

図４は、本発明の第１の実施例の動作の一例を示すタイミングチャートである。図４を参照して、図１乃至図３に示した本発明の第１の実施例の動作を説明する。

図４において、タイミングＴ４で、機能ブロック・クロックアクティブ信号１６がハイレベルに立ち上がる。

機能ブロック・クロックアクティブ信号１６の立ち上がりエッジをエッジ検出回路４６で検出し、エッジ検出回路４６は、ワンショットパルスのセット信号５５を生成する。

セット信号５５はクロックゲート４８に供給され、クロックゲート４８は、ＰＬＬ４７の出力信号をプロセッサ動作クロック信号２８として、図２のプロセッサ２５へ供給する。プロセッサ２５は、プロセッサ動作クロック信号２８の供給を受けて起動し、基準電圧７とＡ／Ｄ変換器６の出力の差分演算を開始する。

セット信号５５を受けたタイマ５６では、プロセッサ２５の起動準備が完了するまでの遅延をセット信号５５に与え、タイミングＴ５でＳＲフリップフロップ４９をセットする。タイミングＴ５で、ＳＲフリップフロップ４９の出力であるセレクト信号２７がハイレベルとなり、図２のセレクタ２４は、プロセッサ２５の出力２９を選択する。

図２のＤｕｔｙ保持回路２３の出力３０は、プロセッサ２５の差分補正演算の結果によって更新され、タイミングＴ４から、プロセッサ２５が演算に要する期間の期間Ｔ３経過したタイミングＴ１で、電源制御対象１４内の機能ブロック動作クロック信号１９がアクティブになり、電源制御対象１４の負荷が増加し、出力電圧１３に変動が生じる。

出力電圧１３の変動を抑制するためには、既に動作しているプロセッサ２５によって基準電圧７と、Ａ／Ｄ変換器６の出力との差分補正演算結果のプロセッサ２５の出力２９をＤｕｔｙ保持回路２３に入力し、Ｄｕｔｙ保持回路２３は、プロセッサ２５による差分補正演算が実行される度に、更新された信号（Ｄｕｔｙ保持回路出力信号）３０を、ＰＷＭ生成回路１０に入力する。

ＰＷＭ生成回路１０は、ＰＷＭ信号１１によってスイッチングトランジスタ２のオン・オフを制御する。

プロセッサ２５の差分補正演算によって生成されるＤｕｔｙ保持回路出力信号３０は、セレクト信号２７がアクティブである期間Ｔ９の期間、Ｄｕｔｙ保持回路２３にて保持され、Ｄｕｔｙ保持データ２６がＤｕｔｙ安定判別回路２１へ出力され、プロセッサ２５にて差分補正演算が実行される度に、Ｄｕｔｙ保持データ２６が更新される。

データ保持回路５１は、前サイクルのＤｕｔｙ保持データ２６を保持し、データ保持回路５０は、現サイクルのＤｕｔｙ保持データ２６を保持する。

演算器５３は、データ保持回路５０とデータ保持回路５１の保持データの差分を計算し、計算値が基準データ値５２以下になったタイミングＴ７で、リセット信号５４を活性状態とし、セレクト信号２７を非活性（インアクティブ）にする。

図２のセレクタ２４は、セレクト信号２７が非活性のとき、Ｄｕｔｙ保持回路出力信号３０を選択し、最後の更新が行われたタイミングＴ６からタイミングＴ７までの期間Ｔ８における、Ｄｕｔｙ保持回路出力信号３０が、ＰＷＭ生成回路１０へ出力される。前サイクルのＤｕｔｙ保持データ２６を保持するデータ保持回路５１と、現サイクルのＤｕｔｙ保持データ２６を保持するデータ保持回路５０との差分が基準データ値５２以下の場合は、Ｄｕｔｙ保持回路２３は、最後に更新された期間Ｔ８におけるＤｕｔｙ保持回路出力信号３０を出力し続ける。

Ｄｕｔｙ安定判別回路２１において、セレクタ２４がＤｕｔｙ保持回路出力信号３０を選択するように切替えたタイミングＴ７以降、プロセッサ２５による演算が不要となるため、セレクト信号２７を立ち下げ、クロックゲート４８は、プロセッサ動作クロック２８をインアクティブにする（例えばＬｏｗ固定）。

次に、電源制御装置１０１は、タイミングＴ１１に、機能ブロック・クロックアクティブ信号１６を立ち下げることで、エッジ検出回路４６によりセット信号５５が生成される。

セット信号５５は、クロックゲート４８を制御し、ＰＬＬ４７の出力をプロセッサ動作クロック２８に出力し、プロセッサ２５へ供給する。プロセッサ動作クロック２８を受けプロセッサ２５が起動し、基準電圧７とＡ／Ｄ変換器６の出力の差分補正演算を開始する。

タイマ５６は、プロセッサ２５の起動準備が完了するまでの遅延を生成し、セット信号５５に対して遅延を与えて、タイミングＴ１２のタイミングで、セット・リセット付きフリップフロップ４９がセットされる。セット・リセット付きフリップフロップ４９の出力セレクト信号２７がアクティブになり、セレクタ２４はプロセッサ出力２９を選択する。Ｄｕｔｙ保持回路出力信号３０がプロセッサ２５の差分補正演算の結果によって更新される。

タイミングＴ１１からプロセッサ２５が演算に要する期間の期間Ｔ１０経過したタイミングＴ２で、電源制御対象装置１４内の機能ブロック動作クロック信号１９がアクティブになり、電源制御対象１４の負荷が増加し、出力電圧１３に変動が生じる。

出力電圧１３の変動を抑制するためには、既に動作しているプロセッサ２５によって基準電圧７と出力電圧１３をサンプリングしているＡ／Ｄ変換器６の出力との差分補正演算結果のプロセッサ出力２９をＤｕｔｙ保持回路２３に入力する。

Ｄｕｔｙ保持回路２３は、プロセッサ２５による差分補正演算が実行される度に、更新したＤｕｔｙ保持回路出力信号３０を、ＰＷＭ生成回路１０に入力し、ＰＷＭ信号１１によってスイッチングトランジスタ２のオン・オフを制御する。

プロセッサ２５の差分補正演算によって生成されるＤｕｔｙ保持回路出力信号３０は、セレクト信号２７がアクティブである期間Ｔ１７の間、Ｄｕｔｙ保持回路２３にて保持され、Ｄｕｔｙ保持データ２６がＤｕｔｙ安定判別回路２１へ出力され、プロセッサ２５にて差分補正演算が実行される度にＤｕｔｙ保持データ２６が更新される。

演算器５３は、データ保持回路５０とデータ保持回路５１との差分を計算し、計算値が基準データ値５２以下になったタイミングＴ１５で、リセット信号５４をアクティブ（活性状態）に、セレクト信号２７をインアクティブ（非活性状態）にする。

セレクタ２４においてＤｕｔｙ保持回路出力信号３０が選択され、最後の更新が行われたタイミングＴ１４からタイミングＴ１５までの期間Ｔ１６におけるＤｕｔｙ保持回路出力信号３０がＰＷＭ生成回路１０へ出力される。

前サイクルのＤｕｔｙ保持データ２６を保持するデータ保持回路５１と現サイクルのＤｕｔｙ保持データ２６を保持するデータ保持回路５０との差分が基準データ値５２以下である場合は、Ｄｕｔｙ保持回路２３は、最後に更新された期間Ｔ１６のＤｕｔｙ保持回路出力信号３０を出力し続ける。Ｄｕｔｙ安定判別回路２１は、セレクタ２４においてＤｕｔｙ保持回路出力信号３０を選択するように切替えたタイミングＴ１５以降、プロセッサ２５による演算が不要となるため、セレクト信号２７を立ち下げ、クロックゲート４８は、プロセッサ動作クロック２８をインアクティブにする。

図５は、本実施例の電源制御回路の動作を表すフローチャートである。最初に電源制御装置１０１は、電源制御対象１４の電源がオンの状態か否かを判断し、オンの状態の場合、ステップＳ２へ移行し、オフの状態の場合、処理を終了する（ステップＳ１）。

クロックゲート４８はプロセッサ動作クロック２８をプロセッサ２５に供給し起動する（ステップＳ２）。

セレクタ２４は、セレクト信号２７によって、プロセッサ２５からの出力であるプロセッサ出力２９を選択する（ステップＳ３）。

プロセッサ２５の差分補正演算によるスイッチング制御を行う（ステップＳ４）。すなわち、プロセッサ２５は、基準電圧７と出力電圧１３をサンプリングしたＡ／Ｄ変換器６の出力との差分補正演算をする。プロセッサ出力２９とＤｕｔｙ保持回路出力信号３０とをセレクタ２４に入力し、セレクタ２４の出力をＤｕｔｙ保持回路２３に入力してデータを保持し、同時に、Ｄｕｔｙ保持回路出力信号３０として、ＰＷＭ生成回路１０へ入力する。デジタル制御回路部９は、Ｄｕｔｙ保持回路出力信号３０を可変にし、スイッチングトランジスタ２のオン・オフを制御する。

Ｄｕｔｙ安定判別回路２１において、前サイクルのＤｕｔｙ保持データ２６の値と現サイクルのＤｕｔｙ保持データ２６との差分を演算器５３で計算した結果が、基準データ値５２よりも大きい場合は、ステップＳ４へ移行し、基準データ値５２以下であった場合にはステップＳ６へ移行する（ステップＳ５）。

セレクタ２４は、セレクト信号２７により、Ｄｕｔｙ保持回路出力信号３０を選択する（ステップＳ６）。

クロックゲート４８は、プロセッサ動作クロック２８のプロセッサ２５への供給を停止し、プロセッサ２５の動作を停止する（ステップＳ７）。

Ｄｕｔｙ保持回路２３は、保持されたＤｕｔｙ保持回路出力信号３０を、ＰＷＭ生成回路１０へ入力することでスイッチングトランジスタ２のオン・オフを制御する（ステップＳ８）。

エッジ検出回路４６は、機能ブロック・クロックアクティブ信号１６の変化の有無を検出し、機能ブロック・クロックアクティブ信号１６がインアクティブからアクティブ、またはアクティブからインアクティブへ変化したならば、ステップＳ１に移行し、変化がなければ、ステップＳ８に移行する（ステップＳ９）。

上記の如く、本実施例においては、出力電圧１３に変動が発生する期間Ｔ９、および期間Ｔ１７にのみ、セレクト信号２７をアクティブにして、プロセッサ２５の出力であるプロセッサ出力２９によるＰＷＭ制御を行い、出力電圧１３が安定している期間Ｔ１３には、演算器５３がＳＲフリップフロップ４９をリセットし、セレクト信号２７をインアクティブにして、クロックゲート４８をオフさせ、プロセッサ２５の動作を停止させる。

タイミングＴ４に、機能ブロック１８は、機能ブロック制御回路１７からの機能ブロック動作クロック信号１９がアクティブ状態であることを示す機能ブロック・クロックアクティブ信号１６を立ち上げ、クロックゲート４８は、ＰＬＬ４７からのプロセッサ動作クロック２８をアクティブにして、プロセッサ２５を起動する。

タイミングＴ４からプロセッサ２５が演算に要する期間である期間Ｔ３経過したタイミングＴ１で、電源制御対象１４内の機能ブロック動作クロック信号１９がアクティブになり電源制御対象１４の負荷が増加し、出力電圧１３が変動する。

タイミングＴ１には、プロセッサ２５によって算出されるプロセッサ出力２９をＤｕｔｙ保持回路２３に入力し、Ｄｕｔｙ保持回路２３は、プロセッサ２５による差分補正演算が実行される度に、プロセッサ２５で更新されたＤｕｔｙ保持回路出力信号３０を、ＰＷＭ生成回路１０に入力し、ＰＷＭ信号１１によってスイッチングトランジスタ２のオン・オフを制御する。

同様に、タイミングＴ１１に、機能ブロック動作クロック信号１９がアクティブ状態であることを示す機能ブロック・クロックアクティブ信号１６を立ち下げ、プロセッサ動作クロック２８をアクティブにして、プロセッサ２５を起動する。

タイミングＴ１１から、プロセッサ２５が演算に要する期間の期間Ｔ１０経過したタイミングＴ２で、電源制御対象１４内の機能ブロック動作クロック信号１９がインアクティブになり電源制御対象１４の負荷が減少し、出力電圧１３が変動する。

タイミングＴ２にはプロセッサ２５によって算出されるプロセッサ出力２９をＤｕｔｙ保持回路２３に入力し、Ｄｕｔｙ保持回路２３はプロセッサ２５による差分補正演算が実行される度に更新したＤｕｔｙ保持回路出力信号３０をＰＷＭ生成回路１０に入力し、ＰＷＭ信号１１によってスイッチングトランジスタ２のオン・オフを制御する。

＜実施例２＞
図６は、本発明の第２の実施例の電源制御装置の構成を示す図である。図６において、図１と同一の構成部分は同一の参照番号を付されている。図６を参照すると、電源制御装置４０１は、スイッチングトランジスタ２と、インダクタ３と、コンデンサ４と、出力電圧１３を出力する電圧出力端子４１と、電源制御回路５と、スイッチングトランジスタドライバ１２と、電源制御回路５を制御する、機能ブロック・クロックアクティブ信号３５、３７、３９を入力する制御入力端子４３、４４、４５とを備えている。

電源制御回路５は、出力電圧１３を入力するＡ／Ｄ変換器６と、Ａ／Ｄ変換器６の出力と基準電圧７との差分演算を行う演算回路８と、デジタル制御回路部９と、デジタル制御回路部９を制御するプロセッサ制御回路６７と、ＰＷＭ生成回路１０とを備えている。

プロセッサ制御回路６７は、制御入力端子４３、４４、４５からの機能ブロック・クロックアクティブ信号３５、３７、３９を入力し、セレクト信号２７、プロセッサ動作クロック２８を出力する。

電源制御対象装置１４Ａは、機能ブロック制御回路１７Ａと、複数の機能ブロック３１、３２、３３を備えている。機能ブロック制御回路１７Ａは、機能ブロック・クロックアクティブ信号３５、３７、３９にそれぞれ機能ブロック動作クロック信号３４、３６、３８を与える。

機能ブロック３１、３２、３３は、それぞれ機能ブロック・クロックアクティブ信号３５、３７、３９を機能ブロック制御回路１７Ａに出力し、電源制御装置４０１の制御入力端子４３、４４、４５にそれぞれ供給する。

図７は、本発明の実施例２のプロセッサ制御回路６７の構成を示す図である。プロセッサ制御回路６７は、Ｄｕｔｙ安定判別回路２１と、プロセッサクロック制御回路２２と、Ｄｕｔｙ保持データ２６と、機能ブロック・クロックアクティブ信号３５、３７、３９をそれぞれ入力するエッジ検出回路５９、５８、５７と、エッジ検出回路５９、５８、５７の出力であるエッジ検出信号６２、６１、６０を入力する調整回路６４と、を備え、調整回路６４の出力信号６３は、セット信号として、タイマ５６とクロックゲート４８に入力される。

Ｄｕｔｙ安定判別回路２１は、データ保持回路５０と、データ保持回路５１と、基準データ値５２と、演算器５３と、リセット信号５４と、セット信号６３に遅延を与えるタイマ５６と、セット・リセット付きフリップフロップ４９とを備えている。

プロセッサクロック制御回路２２は、ＰＬＬ４７と、セット信号６３とセレクト信号２７を受けＰＬＬ４７の出力を制御するクロックゲート４８と、を備えている。

図８は、本発明の第２の実施例のプロセッサ制御回路６７の動作を説明するタイミングチャートである。図９を参照して、本発明の第２の実施例の動作を説明する。

タイミングＴ１８において、機能ブロック動作クロック信号３４（図６参照）がアクティブとなり、機能ブロック・クロックアクティブ信号３５が立ち上がる。

タイミングＴ２２において機能ブロック・クロックアクティブ信号３５が立ち下がる。タイミングＴ２３において、機能ブロック動作クロック信号３４がアクティブとなり、機能ブロック・クロックアクティブ信号３５が立ち上がる。

エッジ検出回路５９は、機能ブロック・クロックアクティブ信号３５の立ち上がりのタイミングＴ１８とタイミングＴ２３、機能ブロック・クロックアクティブ信号３５の立下りのタイミングＴ２２でエッジを検出し、エッジ検出信号６２をアクティブにする（ワンショットパルス）。

タイミングＴ１９において、機能ブロック動作クロック３６（図６参照）がアクティブになり、機能ブロック・クロックアクティブ信号３７が立ち上がる。また、タイミングＴ２３おいて、機能ブロック・クロックアクティブ信号３７が立ち下がる。エッジ検出回路５８は、機能ブロック・クロックアクティブ信号３７の立ち上がりのタイミングＴ１９および立ち下がりのタイミングＴ２３でエッジを検出し、エッジ検出信号６１をアクティブにする。

タイミングＴ１９おいて、機能ブロック動作クロック信号３８（図６参照）がアクティブになり、機能ブロック・クロックアクティブ信号３９が立ち上がる。タイミングＴ２０において機能ブロック・クロックアクティブ信号３９が立ち下がる。また、タイミングＴ２１において、機能ブロック動作クロック信号３８（図６参照）がアクティブになり、機能ブロック・クロックアクティブ信号３９が立ち上がる。タイミングＴ２３において機能ブロック・クロックアクティブ信号３９が立ち下がる。エッジ検出回路５７は、機能ブロック・クロックアクティブ信号３９の立ち上がりのタイミングＴ１９とタイミングＴ２１および機能ブロック・クロックアクティブ信号３９の立下りタイミングＴ２０とタイミングＴ２３でエッジを検出し、エッジ検出信号６０をアクティブにする。

調整回路６４は、エッジ検出信号６２、エッジ検出信号６１、エッジ検出信号６０の論理和を演算して、セット信号６３を出力する。調整回路６４は、例えば３入力ＯＲ回路で構成してもよい。この場合、エッジ検出信号６２、エッジ検出信号６１、エッジ検出信号６０のいずれかがハイレベルに遷移したとき、セット信号６３がアクティブとされる。セット信号６３は、クロックゲート４８を制御してＰＬＬ４７の出力をプロセッサ動作クロック２８に出力する。

タイマ５６は、プロセッサ２５の起動準備が完了するまでの遅延を生成し、セット信号６３に対して遅延を与え、タイマ５６の出力は、セット・リセット付きフリップフロップ４９をセットし、セット・リセット付きフリップフロップ４９は、セレクタ２４に対してセレクト信号２７を出力する。セレクタ２４はプロセッサ出力２９を選択する。

上記のように、セット信号６３を生成することで、機能ブロック３１、機能ブロック３２、機能ブロック３３のいずれかの動作クロックがアクティブ、またはインアクティブに変化することで、発生する負荷の変動による、出力電圧１３の変動をプロセッサ２５による基準電圧７とＡ／Ｄ変換器６の出力の差分補正演算によって制御することが可能になる。

２４時間電源がオンで待機状態に設定されている電源システムにおいて、１日に２回×２時間、アプリケーションを動作させた場合、従来技術では、待機状態を含め２４時間常時、デジタル制御プロセッサによる高精度な電源制御が行われる。

本実施例によれば、デジタル制御プロセッサが動作するのは２回×２時間となり、従来と比較するとデジタル制御プロセッサの動作時間は１／６（約１７％）となる。

具体的な消費電流が１２ｍＡのデジタル制御プロセッサとすると、従来技術では１２ｍＡ×２４時間＝２８８ｍＡｈの消費電流となる。

本実施例では、デジタル制御プロセッサの動作電流は、１２ｍＡ×４時間＝４８ｍＡｈ、低電力（消費電流は１〜２ｍＡ程度）の保持されたＤｕｔｙで制御されている時間２０時間の消費電流は、２ｍＡ×２０時間＝４０ｍＡｈである。８８ｍＡｈ（従来比：約７０％の消費電流削減）の効果が得られる。

なお、上記の特許文献、非特許文献の各開示を、本書に引用をもって繰り込むものとする。本発明の全開示（請求の範囲を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態ないし実施例の変更・調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。

本発明の第１の実施例の構成を示す図である。本発明の第１の実施例におけるデジタル制御回路部の構成を示す図である。本発明の第１の実施例におけるプロセッサ制御回路の構成を示す図である。本発明の第１の実施例の動作例を示すタイミング図である。本発明の第１の実施例の動作を説明する流れ図である。本発明の第２の実施例の構成を示す図である。本発明の第２の実施例におけるプロセッサ制御回路の構成を示す図である。本発明の第２の実施例の動作例を示すタイミング図である。電源制御装置の典型的な構成を示す図である。

符号の説明

１入力電圧
２スイッチングトランジスタ
３インダクタ
４コンデンサ
５電源制御回路
６Ａ／Ｄ変換器（ＡＤＣ）
７基準電圧（ＶｏｌｔａｇｅＲｅｆｅｒｅｎｃｅ）
８演算回路
９デジタル制御回路部
１０ＰＷＭ生成回路
１１ＰＷＭ信号
１２スイッチングトランジスタドライバ
１３出力電圧
１４、１４Ａ電源制御対象装置
１５、６７プロセッサ制御回路
１６、３５、３７、３９制御信号（機能ブロック・クロックアクティブ信号）
１７、１７Ａ機能ブロック制御回路
１８、３１、３２、３３機能ブロック
１９、３４、３６、３８機能ブロック動作クロック信号
２１Ｄｕｔｙ安定判別回路
２２プロセッサクロック制御回路
２３Ｄｕｔｙ保持回路
２４セレクタ
２５プロセッサ
２６Ｄｕｔｙ保持データ
２７セレクト信号
２８プロセッサ動作クロック
２９プロセッサ出力
３０Ｄｕｔｙ保持回路出力信号
４０、４３、４４、４５制御入力端子
４１電圧出力端子
４２差分電圧
４６エッジ検出回路
４７ＰＬＬ
４８クロックゲート
４９セット・リセット付きフリップフロップ（ＳＲフリップフロップ）
５０データ保持回路
５１データ保持回路
５２基準データ値
５３演算器
５４リセット信号
５５セット信号
５６タイマ
５７、５８、５９エッジ検出回路
６０、６１、６２エッジ検出信号
６３出力信号（セット信号）
６４調整回路
１０１、４０１電源制御装置

Claims

電源制御対象装置に供給される出力電圧と基準電圧との差分情報に基づき、前記出力電圧が前記基準電圧と等しくなるようにデジタル制御するデジタル制御回路部と、
前記電源制御対象装置から供給され、前記電源制御対象装置内の負荷の状態を示す制御信号の遷移に応答して、前記デジタル御御回路部内のプロセッサを動作させ、
前記デジタル制御回路部の出力を監視し、前記電源制御対象装置内の負荷が変化しないと判定されたとき、前記デジタル御御回路部内のプロセッサの動作を停止させる制御を行うプロセッサ制御回路と、
を備えている、ことを特徴とする電源制御装置。
前記デジタル御御回路部は、入力電圧を入力するスイッチングトランジスタのオン・オフのデューティを制御する制御データを出力し、
前記プロセッサ制御回路は、前記デジタル御御回路部の動作時に、前記デジタル御御回路部から出力される制御データのうち、時間的に異なる少なくとも２つの制御データの差が所定範囲内にある場合には、前記電源制御対象装置内の負荷が変化しない状態であると判断し、前記デジタル御御回路部内のプロセッサに対して動作クロックの供給を停止する、ことを特徴とする請求項１記載の電源制御装置。
前記デジタル御御回路部は、前記デジタル御御回路部内のプロセッサの動作停止期間中、前記デジタル御御回路部内のプロセッサで動作停止の前に演算された制御データを出力保持する、ことを特徴とする請求項２記載の電源制御装置。
前記出力電圧をサンプリングしデジタル信号に変換するＡ／Ｄ変換器と、
前記出力電圧の目標値を与える前記基準電圧のデジタル値と前記Ａ／Ｄ変換器の出力値との差分を求め、前記差分を前記デジタル制御回路部に供給する演算回路と、
前記デジタル制御回路部からの前記制御データを受け、前記スイッチングトランジスタに与えるＰＷＭ（ＰｕｌｓｅＷｉｄｔｈＭｏｄｕｌａｔｉｏｎ）信号を生成するＰＷＭ生成回路と、
をさらに備え、
前記プロセッサ制御回路は、前記電源制御対象装置からの前記制御信号の遷移に応答して、前記デジタル制御回路部内のプロセッサに動作クロックを供給する、ことを特徴とする請求項２又は３に記載の電源制御装置。
前記デジタル制御回路部において、
前記プロセッサは、前記演算回路の出力を受け、演算結果を出力し、
前記プロセッサの出力を第１の入力として受けるセレクタと、
前記セレクタからの出力を受け保持出力する保持回路と、
を備え、
前記セレクタは、
前記保持回路の出力を第２の入力として受け、
前記プロセッサ制御回路から供給されるセレクト信号の値に基づき、前記第１、第２の入力の一方を選択し、
前記保持回路の出力は、デューティ制御用の制御データとして、前記ＰＷＭ生成回路と前記プロセッサ制御回路とに入力される、ことを特徴とする請求項４記載の電源制御装置。
前記プロセッサ制御回路は、
前記デジタル制御回路部の前記保持回路から前回出力された、デューティ制御用の制御データと、今回出力された、デューティ制御用の制御データとの差が所定の基準値以内であるか否かを判定し前記所定の基準値以内のときにリセット信号を出力する演算器と、
前記電源制御対象装置からの前記制御信号の遷移を検出し、前記遷移エッジに同期したセット信号を生成するエッジ検出回路と、
前記エッジ検出回路から出力されるセット信号を予め定められた所定時間遅延させた信号でセットされ、前記演算器から出力される前記リセット信号でリセットされ、出力信号を、前記セレクト信号として出力するセット・リセット型フリップフロップと、
前記エッジ検出回路からの前記セット信号と、前記セット・リセット型フリップフロップからの前記セレクト信号を受け、前記エッジ検出回路からのセット信号の活性化時点でオープンし、クロック発生回路からのクロック信号を出力し、前記セレクト信号の非活性化時点でクローズし、前記クロック発生回路からのクロック信号を出力しない制御を行うクロックゲート回路と、
を備えている、ことを特徴とする請求項５記載の電源制御装置。
前記プロセッサ制御回路は、
前記デジタル制御回路部の前記保持回路から前回出力された、デューティ制御用の制御データと、今回出力された、デューティ制御用の制御データの差が所定の基準値以内であるか判定し、所定の基準値以内のときリセット信号を出力する演算器と、
前記電源制御対象装置から前記制御信号をそれぞれ入力し、それぞれの遷移を検出し、遷移エッジに同期した検出信号を生成する複数のエッジ検出回路と、
前記複数のエッジ検出回路からの検出信号を入力して調整し１つのセット信号として出力する調整回路と、
前記調整回路から出力されるセット信号を遅延させた信号でセットされ、前記演算器から出力されるリセット信号でリセットされ、出力信号を前記セレクト信号として出力するセット・リセット型フリップフロップと、
前記調整回路からの前記セット信号と、前記セット・リセット型フリップフロップからの前記セレクト信号を受け、前記エッジ検出回路からのセット信号の活性化時点でオープンし、クロック発生回路からのクロック信号を出力し、前記セレクト信号の非活性化時点でクローズし、前記クロック発生回路からのクロック信号を出力しない制御を行うクロックゲート回路と、
を備えている、ことを特徴とする請求項５記載の電源制御装置。
前記電源制御対象装置が、機能ブロックと、前記機能ブロックに動作クロックを与える機能ブロック制御回路と、を備え、
前記機能ブロックは、前記機能ブロック制御回路から動作クロックを受けると、前記制御信号を、前記電源制御装置に供給する、ことを特徴とする請求項６記載の電源制御装置。
前記電源制御対象装置が、複数の機能ブロックと、前記機能ブロックに動作クロックをそれぞれ与える機能ブロック制御回路と、を備え、
前記複数の機能ブロックは、前記機能ブロック制御回路から動作クロックを受けると、前記制御信号を前記電源制御装置に供給する、ことを特徴とする請求項７記載の電源制御装置。