JP2010010656A - 半導体装置およびその製造方法 - Google Patents
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Abstract
【課題】配線抵抗を低く維持したままエレクトロマイグレーションの信頼性を向上できる半導体装置およびその製造方法を提供する。
【解決手段】銅配線層CL1は層間絶縁膜II2の表面の配線溝IT1内に形成されている。拡散防止絶縁膜DPは、銅配線層CL1上を覆うように形成されており、かつSiCおよびSiCNの少なくともいずれかよりなっている。絶縁膜SIは、拡散防止絶縁膜DPを介して銅配線層CL1上に形成されており、かつSiNよりなっている。
【選択図】図1
【解決手段】銅配線層CL1は層間絶縁膜II2の表面の配線溝IT1内に形成されている。拡散防止絶縁膜DPは、銅配線層CL1上を覆うように形成されており、かつSiCおよびSiCNの少なくともいずれかよりなっている。絶縁膜SIは、拡散防止絶縁膜DPを介して銅配線層CL1上に形成されており、かつSiNよりなっている。
【選択図】図1
Description
本発明は、半導体装置およびその製造方法に関し、特に、銅(Cu)を含む配線を有する半導体装置およびその製造方法に関するものである。
半導体装置において、高性能、高機能化に伴い、配線遅延の問題が顕在化している。銅を用いた配線では、エレクトロマイグレーション(EM:Electoromigration)、ストレスマイグレーション(SM:Stress migrationまたはSIV:Stress-induced voiding)、時間依存性絶縁破壊(TDDB:Time-dependent dielectricbreakdown)の3つの信頼性の問題がある。このうち、エレクトロマイグレーション耐性は回路設計時における許容電流値に関係するため、高性能化と共に微細化される毎に改善が求められる重要課題になっている。
次世代デバイスに対する有力技術として、たとえば、ダマシン銅配線の上面を覆うキャップメタル技術(非特許文献1参照)、銅に他元素を添加して合金化する技術(非特許文献2参照)などが知られている。これらの方法は配線におけるエレクトロマイグレーションおよびビアにおけるエレクトロマイグレーションの両方に効果がある。
C.-K. Hu et al., "Reduced electromigration of Cu wires by surface coating", APPLIED PHYSICS LETTERS, 2 SEPTEMBER 2002, VOL.81, NO.10, pp.1782-1784
K. L. Lee et al., "In situ scanning electron microscope comparison studies on electromigration of Cu and Cu(Sn) alloys for advanced chip interconnects", J. Appl. Phys. 78(7), 1 October 1995, pp.4428-4437
しかし、前者のキャップメタル技術では配線体積に抵抗の高い部分の割合が増えるため、また後者の合金化技術では添加元素の電子散乱のため、抵抗が上がってしまうという難点がある。このように、エレクトロマイグレーション信頼性は高性能、高集積化によって厳しくなるため、改善技術の開発が急務とされている。
本発明は、上記の課題に鑑みてなされたものであり、その目的は、配線抵抗を低く維持したままエレクトロマイグレーションの信頼性を向上できる半導体装置およびその製造方法を提供することである。
本実施の形態の半導体装置は、層間絶縁膜と、銅を含む配線層と、拡散防止絶縁膜と、絶縁膜とを備えている。銅を含む配線層は層間絶縁膜内に形成されている。拡散防止絶縁膜は、銅を含む配線層上を覆うように形成されており、かつ炭化シリコン(SiC)および炭窒化シリコン(SiCN)の少なくともいずれかよりなっている。絶縁膜は、拡散防止絶縁膜を介して銅を含む配線層上に形成されており、かつ窒化シリコン(SiN)よりなっている。
本実施の形態の半導体装置によれば、絶縁膜としてのSiNは、その材料固有の弾性率(ヤング率)が高いため、配線層が加熱された際に配線層が体積膨張するのを抑える働きをなす。これにより、配線層の膨張しようとする力が配線層内部に内在し、配線層内部が圧縮応力となる。ここで、配線層の内部応力が引張側の臨界応力になると配線層はボイドを生じやすくなる。しかし、本実施の形態では配線層内部が圧縮応力となることで、配線層の内部応力が引張側の臨界応力になりにくくなる。これにより、配線層の内部にボイドが発生することを抑制することができ、エレクトロマイグレーションの信頼性を向上することができる。
以下、本発明の実施の形態について図に基づいて説明する。
(実施の形態1)
図1は、本発明の実施の形態1における半導体装置の構成を概略的に示す断面図である。図1を参照して、本実施の形態の半導体装置は、銅配線層が多層に積層された構成を有している。この多層銅配線は、半導体基板SUBの主表面に形成されたMOS(Metal Oxide Semiconductor)トランジスタTRなどからなる素子同士を電気的に接続するなどのために形成されている。
(実施の形態1)
図1は、本発明の実施の形態1における半導体装置の構成を概略的に示す断面図である。図1を参照して、本実施の形態の半導体装置は、銅配線層が多層に積層された構成を有している。この多層銅配線は、半導体基板SUBの主表面に形成されたMOS(Metal Oxide Semiconductor)トランジスタTRなどからなる素子同士を電気的に接続するなどのために形成されている。
MOSトランジスタTRは、1対のソース/ドレイン領域SDと、ゲート絶縁膜GIと、ゲート電極層GEとを有している。1対のソース/ドレイン領域SDは、半導体基板SUBの主表面に互いに距離を開けて形成されている。ゲート電極層GEは、1対のソース/ドレイン領域SDに挟まれる半導体基板SUBの領域上にゲート絶縁膜GIを介して形成されている。このMOSトランジスタTRを覆うように半導体基板SUBの主表面に層間絶縁膜II1が形成されており、この層間絶縁膜II1上に多層銅配線を構成する銅配線層が形成されている。
銅配線層は、説明を簡略化するため2層のみ図示されているが、3層以上であってもよい。以下、銅配線構造について説明する。
層間絶縁膜II1上に直接、または他の層間絶縁膜を介して層間絶縁膜II2が形成されている。この層間絶縁膜II2は層間絶縁膜II1と同一の絶縁膜であってもよい。層間絶縁膜II2の表面には配線溝IT1が形成されている。層間絶縁膜II2には、配線溝IT1の底部から下層の配線層に達するビアホールが形成されていてもよい。
配線溝IT1の壁面に沿って、バリアメタル層BM1が形成されている。この配線溝IT1を埋め込むように銅配線層CL1が形成されている。銅配線層CL1は、銅を含む材質よりなっており、たとえば銅(Cu)、銅・アルミニウム(CuAl)などよりなっている。なお、以下においてこれと同様の材質よりなる層を「銅配線層」という。
銅配線層CL1上を覆うように拡散防止絶縁膜DPが形成されている。この拡散防止絶縁膜DPは、SiCおよびSiCNの少なくともいずれかよりなっている。この拡散防止絶縁膜DPを介して銅配線層CL1上に絶縁膜SIが形成されている。この絶縁膜SIはSiNよりなっている。
絶縁膜SIは拡散防止絶縁膜DPよりも高い弾性率を有している。この絶縁膜SIはSiNよりなっているため、その弾性率は150GPa以上250GPa以下である。また拡散防止絶縁膜DPがSiCよりなる場合、拡散防止絶縁膜DPの弾性率は60GPa〜65GPa程度であり、拡散防止絶縁膜DPがSiCNよりなる場合、拡散防止絶縁膜DPの弾性率は130GPa〜135GPa程度である。
絶縁膜SI上には層間絶縁膜II3が形成されている。この層間絶縁膜II3の表面には配線溝IT2が形成されている。また、層間絶縁膜II3には、配線溝IT2の底部から絶縁膜SIおよび拡散防止絶縁膜DPを貫通して下層の銅配線層CL1に達するビアホールVHが形成されている。
配線溝IT2およびビアホールVHの壁面に沿って、バリアメタル層BM2が形成されている。配線溝IT2およびビアホールVHを埋め込むように銅配線層CL2が形成されている。この銅配線層CL2は、銅を含む材質よりなっており、たとえば銅、銅・アルミニウムなどよりなっている。銅配線層CL2の配線溝IT2内に形成された部分が配線部分であり、ビアホールVH内に形成された部分がコンタクト部である。
次に、本実施の形態の半導体装置の製造方法について説明する。
なお、本実施の形態においては、一般的な“ビア・ファーストプロセス”(接続孔のパターニングを先に行うプロセス)にて配線を形成する方法について説明する。また説明の簡略化のため、多層銅配線部分の製造方法に関してのみ説明する。
なお、本実施の形態においては、一般的な“ビア・ファーストプロセス”(接続孔のパターニングを先に行うプロセス)にて配線を形成する方法について説明する。また説明の簡略化のため、多層銅配線部分の製造方法に関してのみ説明する。
図2〜図13は、本発明の実施の形態1における半導体装置の製造方法を工程順に示す概略断面図である。図2を参照して、たとえばシリコンよりなる半導体基板上に、低誘電率絶縁膜よりなる層間絶縁膜II2が形成される。通常の写真製版技術およびエッチング技術により、層間絶縁膜II2の表面に配線溝IT1が形成される。
層間絶縁膜II2の表面および配線溝IT1の壁面に沿ってバリアメタル層BM1が形成される。配線溝IT1を埋め込むように層間絶縁膜II2上に銅を含む材質よりなる導電層CL1が形成される。この後、たとえばCMP(Chemical Mechanical Polishing)法により導電層CL1などに研磨が施される。これにより層間絶縁膜II2の表面が露出するとともに、配線溝IT1内にバリアメタル層BM1と導電層CL1が残存される。これにより配線溝IT1内を埋め込むように、導電層CL1よりなる銅配線層CL1がたとえば250nmの厚みで形成される。
図3を参照して、層間絶縁膜II2および銅配線層CL1上に、キャップ絶縁膜として拡散防止絶縁膜DPがたとえばCVD法にて形成される。この拡散防止絶縁膜DPは、後述するビアホール形成時のエッチングストッパの役割と銅の拡散防止の役割とを持っている。拡散防止絶縁膜DPの形成のプロセス条件として、たとえばチャンバ圧力は100Pa〜1000Pa、RF(Radio Frequency)は200W〜800W、ガス流量は100sccm〜500sccm、成膜温度は300℃〜450℃とされる。
図4を参照して、拡散防止絶縁膜DP上に、SiNよりなる絶縁膜SIがたとえばCVD法により形成される。プロセス条件として、たとえばチャンバ圧力は100Pa〜1000Pa、RFは10W〜200W、電極間隔は5mm〜15mm、ガス流量はシラン(SiH4):10sccm〜500sccm、NH3:10sccm〜500sccm、N2:10sccm〜50000sccm、成膜温度は200℃〜450℃とされる。
絶縁膜SIは、弾性率が150GPa〜250GPaとなるように、かつ成膜後の内部応力が−3.5GPa以上−1GPa以下(つまり1GPa以上3.5GPa以下の圧縮応力)となるように成膜されることが好ましい。
図5を参照して、絶縁膜SI上に層間絶縁膜II3が形成される。
図6を参照して、層間絶縁膜II3上にフォトレジストPR1が塗布される。このフォトレジストPR1は、通常の写真製版技術によりパターニングされる。このパターニングされたレジストパターンPR1をマスクとして、層間絶縁膜II3および絶縁膜SIに異方性のエッチングが施される。この後、フォトレジストPR1がたとえばアッシングなどにより除去される。
図6を参照して、層間絶縁膜II3上にフォトレジストPR1が塗布される。このフォトレジストPR1は、通常の写真製版技術によりパターニングされる。このパターニングされたレジストパターンPR1をマスクとして、層間絶縁膜II3および絶縁膜SIに異方性のエッチングが施される。この後、フォトレジストPR1がたとえばアッシングなどにより除去される。
図7を参照して、上記のエッチングの際には拡散防止絶縁膜DPがエッチングストッパとして機能する。これにより、層間絶縁膜II3および絶縁膜SIを貫通して拡散防止絶縁膜DPに達する孔VHが形成される。
図8を参照して、孔VHにレジストプラグPR2が埋め込まれる。
図9を参照して、通常の写真製版技術およびエッチング技術により、層間絶縁膜II3の表面に、配線溝IT2が形成される。レジストプラグPR2は、この配線溝形成のためのエッチングから孔VHの底部を保護する役割をなす。
図9を参照して、通常の写真製版技術およびエッチング技術により、層間絶縁膜II3の表面に、配線溝IT2が形成される。レジストプラグPR2は、この配線溝形成のためのエッチングから孔VHの底部を保護する役割をなす。
図10を参照して、孔VH内のレジストプラグPR2が除去され、かつ孔VHの底部において露出する拡散防止絶縁膜DPが除去されて、銅配線層CL1の一部表面が露出する。これにより、配線溝IT2の底部から銅配線層CL1に達するビアホールVHが形成される。
図11を参照して、層間絶縁膜II3の表面、配線溝IT2の壁面およびビアホールVHの壁面に沿うように、バリアメタル層BM2がたとえばスパッタ法により形成される。このバリアメタル層BM2上に、銅のシード層CLSがたとえばスパッタ法により形成される。この後、シード層CLS上に、たとえばメッキ法により銅膜が形成される。
図12を参照して、上記のメッキ法により、配線溝IT2およびビアホールVH内を埋め込むように層間絶縁膜II3上に、銅よりなる導電層CL2が形成される。この後、たとえばCMP法により導電層CL2などに研磨が施される。
図13を参照して、上記のCMP法により層間絶縁膜II3の表面が露出するとともに、配線溝IT2およびビアホールVH内にバリアメタル層BM2と導電層CL2とが残存される。これにより、配線溝IT2およびビアホールVH内を埋め込むように、導電層CL2よりなる銅配線層CL2がたとえば500nmの厚みで形成される。
以上の工程により、たとえば2層の多層銅配線が形成される。3層以上の多層銅配線を形成する場合には、上記の工程が繰り返される。
本実施の形態によれば、図1に示す絶縁膜SIとしてのSiNは、弾性率(ヤング率)が150GPa以上250GPa以下と高いため、銅配線層CL1が加熱された際に銅配線層CL1が体積膨張するのを抑える働きをなす。これにより、銅配線層CL1の膨張しようとする力が銅配線層CL1の内部に内在し、銅配線層CL1の内部が圧縮応力となる。銅配線層CL1の内部応力が引張側の臨界応力になると銅配線層CL1はエレクトロマイグレーションによりボイドを生じやすくなる。しかし、本実施の形態では銅配線層CL1の内部が圧縮応力となることで、銅配線層CL1の内部応力が引張側の臨界応力になりにくくなる。よってエレクトロマイグレーションによるボイドの発生を抑制することができる。
つまりエレクトロマイグレーションの評価では銅配線層を300℃まで昇温すると銅配線層は熱膨張によって応力がほぼゼロの状態になる。この状態で銅配線層に電流ストレスを加えると銅配線層内の空孔が陰極に集められる。銅配線層内の空孔濃度と応力とは熱平衡関係によって縛られているので、空孔濃度が増加すると引張応力も増加する。ここで銅配線層上に弾性率の高い絶縁膜を配置すると、銅配線層内は圧縮応力となる。これにより、エレクトロマイグレーションによるボイド発生の臨界応力は引張側に高くなるとともに、引張応力の増加速度は速くなる。ここで、臨界応力上昇の効果が引張応力の増加速度向上の効果に勝るため、結果として銅配線層内の応力が臨界応力に達するまで時間が長くなり、エレクトロマイグレーション耐性は改善される。
上記のようにSiNよりなる絶縁膜SIによってエレクトロマイグレーションの発生を抑えることができるため、銅配線層CL1上を覆うキャップメタルを配置する必要はなく、また銅配線層CL1を構成する銅に他元素を添加して合金化する必要もない。よって、銅配線層CL1の抵抗を低く維持することができる。
またSiNよりなる絶縁膜SIは上記のように高い弾性率を有しているため、絶縁膜SIが銅配線層CL1に直接接して形成されている場合には、加熱による銅配線層CL1の体積膨張が過度に抑制されて銅配線層CL1にクラックが発生するおそれがある。
本実施の形態では、銅配線層CL1と絶縁膜SIとの間に拡散防止絶縁膜DPが形成されている。この拡散防止絶縁膜DPは絶縁膜SIより弾性率が低いため、加熱による銅配線層CL1の体積膨張が過度に抑えられることもなく、銅配線層CL1へのクラックの発生を抑えることができる。
また本実施の形態によれば、拡散防止絶縁膜DPが、銅配線層CL1に直接接するように形成されているため、SiNよりなる絶縁膜SIが銅配線層CL1上に直接接して形成されている場合よりも、銅配線層CL1から層間絶縁膜II3側への銅の拡散を抑制することができる。また拡散防止絶縁膜DPがSiCおよびSiCNの少なくともいずれかよりなっている。このSiCおよびSiCNの各々はSiNより低誘電率であるため層間容量を減少させることができる。またSiCおよびSiCNの各々では、銅の拡散防止の効果が高く、かつ線間TDDB評価におけるリーク電流も少ない。
(実施の形態2)
本実施の形態においては、図1を参照して、絶縁膜SIが−1GPa以下の内部応力(つまり1GPa以上の圧縮応力)を有している。また絶縁膜SIは、−3.5GPa以上の内部応力(つまり3.5GPa以下の圧縮応力)を有していることが好ましい。
本実施の形態においては、図1を参照して、絶縁膜SIが−1GPa以下の内部応力(つまり1GPa以上の圧縮応力)を有している。また絶縁膜SIは、−3.5GPa以上の内部応力(つまり3.5GPa以下の圧縮応力)を有していることが好ましい。
なおこれ以外の本実施の形態の構成は、実施の形態1の構成とほぼ同じであるため、同一の要素については同一の符号を付し、その説明を繰り返さない。
本発明者らは、絶縁膜SIの内部応力とエレクトロマイグレーションによる寿命とについて以下の検討を行なった。
まず図14に示す構造のテスト用サンプルを準備した。このテスト用のサンプルは、2層の銅配線層CL11、CL12を有しており、上層の銅配線層CL12上にSiCNよりなる拡散防止絶縁膜DPとSiNよりなる絶縁膜SIとを積層させた構造を有している。
下層の銅配線層CL11は、層間絶縁膜II11に設けられた配線溝IT11内にバリアメタル層BM11を介して形成されている。この銅配線層CL11および層間絶縁膜II11上には、拡散防止絶縁膜DPAと層間絶縁膜II12とが積層して形成されている。
上層の銅配線層CL12は、層間絶縁膜II12に設けられたビアホールVH12および配線溝IT12内にバリアメタル層BM12を介して形成されている。この銅配線層CL12および層間絶縁膜II12上には、上記の拡散防止絶縁膜DPと絶縁膜SIとが積層して形成されている。
絶縁膜SI上には、シリコン酸化膜IS1とシリコン窒化膜IS2とが積層して形成されている。
このようなテスト構造において、以下の表1のように拡散防止絶縁膜DPの厚みと絶縁膜SIの内部応力とを組み合わせ、かつ図14の銅配線層CL12から銅配線層CL11へ電子が移動するように電流ストレスを加えたときのエレクトロマイグレーションによる寿命について調べた。その結果を図15に示す。
なお、表1において「W/O」とは、拡散防止絶縁膜DPまたは絶縁膜SIが形成されていないことを意味している。
図15において、横軸は歪み(Strain)を示し、縦軸はMTTF(Mean Time To Failure:平均故障寿命)を示している。横軸の歪みは、絶縁膜SIの厚みと絶縁膜SIの内部応力との積である。また縦軸のMTTFは、故障が発生するまでの動作時間の平均である。また歪みとMTTFとの双方の単位は任意単位(Arbitrary Unit)である。
図15の結果から、絶縁膜SIの内部応力を−1GPa以下の−1.4GPaとすることでMTTFが高くなることがわかった。これは、絶縁膜SIが−1GPa以下の内部応力となることにより、その下の銅配線層CL12の内部応力が引張側から圧縮側へ移行して、引張側のボイド発生の臨界応力になりにくくなったからであると考えられる。
ただし、絶縁膜SIと銅配線層CL12との距離が遠くなると、絶縁膜SIが銅配線層CL12に与える応力効果が小さくなる。このため、絶縁膜SIと銅配線層CL12との距離はなるべく近いことが好ましく、たとえば30nm以下であることが好ましい。
以上より本実施の形態によれば、絶縁膜SIの内部応力が−1GPa以下(つまり圧縮応力が1GPa以上)であるため、さらにエレクトロマイグレーションの寿命を向上させることができる。
上記の実施の形態1および2においては、多層銅配線の場合、任意の銅配線層上に、拡散防止絶縁膜DPと絶縁膜SIとの積層構造が形成されればよい。つまり多層銅配線のうちいずれか1層の銅配線層上にのみ拡散防止絶縁膜DPと絶縁膜SIとの積層構造が適用されてもよく、またすべての銅配線層上に拡散防止絶縁膜DPと絶縁膜SIとの積層構造が適用されてもよく、またいくつかの銅配線層上に拡散防止絶縁膜DPと絶縁膜SIとの積層構造が適用されてもよい。
また拡散防止絶縁膜DPと絶縁膜SIとの積層構造は、SG(セミグローバル)レイヤおよびグローバルレイヤのいずれに適用されてもよく、いずれに適用された場合でもエレクトロマイグレーション改善の効果が期待できる。
(実施の形態3)
ワイヤーボンディングのパッド用導電層に接続される最上層の銅配線層(つまりグローバルレイヤ)に上記の拡散防止絶縁膜とSiNよりなる絶縁膜との積層構造が適用された構成を、実施の形態3および4として以下に説明する。
ワイヤーボンディングのパッド用導電層に接続される最上層の銅配線層(つまりグローバルレイヤ)に上記の拡散防止絶縁膜とSiNよりなる絶縁膜との積層構造が適用された構成を、実施の形態3および4として以下に説明する。
図16は、本発明の実施の形態3における半導体装置の構成を概略的に示す断面図である。図16を参照して、本実施の形態の半導体装置は、半導体基板に形成されたMOSトランジスタTRなどからなる素子と、その素子上に形成された多層銅配線CL1〜CL3と、さらにその上に形成されたパッド用導電層PCLとを主に有している。
多層銅配線CL1〜CL3の最上層の銅配線層CL3は、層間絶縁膜II4に形成された配線溝IT3内を埋め込むように形成されている。この銅配線層CL3と層間絶縁膜II4との間には、配線溝IT3の壁面に沿ってバリアメタル層BM3が形成されている。
最上層の銅配線層CL3上を覆うように拡散防止絶縁膜DP3とSiNよりなる絶縁膜SI3との積層構造が形成されている。拡散防止絶縁膜DP3は、SiCおよびSiCNの少なくともいずれかよりなっている。この拡散防止絶縁膜DP3を介して銅配線層CL3上に絶縁膜SI3が形成されている。この絶縁膜SI3はSiNよりなっている。
絶縁膜SI3は拡散防止絶縁膜DP3よりも高い弾性率を有している。この絶縁膜SI3はSiNよりなっているため、その弾性率は150GPa以上250GPa以下である。また拡散防止絶縁膜DP3がSiCよりなる場合、拡散防止絶縁膜DP3の弾性率は60GPa〜65GPa程度であり、拡散防止絶縁膜DP3がSiCNよりなる場合、拡散防止絶縁膜DP3の弾性率は130GPa〜135GPa程度である。
絶縁膜SI3上には層間絶縁膜II5が形成されている。この層間絶縁膜II5と絶縁膜SI3と拡散防止絶縁膜DP3とには、これらの膜II5、SI3、DP3を貫通して銅配線層CL3に達するビアホールVHが形成されている。
このビアホールVHを通じて銅配線層CL3と電気的に接続するように層間絶縁膜II5上にはパッド用導電層PCLが形成されている。このパッド用導電層PCLは、たとえばアルミニウム(Al)よりなっている。このパッド用導電層PCLは、ビアホールVH内に形成されており、これにより銅配線層CL3と直接接続されている。
パッド用導電層PCL上には、パッシベーション膜PVが形成されている。このパッシベーション膜PVは開口PDOを有しており、この開口PDOからパッド用導電層PCLのパッド部分の表面が露出している。
なお、本実施の形態のこれ以外の構成は図1に示す実施の形態1の構成とほぼ同じであるため、同一の要素については同一の符号を付し、その説明を省略する。また図16に示す本実施の形態の構成において銅配線層CL2上を覆うように形成された拡散防止絶縁膜DP2および絶縁膜SI2のそれぞれは上述した拡散防止絶縁膜DP3および絶縁膜SI3とほぼ同じ構成を有するため、その説明も省略する。
次に、本実施の形態の半導体装置の製造方法について説明する。
図17〜図25は、本発明の実施の形態3における半導体装置の製造方法を工程順に示す概略断面図である。本実施の形態の製造方法においては、まず図2〜図13に示す工程が繰り返される。これにより図17に示すように、多層(たとえば3層)の銅配線層CL1、CL2、CL3が形成される。
図17〜図25は、本発明の実施の形態3における半導体装置の製造方法を工程順に示す概略断面図である。本実施の形態の製造方法においては、まず図2〜図13に示す工程が繰り返される。これにより図17に示すように、多層(たとえば3層)の銅配線層CL1、CL2、CL3が形成される。
図18を参照して、最上層の銅配線層CL3がCMP法により研磨されて形成された後、層間絶縁膜II4および銅配線層CL3上に、たとえばCVD法にてSiCよりなる拡散防止絶縁膜DP3がキャップ絶縁膜として形成される。この拡散防止絶縁膜DP3は、後述するビアホール形成時のエッチングストッパの役割と銅の拡散防止の役割とを持っている。拡散防止絶縁膜DP3の形成のプロセス条件として、たとえばチャンバ圧力は100Pa〜1000Pa、RFは200W〜800W、ガス流量は100sccm〜500sccm、成膜温度は300℃〜450℃とされる。
図19を参照して、拡散防止絶縁膜DP3上に、SiNよりなる絶縁膜SI3がたとえばCVD法により形成される。プロセス条件として、たとえばチャンバ圧力は100Pa〜1000Pa、RFは10W〜200W、電極間隔は5mm〜15mm、ガス流量はシラン(SiH4):10sccm〜500sccm、NH3:10sccm〜500sccm、N2:10sccm〜50000sccm、成膜温度は200℃〜450℃とされる。
絶縁膜SI3は、弾性率が150GPa〜250GPaとなるように、かつ成膜後の内部応力が−3.5GPa以上−1GPa以下(つまり1GPa以上3.5GPa以下の圧縮応力)となるように成膜されることが好ましい。
図20を参照して、絶縁膜SI3上に層間絶縁膜II5がたとえば300nm以下の厚みで形成される。
図21を参照して、層間絶縁膜II5上にフォトレジストPR11が塗布される。このフォトレジストPR11は、通常の写真製版技術によりパターニングされる。このパターニングされたレジストパターンPR11をマスクとして、層間絶縁膜II5、絶縁膜SI3および拡散防止絶縁膜DP3に異方性のエッチングが施される。フォトレジストPR11はたとえばアッシングなどにより除去される。
図22を参照して、上記のエッチングにより、層間絶縁膜II5、絶縁膜SI3および拡散防止絶縁膜DP3を貫通して銅配線層CL3に達するビアホールVHが形成される。
図23を参照して、ビアホールVHを通じて銅配線層CL3と直接接するように層間絶縁膜II5上には、たとえばAlよりなる導電層PCLがスパッタ法により形成される。この導電層PCL上にフォトレジストPR12が塗布される。このフォトレジストPR12は、通常の写真製版技術によりパターニングされる。このパターニングされたレジストパターンPR12をマスクとして導電層PCLに異方性のエッチングが施される。この後、フォトレジストPR12がたとえばアッシングなどにより除去される。
図24を参照して、上記のエッチングにより、導電層PCLがパターニングされてパッド用導電層PCLが形成される。
図25を参照して、パッド用導電層PCL上を覆うようにパッシベーションと呼ばれる吸湿保護膜PVがたとえばCVD法により形成される。このパッシベーション膜PVが、通常の写真製版技術およびエッチング技術によりパターニングされる。これにより図16に示すようにパッシベーション膜PVに開口PDOが形成されて、パッド用導電層PCLのパッド部の表面が開口PDOから露出する。
以上の工程により本実施の形態の半導体装置が製造される。
次に、本実施の形態の作用効果について比較例と対比しつつ説明する。
次に、本実施の形態の作用効果について比較例と対比しつつ説明する。
図26は、比較例の構成を示す概略断面図である。図26を参照して、比較例の構成は、図16に示す本実施の形態の構成からSiNよりなる絶縁膜SI3を省略した構成である。これ以外の図26に示す比較例の構成は図16に示す構成とほぼ同じであるため、同一の要素については同一の符号を付し、その説明を省略する。
図26を参照して、近年の素子の微細化および高集積化により1つの半導体チップ内に作り込まれる素子(たとえばMOSトランジスタTR)の数が増大している。この素子数の増大により1つの半導体チップに与えられる電流の総量が大きくなるため、最上層の銅配線層CL3における電流密度が高くなる。これにより、最上層の銅配線層CL3におけるエレクトロマイグレーションが生じやすくなるおそれがある。
上記のエレクトロマイグレーションの発生を抑えるためには、銅配線層CL3上の層間絶縁膜II5の膜厚を厚くすることが効果的であることを本発明者らは見出した。
図27は、本発明者らの知見によるものであり、銅配線層上の層間絶縁膜の厚み(SiO Thickness)とエレクトロマイグレーションによる寿命(MTTF)との関係を示す図である。この図27に示す結果は、図14に示すテスト構造から絶縁膜SIを省略した構造において銅配線層CL12から銅配線層CL11へ電子が移動するように電流ストレス(電流値0.6mA)を加えたときのエレクトロマイグレーションによる寿命が、層間絶縁膜IS1の厚みの変化によりどのように変化するかについて調べたものである。
図27の結果から明らかなように、層間絶縁膜(SiO)IS1の厚みが厚いほどMTTFが長くなることがわかる。これは、層間絶縁膜IS1の膜厚が厚くなることで層間絶縁膜IS1の弾性率が大きくなったことに起因しているものと考えられる。
上記の本発明者らの知見に基づけば、図26の構成において層間絶縁膜II5の膜厚を厚くすれば、エレクトロマイグレーションの発生を抑えることができる。しかしながら層間絶縁膜II5の膜厚を厚くすると、ビアホールVHのアスペクト比(深さ/孔径)が大きくなり、パッド用導電層PCLのビアホールVH内におけるステップカバレッジ(Step Coverage)が悪化する。これにより、ビアホールVH内でパッド用導電層PCLの断線が発生し、または抵抗が高くなって、配線の信頼性が低下するという問題がある。
これに対して本実施の形態によれば、図16に示すように拡散防止絶縁膜DP3上にSiNよりなる絶縁膜SI3が設けられている。この絶縁膜SI3としてのSiNは、弾性率(ヤング率)が150GPa以上250GPa以下と高いため、銅配線層CL3が加熱された際に銅配線層CL3が体積膨張するのを抑える働きをなす。これにより、銅配線層CL3の膨張しようとする力が銅配線層CL3の内部に内在し、銅配線層CL3の内部が圧縮応力となる。銅配線層CL3の内部応力が引張側の臨界応力になると銅配線層CL3はエレクトロマイグレーションによりボイドを生じやすくなる。しかし、本実施の形態では銅配線層CL3の内部が圧縮応力となることで、銅配線層CL3の内部応力が引張側の臨界応力になりにくくなる。よってエレクトロマイグレーションによるボイドの発生を抑制することができる。
このように本実施の形態では、拡散防止絶縁膜DP3上に絶縁膜SI3を設けたことにより、銅配線層CL3におけるエレクトロマイグレーションの発生を抑えることができるため、層間絶縁膜II5の膜厚を厚くする必要はない。これによりビアホールVHのアスペクト比も小さくすることができるため、ビアホールVH内におけるパッド用導電層PCLの断線の発生や抵抗の増大を抑えることができ、配線の信頼性を高めることができる。
また本実施の形態においてはパッド用導電層PCLが銅配線層CL3に直接接続されているため、パッド用導電層PCLと銅配線層CL3との間にプラグ用導電層などを設ける必要がない。このため、プラグ用導電層などを形成する必要がなく製造プロセスが簡略化できるとともに、構成自体も簡略化することができる。
(実施の形態4)
実施の形態3においては、パッド用導電層PCLが最上層の銅配線層CL3に直接接する構成について説明したが、パッド用導電層PCLは最上層の銅配線層CL3と電気的に接続されていればよく、プラグ用導電層を介して間接的に最上層の銅配線層CL3に接続されていてもよい。以下、パッド用導電層PCLがプラグ用導電層を介して間接的に最上層の銅配線層CL3に接続された構成を実施の形態4として説明する。
実施の形態3においては、パッド用導電層PCLが最上層の銅配線層CL3に直接接する構成について説明したが、パッド用導電層PCLは最上層の銅配線層CL3と電気的に接続されていればよく、プラグ用導電層を介して間接的に最上層の銅配線層CL3に接続されていてもよい。以下、パッド用導電層PCLがプラグ用導電層を介して間接的に最上層の銅配線層CL3に接続された構成を実施の形態4として説明する。
図28は、本発明の実施の形態4における半導体装置の構成を概略的に示す断面図である。図28を参照して、本実施の形態の半導体装置の構成は、図16に示す実施の形態3の構成と比較して、パッド用導電層PCLがプラグ用導電層PLGを介して間接的に最上層の銅配線層CL3に接続されている点において異なっている。
層間絶縁膜II5と絶縁膜SI3と拡散防止絶縁膜DP3とには、これらの膜II5、SI3、DP3を貫通して銅配線層CL3に達するビアホールVHが形成されている。
このビアホールVH内を埋め込むようにプラグ用導電層PLGが形成されている。このプラグ用導電層PLGは、たとえばタングステン(W)よりなっている。このプラグ用導電層PLGを介在して最上層の銅配線層CL3と電気的に接続するように層間絶縁膜II5上にパッド用導電層PCLが形成されている。
なお、本実施の形態のこれ以外の構成は図16に示す実施の形態3の構成とほぼ同じであるため、同一の要素については同一の符号を付し、その説明を省略する。
次に、本実施の形態の半導体装置の製造方法について説明する。
図29〜図35は、本発明の実施の形態4における半導体装置の製造方法を工程順に示す概略断面図である。本実施の形態の製造方法は、まず図17〜図19に示す実施の形態3の工程を経る。この後、図29を参照して、絶縁膜SI3上に層間絶縁膜II5がたとえば850nm以下の厚みで形成される。
図29〜図35は、本発明の実施の形態4における半導体装置の製造方法を工程順に示す概略断面図である。本実施の形態の製造方法は、まず図17〜図19に示す実施の形態3の工程を経る。この後、図29を参照して、絶縁膜SI3上に層間絶縁膜II5がたとえば850nm以下の厚みで形成される。
図30を参照して、層間絶縁膜II5上にフォトレジストPR13が塗布される。このフォトレジストPR13は、通常の写真製版技術によりパターニングされる。このパターニングされたレジストパターンPR13をマスクとして、層間絶縁膜II5、絶縁膜SI3および拡散防止絶縁膜DP3に異方性のエッチングが施される。この後、フォトレジストPR13がたとえばアッシングなどにより除去される。
図31を参照して、上記のエッチングにより、層間絶縁膜II5、絶縁膜SI3および拡散防止絶縁膜DP3を貫通して銅配線層CL3に達するビアホールVHが形成される。
図32を参照して、ビアホールVH内を埋め込み、かつ層間絶縁膜II5上を覆うように、たとえばWよりなる導電層PLGがスパッタ法により形成される。この導電層PLGがCMP法により研磨除去される。
図33を参照して、上記のCMP法により、層間絶縁膜II5の表面が露出するまで導電層PLGが研磨除去される。これにより、導電層PLGはビアホールVH内にのみ残存されてプラグ用導電層PLGとなる。
図34を参照して、プラグ用導電層PLGの上面と接するように層間絶縁膜II5上には、たとえばAlよりなる導電層PCLがスパッタ法により形成される。
図35を参照して、導電層PCLが、通常の写真製版技術およびエッチング技術によりパターニングされる。これにより、プラグ用導電層PLGの上面と接するパッド用導電層PCLが導電層PCLから形成される。
この後、パッド用導電層PCL上を覆うようにパッシベーションと呼ばれる吸湿保護膜PVがたとえばCVD法により形成される。このパッシベーション膜PVが、通常の写真製版技術およびエッチング技術によりパターニングされる。これにより図28に示すようにパッシベーション膜PVに開口PDOが形成されて、パッド用導電層PCLのパッド部の表面が開口PDOから露出する。
以上の工程により本実施の形態の半導体装置が製造される。
次に、本実施の形態の作用効果について比較例と対比しつつ説明する。
次に、本実施の形態の作用効果について比較例と対比しつつ説明する。
図36は、比較例の構成を示す概略断面図である。図36を参照して、比較例の構成は、図28に示す本実施の形態の構成からSiNよりなる絶縁膜SI3を省略した構成である。これ以外の図36の比較例の構成は図28に示す構成とほぼ同じであるため、同一の要素については同一の符号を付し、その説明を省略する。
実施の形態3でも説明したように、近年の素子の微細化および高集積化により、最上層の銅配線層CL3におけるエレクトロマイグレーションが生じやすくなるおそれがある。上記のエレクトロマイグレーションの発生を抑えるためには、銅配線層CL3上の層間絶縁膜II5の膜厚を厚くすることが効果的であるが、層間絶縁膜II5の膜厚を厚くすると、ビアホールVHのアスペクト比(深さ/孔径)が大きくなる。これにより、プラグ用導電層PLGをビアホールVH内に空隙なく充填することが困難となり、プラグ用導電層PLGが断線したり、抵抗が高くなり、配線の信頼性が低下するという問題がある。
これに対して本実施の形態によれば、図28に示すように拡散防止絶縁膜DP3上にSiNよりなる絶縁膜SI3が設けられている。このため、実施の形態3と同様、銅配線層CL3におけるエレクトロマイグレーションによるボイドの発生を抑制することができる。これにより、層間絶縁膜II5の膜厚を厚くする必要がなくなるため、ビアホールVHのアスペクト比も小さくすることができる。よって、ビアホールVH内におけるプラグ用導電層PLGの断線の発生や抵抗の増大を抑えることができ、配線の信頼性を高めることができる。
また本実施の形態においてはプラグ用導電層PLGを用いているため、図16に示す実施の形態3の構成に比較して層間絶縁膜II5の厚みを厚くすることができる。このため、仮に図28の層間絶縁膜II2、II3に機械強度の低いLow−k材料を用いたとしても、層間絶縁膜II5で機械強度を確保することができる。このため、プローバを用いた電気特性の測定時に探針(プローブ)をパッドに接触させる際のプロービングダメージを低減することができ、プロービング耐性を改善することができる。
なお本実施の形態のパッド用導電層PCLは、図37の平面図に示されているように、ワイヤーボンディングを行なうためのパッド部PDと、そのパッド部PDから延びる配線部ILとを有していてもよい。この配線部ILは、下層の銅配線層(最上層の銅配線層)CL3にビアホールVH内のプラグ用導電層PLGを介在して電気的に接続されている。
このようにパッド用導電層PCLが配線部ILを有することにより、回路設計の自由度を向上させることができる。
またパッド用導電層PCLが配線部ILを有することにより、パッド部PDの直下で下層の銅配線層(最上層の銅配線層)CL3に電気的に接続できるとともに、配線部ILの直下でも他の銅配線層CL3に電気的に接続することもできる。これにより、その動作時にパッド用導電層PCLに流れる電流を互いに異なる銅配線層CL3に分けて流すことができるため、最上層の銅配線層CL3の電流密度を低減することもできる。
またプラグ用導電層PLGを充填するためのビアホールVHの孔径は、図16に示すようにパッド用導電層PCLを銅配線層CL3に直接接続するためのビアホールVHの孔径よりも小さくすることができる。よって、パッド用導電層PCLの配線部ILを他の銅配線層CL3にビアホールVHを介して接続することが可能となる。
上記の実施の形態3および4において、層間絶縁膜II4はたとえばSiOよりなっており、層間絶縁膜II2、II3はたとえばLow−k材料またはSiOよりなっている。
また上記の実施の形態3および4において、絶縁膜SI3と銅配線層CL3との距離が遠くなると、絶縁膜SI3が銅配線層CL3に与える応力効果が小さくなる。このため、絶縁膜SI3と銅配線層CL3との距離はなるべく近いことが好ましく、たとえば30nm以下であることが好ましい。
上記の実施の形態1〜4においては、半導体基板に形成される素子としてMOSトランジスタについて説明したが、これ以外の素子が形成されてもよい。
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
本発明は、銅を含む配線を有する半導体装置およびその製造方法に得に有利に適用され得る。
BM1,BM2,BM3,BM11,BM12 バリアメタル層、CL1,CL2,CL3,CL11,CL12 銅配線層、CLS シード層、DP,DP2,DP3,DPA 拡散防止絶縁膜、GE ゲート電極層、GI ゲート絶縁膜、II1,II2,II3,II4,II5,II11,II12 層間絶縁膜、IL 配線部、IS1 シリコン酸化膜、IS2 シリコン窒化膜、IT1,IT2,IT3,IT11,IT12 配線溝、PCL パッド用導電層、PD パッド部、PDO 開口、PLG プラグ用導電層、PR,PR1,PR11,PR12,PR13 フォトレジスト、PR2 レジストプラグ、PV パッシベーション膜、SD ソース/ドレイン領域、SI,SI2,SI3 絶縁膜、SUB 半導体基板、TR MOSトランジスタ、VH,VH12 ビアホール。
Claims (8)
- 層間絶縁膜と、
前記層間絶縁膜内に形成された、銅を含む配線層と、
前記銅を含む配線層上を覆うように形成された、炭化シリコンおよび炭窒化シリコンの少なくともいずれかよりなる拡散防止絶縁膜と、
前記拡散防止絶縁膜を介して前記銅を含む配線層上に形成された窒化シリコンよりなる絶縁膜とを備えた、半導体装置。 - 前記絶縁膜の内部応力が−1GPa以下である、請求項1に記載の半導体装置。
- 前記絶縁膜上に形成された上層層間絶縁膜と、
前記上層層間絶縁膜内に形成された、銅を含む上層配線層とをさらに備えた、請求項1または2に記載の半導体装置。 - 前記絶縁膜上に形成された上層層間絶縁膜と、
前記上層層間絶縁膜、前記絶縁膜および前記拡散防止絶縁膜に形成されたビアホールを介して前記配線層と電気的に接続するように前記上層層間絶縁膜上に形成されたパッド用導電層とをさらに備えた、請求項1または2に記載の半導体装置。 - 前記パッド用導電層は、前記ビアホール内に形成された部分を含む、請求項4に記載の半導体装置。
- 前記配線層と前記パッド用導電層とを電気的に接続するために前記ビアホール内を充填するプラグ導電層をさらに備えた、請求項4に記載の半導体装置。
- 前記パッド用導電層は、パッド部分と、前記パッド部分から延びる配線部分とを含んでいる、請求項4〜6のいずれかに記載の半導体装置。
- 表面に溝を有する層間絶縁膜を形成する工程と、
銅を含む配線層を前記層間絶縁膜の前記溝内に形成する工程と、
前記銅を含む配線層上を覆うように炭化シリコンおよび炭窒化シリコンの少なくともいずれかよりなる拡散防止絶縁膜を形成する工程と、
前記拡散防止絶縁膜を介して前記銅を含む配線層上に窒化シリコンよりなる絶縁膜を形成する工程とを備えた、半導体装置の製造方法。
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