JP4663510B2 - 半導体装置 - Google Patents

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Description

本発明は、半導体基板上に、複数の層間絶縁膜と配線と電極パッドとを有する多層配線構造の半導体装置に関するものである。
近年、デジタル化社会が進むにつれ、半導体装置の高機能化・多機能化の要望が強まっており、このような要望に応えるため半導体装置の電極パッド数は増加している。一方で、電子機器の小型化やコストダウンに対応するために半導体チップのより一層の小型化も必要になっている。これらを解消するためには、配線の多層化さらには微細化といった方法もあるが、電極パッドの下層の領域を有効に活用する方法が効果的である。
このように、電極パッドの下層の領域を有効活用する方法には、電極パッドの下層領域を例えば電子回路形成領域に活用する例として、電極パッドの下層に半導体素子を形成するエリアパッド技術がある。
このエリアパッド技術を導入する場合には、半導体装置に対する電気検査時のプローブ等により電極パッドへ衝撃を与えた時に発生する電極パッド下層へのクラックを防止することと、エリアパッド技術導入のために必要となる製造工程数の増加を抑えることが重要である。
前者が重要であるのは、電極パッド下層へクラックが発生すると、電極パッド下層の半導体素子の破壊や、電極パッドと下層配線間のリークの発生により半導体装置としての機能目的を果せない可能性があるからであり、後者が重要であるのは、製造工程数の増加がコストアップに繋がるからである。
ここで、半導体装置に対する電気検査時のプローブ、ＷＬＢＩ（Ｗａｆｅｒ Ｌｅｖｅｌ Ｂｕｒｎ−Ｉｎ）等により電極パッドへ衝撃を与えた時の電極パッド下層へのクラック発生を防止し、エリアパッド導入のために必要となる工程数の増加を抑える従来のエリアパッド技術（例えば、特許文献１を参照）について、図面を用いて説明する。
図５は従来技術として開示されている半導体装置における電極パッドの構造を示す断面図である。図５において、１は半導体基板、２、３は絶縁膜、４はパッシベーション膜、５は電極パッドの外部との接続領域を含む導電層（第１導電層）、６は半導体素子である。絶縁膜２には、半導体素子６とのコンタクトのためのビア２２が、絶縁膜３には、配線３１ａ、３１ｂ、３１ｃ、３１ｄとビア３２がある。
この半導体装置は、図５に示すように、配線３１ａ、３１ｂは絶縁膜３の部分３３ａで、配線３１ｂ、３１ｃは部分３３ｂで、配線３１ｃ、３１ｄは部分３３ｃでそれぞれ分離されているため、配線３１ａ、３１ｂ、３１ｃ、３１ｄにおいては、第１導電層５とビア３２で接続されている配線３１ｄ以外は、第１導電層５とそれぞれ絶縁された配線として使用することが可能である。
また、このパッド構造の第１導電層５に対して電気検査時にプローブ、ＷＬＢＩ等で衝撃を与えた場合でも、絶縁膜３の３３ａ、３３ｂ、３３ｃで示す部分が支柱３３ａ、３３ｂ、３３ｃとなって衝撃を受け止めて支えることにより、絶縁膜３や下層の絶縁膜２におけるクラックの発生を防止している。
さらに、このパッド構造は、従来の半導体装置の製造の工程で一般的に利用されている材料、条件で形成することができ、さらに絶縁膜としてポリイミド膜等の新たな層を形成することがないので、製造工程数の増加等によるコストアップも発生しない。
特開２００４−１４６０９号公報
しかしながら上記のような従来の半導体装置におけるパッド構造では、最上層の配線間の支柱部の絶縁膜とその配線上の絶縁膜が一体になっており、このような一体構造は、最上層の配線がスパッタ工法で形成されるアルミ配線の場合、最上層の配線を第１導電層と絶縁された配線として使用する場合に対しても、問題なく形成することが可能であるが、銅配線などダマシン工法のみで形成される配線の場合には、絶縁膜に配線用の溝を形成して、そこに銅製の配線材を埋め込んで形成するので、配線間の絶縁膜とその配線上の絶縁膜を一体で形成することはできない。
そのため、従来の半導体装置として説明したスパッタ工法を用いてアルミ配線を形成する場合のパッド構造と同様に、最上層の配線を第１導電層と絶縁された配線として使用するためには、最上層配線と第１導電層間に絶縁膜を形成する必要があるが、絶縁膜を新たに１層多く形成すると、製造の際の工程数が増加するため、コストアップに繋がるという問題点を有していた。
本発明は、上記従来の問題点を解決するもので、積層基板上の電極パッドの下層配線をダマシン工法で形成する場合に、製造の際にコストアップにつながる工程数の増加を抑えつつ、電極パッドの下層領域を有効活用することができる半導体装置を提供する。
上記の課題を解決するために、本発明の半導体装置は、半導体基板上に、複数の層間絶縁膜と、ダマシン工法で形成された配線と、単層からなるパッシベーション膜と、前記パッシベーション膜上に形成され外部と電気的接続するための電極パッドとを有する多層配線構造の半導体装置であって、前記電極パッドの下層に半導体素子が形成され、前記パッシベーション膜の直下に、前記配線を複数有する導電層が形成され、複数の前記配線の少なくとも１つは、前記電極パッドと電気的に接続され、複数の前記配線の少なくとも１つは、前記電極パッドと電気的に接続されない状態で前記半導体基板の垂直方向に重なっており、前記電極パッドと前記半導体基板の垂直方向に重なっている前記導電層の前記配線は、少なくとも前記電極パッドの電気検査用の端子が接触する検査領域と垂直方向に重なっていることを特徴とする。
また、前記検査領域と垂直方向に重なる部分を有する前記導電層の前記配線は、前記電極パッドと直接的に電気的接続されていても良い。
また、前記パッシベーション膜において、前記検査領域と垂直方向に重なる部分に開口を形成し、前記電極パッドと前記導電層の配線との前記電気的接続を、前記パッシベーション膜の開口を通じて行うことが好ましい。
以上のように第１の発明によれば、半導体装置をダマシン工法で形成された配線を有する多層配線構造とする場合、その多層配線構造において半導体基板１上に必要不可欠なパッシベーション膜上に電極パッドの第１導電層を形成することにより、製造の際の工程数を増加させることなく、第１導電層と第２導電層の配線とを、それぞれ電気的に直接接続されない状態にすることができる。
そのため、第２導電層領域を自由に使用することができ、電極パッドの下層領域を有効活用することができる。
また、第２の発明によれば、半導体装置をダマシン工法で形成された配線を有する多層配線構造とする場合、第２導電層において第１導電層の検査領域と垂直方向に重なる部分に配線を配置することにより、第１導電層と、その検査領域以外と垂直方向に重なる第２導電層の配線とを、それぞれ電気的に直接接続されない状態にすることができる。
そのため、第２導電層領域において第１導電層の検査領域以外と垂直方向に重なる領域を自由に使用することができ、電極パッドの下層領域を有効活用することができるとともに、パッシベーション膜のクラックの発生を抑制することができる。
また、第３の発明によれば、半導体装置をダマシン工法で形成された配線を有する多層配線構造とする場合、第２導電層において第１導電層の検査領域と垂直方向に重なる配線は、第１導電層と直接電気的に接続されているので、プローブやＷＬＢＩといった検査工程でパッシベーション膜にクラックが発生して、第１導電層と第２導電層の配線間でリークが起こった場合でも、半導体装置の回路として動作的に問題なく機能させることができる。
そのため、第２導電層領域において第１導電層の検査領域以外と垂直方向に重なる領域を自由に使用することができ、電極パッドの下層領域を有効活用することができるとともに、パッシベーション膜にクラックが発生した場合でも、プローブ、ＷＬＢＩといった検査を通常どおりに実行することができる。
また、第４の発明によれば、半導体装置をダマシン工法で形成された配線を有する多層配線構造とする場合、パッシベーション膜において第１導電層の検査領域と垂直方向に重なる部分が開口されているので、プローブやＷＬＢＩといった検査工程の衝撃を受ける箇所に対してパッシベーション膜の存在をなくすことができる。
そのため、第２導電層領域において第１導電層の検査領域以外と垂直方向に重なる領域を自由に使用することができ、電極パッドの下層領域を有効活用することができるとともに、パッシベーション膜のクラックは発生することなく、クラックを起点にした電極パッドの剥離等、パッシベーション膜のクラックによる不具合の発生を防止することができる。
以下、本発明の実施の形態を示す半導体装置について、図面を参照しながら具体的に説明する。
なお、本発明の実施の形態の説明は、すべて例として、絶縁膜が２層でＣｕ配線のデュアルダマシンプロセスの半導体装置で行う。また、本発明の実施の形態の半導体装置の製造工程や製造条件等は、通常の半導体装置の製造工程や製造条件等と基本的には同じであるため、その詳細な説明は省略する。
（実施の形態１）
本発明の実施の形態１の半導体装置について、その構造を図１を用いて以下に説明する。
図１（ａ）は本実施の形態１の半導体装置の構造を示す平面図である。図１（ｂ）は本実施の形態１の半導体装置の構造を示す図１（ａ）のＡ−Ａ’に沿った断面構造を示す概略断面図である。
図１（ａ）、（ｂ）に示すように、半導体基板１上に例えば酸化物誘電体で形成される絶縁膜２、３と、例えば窒化シリコンで形成されるパッシベーション膜４が形成されている。半導体装置の電極パッドの第１導電層５の下層の絶縁膜３には第２導電層の配線３１ａ、３１ｂ、３１ｃ、３１ｄが、絶縁膜２には配線２１ａ、２１ｂ、２１ｃ、２１ｄが、半導体基板１上には半導体素子６が配置されている。
第１導電層５は、パッシベーション膜４の上に形成されており、パッシベーション膜４の開口部４２で第２導電層の配線３１ｂと接続されている。
また、絶縁膜２、３とその絶縁膜２、３内のビアと配線の間には、例えばＴａＮからなるバリア膜が、パッシベーション膜４と第１導電層５間には例えばＴｉとＴｉＮからなるバリア膜が形成されている。
次に、本実施の形態１の半導体装置の製造方法について説明する。
本実施の形態１の半導体装置の製造方法は、通常の半導体装置の形成方法と同じであり、半導体素子６を形成した半導体基板１上に、例えば配線とビアがＣｕの場合は、まず酸化物誘電体の絶縁膜２を、ＣＶＤ法（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ 化学気相成長法）により形成する。
次いで、絶縁膜２に対してフォトリソグラフィーとエッチングによりビア孔と配線溝を形成する。次いで、例えばスパッタ法によりバリアメタルのＴａＮ膜と、Ｃｕシード膜を形成する。次いで、Ｃｕシード膜上に電解メッキによりＣｕ膜を堆積させ、ビアと配線２１ａ、２１ｂ、２１ｃ、２１ｄを形成する。
次いで、例えばＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｌａｎａｒｉｚａｔｉｏｎ）法により、絶縁膜２の上面が露出するまでＣｕ膜を除去する。以上の手順を繰り返して、絶縁膜３と絶縁膜３内のビアおよび第２導電層の配線３１ａ、３１ｂ、３１ｃ、３１ｄを形成する。
次いで、例えばＣＶＤ法により窒化シリコンよりなるパッシベーション膜４を形成し、このパッシベーション膜４に対して、フォトリソグラフィーとエッチングにより開口４２を形成する。次いで、例えばスパッタ法とフォトリソグラフィーとエッチングにより、ＴｉとＴｉＮよりなるバリア膜と例えばＡｌよりなる第１導電層５を形成する。
以上のように、本実施の形態１においては、ダマシン工法で形成された配線を有する多層配線構造の半導体装置において、少なくとも図示したような一部の電極パッドは、外部との電気的接続をとるための領域を有する第１導電層５が、パッシベーション膜４上に形成されている。
パッシベーション膜４は、半導体素子を機械的応力や不純物の進入から保護するための膜であり、特にダマシン工法で形成されたＣｕ配線等の酸化しやすい配線が最上層の配線の場合には必要不可欠な膜であり、この必要不可欠なパッシベーション膜４上に電極パッドの第１導電層５を形成することにより、製造工程数を増加させることなく、第１導電層５と第２導電層の配線３１ａ、３１ｂ、３１ｃ、３１ｄとを、それぞれ電気的に直接接続されない状態にすることができ、電極パッドの下層領域を有効活用することができる。
（実施の形態２）
本発明の実施の形態２の半導体装置について、その構造を図２を用いて以下に説明する。
図２（ａ）は本実施の形態２の半導体装置の構造を示す平面図である。図２（ｂ）は本実施の形態２の半導体装置の構造を示す図２（ａ）のＢ−Ｂ’に沿った断面構造を示す概略断面図である。
ここでは、実施の形態１との違いのみを説明する。
図２（ａ）に、プローブやＷＬＢＩの検査工程で、プローブやＷＬＢＩのバンプが接触して衝撃が与えられる検査領域５１を示す。プローブやＷＬＢＩのバンプが電極パッドの第１導電層５内に接触する箇所は、ウェハ内の同じ箇所のチップの同じ箇所の電極パッドであっても、毎回同じ箇所ではなく、プローバ装置のプローブやＷＬＢＩ装置のバンプ、またはウェハのアライメントのずれにより、数μｍから数十μｍ程度のばらつきをもつ。
したがって、検査領域５１は、実際の各々の電極パッドの第１導電層５に衝撃を与えられている箇所だけではなく、ばらつきを含んだ衝撃を与えられる可能性のある箇所全体である。検査領域５１の下層の絶縁膜３内には第２導電層の配線３１ｅがダミー配線として形成されている。
なお、図２では、第２導電層の配線３１ｅは検査領域５１と同じ大きさのダミー配線として示してあるが、このように、ダミー配線が検査領域５１の下層の部分全体を含んで形成されていれば、検査領域５１より大きくてもよく、検査領域５１と重なる領域以外は、通常の配線として使用しても構わない。また、形成方法は、実施の形態１の半導体装置の製造方法と同様である。
以上のように、本実施の形態２では、絶縁膜３内の第２導電層において第１導電層の検査領域と垂直方向に重なる部分に、第２導電層の配線３１ｅがダミー配線として形成されている。
一方、半導体装置の組立工程を含む製造工程で、電極パッドに衝撃を与える主な工程には、プローブによる検査工程、ＷＬＢＩによる検査工程、ワイヤーボンディング工程があり、この中で、ワイヤーボンディング工程は、プローブによる検査工程、ＷＬＢＩによる検査工程に比べて衝撃が弱い。
これは、実験でも検証されており、本実施の形態１のパッド構造において、ボール幅８０μｍ程度のワイヤーボンディングでは、第１導電層５の下にあるパッシベーション膜４にクラックは発生しないが、オーバードライブ量６０μｍ程度の通常条件のカンチレバー方式のプローブ検査や、通常のバンプあたり１０ｇｆのＷＬＢＩによる検査では、パッシベーション膜４にクラックが発生している。
また、絶縁膜の衝撃を受けた部分の下層に配線があると、配線は絶縁膜より柔らかいため、変形が起こりやすく、この変形により配線上層の絶縁膜への衝撃を吸収することが可能である。ただし、絶縁膜の下層に配線があっても、絶縁膜の衝撃を受けた部分の下層に柔らかい配線部分と硬い絶縁膜の部分が共にあると、柔らかい配線部分のみ変形し、下層の絶縁膜と配線の境界面で応力集中が発生するので、逆に上層の絶縁膜にクラックが発生しやすくなる。
したがって、絶縁膜３内の第２導電層において、第１導電層５の検査領域５１と垂直方向に重なる部分に配線３１ｅをダミー配線として形成することにより、パッシベーション膜４のクラックの発生を抑制することができ、検査領域５１以外の第１導電層５と垂直方向に重なる部分の第２導電層の配線３１ａ、３１ｂを、自由に使用することができ、絶縁膜３内の第２導電層に形成された下層配線を有効活用することができる。
（実施の形態３）
本発明の実施の形態３の半導体装置について、その構造を図３を用いて以下に説明する。
図３（ａ）は本実施の形態３の半導体装置の構造を示す平面図である。図３（ｂ）は本実施の形態３の半導体装置の構造を示す図３（ａ）のＣ−Ｃ’に沿った断面構造を示す概略断面図である。
ここでは、実施の形態２との違いのみを説明する。
図３（ａ）に示すように、絶縁膜３内において第１導電層５の検査領域５１の下層にある第２導電層の配線３１ｅは、パッシベーション膜４の開口４２を介して第１導電層５と電気的に接続されている。なお、形成方法は、実施の形態１の半導体装置の製造方法と同様である。
以上のように、本実施の形態３によれば、絶縁膜３内の第２導電層において、第１導電層５の検査領域５１と垂直方向に重なる第２導電層の配線３１ｅは、第１導電層５と直接電気的に接続されているので、プローブやＷＬＢＩといった検査工程でパッシベーション膜４にクラックが発生し、第１導電層５と第２導電層の配線３１ｅ間でリークが起こった場合でも、元から電気的に接続されているので、半導体装置の回路としての機能動作的な問題の発生をなくすことができる。
そのため、パッシベーション膜４にクラックが発生する条件でも、プローブ、ＷＬＢＩといった検査を行うことが可能になる。
（実施の形態４）
本発明の実施の形態４の半導体装置について、その構造を図４を用いて以下に説明する。
図４（ａ）は本実施の形態４の半導体装置の構造を示す平面図である。図４（ｂ）は本実施の形態４の半導体装置の構造を示す図４（ａ）のＤ−Ｄ’に沿った断面構造を示す概略断面図である。
ここでは、実施の形態３との違いのみを説明する。
図４（ａ）に示すように、第１導電層５の検査領域５１の下層のパッシベーション膜４に、検査領域５１と同じ大きさの開口４２が形成されており、絶縁膜３内の第２導電層の配線３１ｅは、パッシベーション膜４の開口４２を介して第１導電層５と接続されている。なお、形成方法は、実施の形態１の半導体装置の製造方法と同様である。
以上のように、本実施の形態４によれば、パッシベーション膜において第１導電層５の検査領域５１と垂直方向に重なる部分に開口４２が形成されているので、検査工程においてプローブやＷＬＢＩにより機械的な衝撃を受ける箇所には、パッシベーション膜４の存在をなくすことができる。
そのため、パッシベーション膜４の開口４２の部分には、パッシベーション膜４のクラックは発生せず、クラックを起点にした電極パッドの剥離等、パッシベーション膜４のクラックの発生に起因する機械的および電気的な不具合は発生しない。
本発明の半導体装置は、コストアップにつながる工程数の増加を抑えつつ、電極パッドのダマシン工法で形成された下層配線領域を有効活用することができるもので、高機能化と小型化に対応する多層配線の半導体装置に対して有用である。
本発明の実施の形態１の半導体装置の構造を示す平面図と断面図 本発明の実施の形態２の半導体装置の構造を示す平面図と断面図 本発明の実施の形態３の半導体装置の構造を示す平面図と断面図 本発明の実施の形態４の半導体装置の構造を示す平面図と断面図 従来の半導体装置における電極パッドの構造を示す断面図
符号の説明
１ 半導体基板
２、３ 絶縁膜
４ パッシベーション膜
５ 第１導電層
６ 半導体素子
２１ａ、２１ｂ、２１ｃ、２１ｄ 配線
３１ａ、３１ｂ、３１ｃ、３１ｄ、３１ｅ 第２導電層の配線
２２、３２ ビア
３３ａ、３３ｂ、３３ｃ 絶縁膜の支柱部
４２ パッシベーション膜の開口
５１ 検査領域

Claims (3)

  1. 半導体基板上に、複数の層間絶縁膜と、ダマシン工法で形成された配線と、単層からなるパッシベーション膜と、前記パッシベーション膜上に形成され外部と電気的接続するための電極パッドとを有する多層配線構造の半導体装置であって、
    前記電極パッドの下層に半導体素子が形成され、
    前記パッシベーション膜の直下に、前記配線を複数有する導電層が形成され、
    複数の前記配線の少なくとも１つは、前記電極パッドと電気的に接続され、
    複数の前記配線の少なくとも１つは、前記電極パッドと電気的に接続されない状態で前記半導体基板の垂直方向に重なっており、
    前記電極パッドと前記半導体基板の垂直方向に重なっている前記導電層の前記配線は、
    少なくとも前記電極パッドの電気検査用の端子が接触する検査領域と垂直方向に重なっていることを特徴とする半導体装置。
  2. 請求項１記載の半導体装置であって、
    前記検査領域と垂直方向に重なる部分を有する前記導電層の前記配線は、前記電極パッドと直接的に電気的接続されていることを特徴とする半導体装置。
  3. 請求項２記載の半導体装置であって、
    前記パッシベーション膜において、前記検査領域と垂直方向に重なる部分に開口を形成し、
    前記電極パッドと前記導電層の配線との前記電気的接続を、前記パッシベーション膜の開口を通じて行うことを特徴とする半導体装置。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102484080B (zh) 2009-06-18 2015-07-22 罗姆股份有限公司 半导体装置
JP2011119506A (ja) * 2009-12-04 2011-06-16 Panasonic Corp 半導体装置
JP6524730B2 (ja) * 2015-03-17 2019-06-05 セイコーエプソン株式会社 半導体装置

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11307724A (ja) * 1998-04-21 1999-11-05 Rohm Co Ltd 半導体集積回路
JP2000049190A (ja) * 1998-07-14 2000-02-18 Texas Instr Inc <Ti> 能動集積回路上のボンディングのためのシステム及び方法
JP2005520342A (ja) * 2002-03-13 2005-07-07 フリースケール セミコンダクター インコーポレイテッド ワイヤボンドパッドを有する半導体装置とその製作方法
JP2005268611A (ja) * 2004-03-19 2005-09-29 Renesas Technology Corp 半導体装置の製造方法
JP2006203214A (ja) * 2005-01-21 2006-08-03 Infineon Technologies Ag 半導体デバイス、および、その製造方法

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US2004A (en) * 1841-03-12 Improvement in the manner of constructing and propelling steam-vessels

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11307724A (ja) * 1998-04-21 1999-11-05 Rohm Co Ltd 半導体集積回路
JP2000049190A (ja) * 1998-07-14 2000-02-18 Texas Instr Inc <Ti> 能動集積回路上のボンディングのためのシステム及び方法
JP2005520342A (ja) * 2002-03-13 2005-07-07 フリースケール セミコンダクター インコーポレイテッド ワイヤボンドパッドを有する半導体装置とその製作方法
JP2005268611A (ja) * 2004-03-19 2005-09-29 Renesas Technology Corp 半導体装置の製造方法
JP2006203214A (ja) * 2005-01-21 2006-08-03 Infineon Technologies Ag 半導体デバイス、および、その製造方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10714438B2 (en) 2018-01-03 2020-07-14 Samsung Electronics Co., Ltd. Semiconductor device having metal bump and method of manufacturing the same
US11037894B2 (en) 2018-01-03 2021-06-15 Samsung Electronics Co., Ltd. Semiconductor device having metal bump and method of manufacturing the same

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