JP2010010323A - チャージトラップ型フラッシュメモリ装置及びその製造方法 - Google Patents

Abstract

【課題】通常のロジックLSI製造プロセスに最小限の変更により、ロジックLSIに組み込むのに適した構成にしたチャージトラップ型のメモリセルを提供する。
【解決手段】本発明は、ゲート絶縁膜としての高誘電率絶縁膜及びゲート電極を有するロジックＦＥＴと共に、１チップ内に混載することによりロジックLSIを半導体基板上に構成する。半導体基板上にトンネル絶縁膜として機能する絶縁膜を形成する。この絶縁膜の上に、ロジックＦＥＴの高誘電率絶縁膜と同じプロセスフローで実現される高誘電率絶縁膜をチャージトラップ層として形成する。このチャージトラップ層の上に絶縁膜を、かつその上にゲート電極を形成する。
【選択図】 図１４

Description

本発明は、１チップ内にロジックＦＥＴと共に混載することによりロジックLSIを構成するチャージトラップ型フラッシュメモリ装置及びその製造方法に関する。

１チップ内にロジック回路部とメモリを混載したロジックLSIが開発されている。このようなロジックLSIには、通常６トランジスタSRAMセルがメモリとして用いられているが、SRAMセルはセル面積が大きくなり、電源を切ると情報が失われる。一方、通常の不揮発性メモリはプロセスが複雑でロジックLSIに導入するには不適当である。

従来、不揮発性メモリとして、チャージトラップゲート構造が知られている。図１５は、特許文献１に記載の従来のチャージトラップ型不揮発性メモリセルを示す断面図である。シリコン基板の表面に、ソース・ドレイン領域ＳＤ１，ＳＤ２が形成され、シリコン窒化膜などで形成されるトラップゲートと導電材料のコントロールゲートがチャネル領域上に形成される。トラップゲートは、シリコン酸化膜などの絶縁膜内に埋め込まれていて、全体でＭＯＮＯＳ（Metal-Oxide-Nitride-Oxide-Semiconductor）構造になる。シリコン窒化膜とシリコン酸化膜とのバンドギャップの差を利用して、シリコン窒化膜にチャージをトラップさせて保持させることができる。メモリチップで通常用いられている構造であるため、プロセス及びデバイスともよく知られている。しかし、ロジックトランジスタとは全く構造が異なるため組み込み用途としては不適当である。
特開２００１−５７０９３号公報 High-kゲート絶縁膜：K. Mistry, IEDM 07, p.247.

本発明は、係る問題点を解決して、通常のロジックLSI製造プロセスに最小限の変更により、ロジックLSIに組み込むのに適した構成にしたチャージトラップ型のメモリセルを提供することを目的としている。これによって、45nm世代よりロジックLSIに導入が始まった高誘電率（High-k）ゲート絶縁膜（非特許文献１参照）を用いて、プロセスをほとんど変えずに不揮発性メモリセルを実現するセル構造、そのプロセスフロー、或いはそのレイアウトを提供することができる。

本発明は、最先端技術の４５ｎｍ世代から取り入れられたHigh-kゲ−ト絶縁膜を、浮遊ゲ−ト型に代わるフラッシュメモリとして提案されているチャージトラップ型フラッシュメモリ装置のチャージトラップ層として用いることにより、ロジックＬＳＩ上に不揮発性メモリを形成する。

本発明のチャージトラップ型フラッシュメモリ装置及びその製造方法は、ゲート絶縁膜としての高誘電率絶縁膜及びゲート電極を有するロジックＦＥＴと共に、１チップ内に混載することによりロジックLSIを半導体基板上に構成する。半導体基板上にトンネル絶縁膜として機能する絶縁膜を形成する。この絶縁膜の上に、ロジックＦＥＴの高誘電率絶縁膜と同じプロセスフローで実現される高誘電率絶縁膜をチャージトラップ層として形成する。このチャージトラップ層の上に、さらに絶縁膜を形成し、かつさらにその上にゲート電極を形成する。

前記チャージトラップ層の上にダミーゲート電極を形成した後、ソース及びドレインを作成し、前記ダミーゲート電極をエッチングした後、前記チャージトラップ層の上に絶縁膜を、かつさらにその上に、ゲート電極を形成する。前記トンネル絶縁膜は、前記半導体基板の上に、アクティブ領域を形成した後に絶縁膜を成長させることにより形成する。

本発明によれば、ロジックLSI内に不揮発性のメモリを安価に組み込むことができるチャージトラップ型メモリセルを実現することができる。

また、本発明は、不揮発性メモリのチャージトラップ層として、ロジックプロセスが既に持っているHigh-k絶縁膜を利用することにより、１トランジスタで組込み型メモリセルが形成できること、（MONOS構造に比べて）高容量の積層構造を用いることで高集積化が可能となる。

以下、例示に基づき本発明を説明する。図１〜図１４を参照して、チャージトラップ型メモリセルの製造方法の一例を説明する。例示のチャージトラップ型メモリセルは、ロジックＦＥＴと同じプロセスフローで実現できることを示すために、ロジックＦＥＴ（Ｎ型のＮＦＥＴ及びＰ型のＰＦＥＴ）と併置した状態で図示している。例示のＮＦＥＴ及びＰＦＥＴにより、ＣＭＯＳを構成することができる。図１において、半導体基板にアクティブ領域を形成した後、例えばシリコン酸化膜のような絶縁膜を成長させる。アクティブ領域は、周知のように、「シリコン基板が露出された部分」、もしくは「厚い酸化膜で形成された素子分離領域の外側」である。

図２において、絶縁膜をパターニングして、ＮＦＥＴ及びＰＦＥＴの絶縁膜を切除する。これによって、メモリセルのみにトンネル絶縁膜が作製されることになる。「トンネル絶縁膜」とは、デバイス動作の上でこの膜を通して書き込み且つ／又は消去を行なう絶縁膜を意味する用語として用いている。このようなトンネル絶縁膜は、通常90A程度のシリコン酸化膜（もしくはそれに窒素を若干付加したもの）で形成される。１０年間のデータ保持特性を保証するためにある程度の膜厚を確保する必要がある。逆に、保持期間が短くてよい場合は薄膜化してもよく、この膜厚に縛られる必要は無い。

図３において、High-kゲート絶縁膜を、続いてその上に、ダミーゲート電極（例えば、ポリシリコン）をデポジションする。

図４において、ＮＦＥＴ及びＰＦＥＴのHigh-kゲート絶縁膜とダミーとなるゲート電極、及びメモリセルのHigh-k絶縁膜とダミーとなるゲート電極をパターニングする。これによって、メモリセルのHigh-k絶縁膜は、チャージトラップ層として、通常のロジックCMOSのプロセスから最小限のプロセス変更によって実現することができる。このように、１トランジスタで組込み型メモリセルが形成できること、（MONOS構造に比べて）高容量の積層構造を用いることで高集積化が可能となる。

この後、図５に示すように、インプラ（イオンインプランテーション）及び活性化によって、ソース及びドレイン（ＳＤ１，ＳＤ２）を作成する。これは、通常のNMOSとPMOSの作り分けと同様にして、NMOS（とメモリセルがNMOSならメモリセルも）のソースとドレイン形成時には、PMOS領域をフォトレジストで覆ってN型の不純物をインプラし、PMOSのソースとドレイン形成時にはNMOS領域（とメモリセルがNMOSならメモリセルも）を覆ってP型の不純物をインプラすることにより、ＮＦＥＴとＰＦＥＴを作成する。また、通常の技術に従い、ゲート側面はLDD（Lightly Doped Drain）作製用のサイドウォールスペーサを作成する。ダミーゲート電極の上方はシリサイドで覆うものとして例示したが、後のプロセスに影響を与えなければ覆うことも、覆わないことも可能である。

次に、図６に示すように、層間絶縁膜（例えば、SiN層の上にSiO₂層を積層した積層構造）をデポジションし、CMP（Chemical Mechanical Polishing：ナノオーダーの段差を層間絶縁膜、配線から取り除き、平坦化する周知のプロセス）処理をして、ダミーゲート電極の上部を切断してダミーゲート電極を外部に暴露する。

次に、図７に示すように、メモリセルのダミーゲート電極をエッチングする。この後、インプラもしくは薄い金属の堆積を行うことにより、High-k層のトラップ密度を上げることができる。

次に、図８に示すように、全面に絶縁膜（下のHigh-k層よりバンドギャップが大きい、例えばSiN）をデポジションした後、絶縁膜（SiN）のキュア、及び高密度化して電荷の抜けを防ぐためアニールする。メモリセルのHigh-kゲート絶縁膜の上にデポジションした絶縁膜は、High-k層に蓄積された電荷がゲート電極方向に漏出してしまうことを防ぐ。

次に、図９に示すように、ＮＦＥＴのダミーゲート電極をエッチングする。

次に、図１０に示すように、ＮＦＥＴゲート電極（電極ａ）（ＮＦＥＴを構成するのに適した仕事関数を持つ金属）を、全面にデポジションする。

次に、図１１に示すように、ＰＦＥＴにおいて、ダミーゲート電極（及び電極ａ）をエッチングする。

次に、図１２に示すように、ＰＦＥＴゲート電極（電極ｂ）を、全面にデポジションする。なお、ＮＦＥＴが最初で、次にＰＦＥＴのゲート電極を作製するものとして説明したが、この順序は逆にしても良い。ただ、最初に作成する金属ゲートをメモリセルにも適用した方が、メモリセルの形成は容易になるので、その最初に作成する金属ゲートとして、メモリセルの特性（書込み・消去、読み出し、データ保持、信頼性、など）を最適化できるものを選択する必要がある。

次に、図１３に示すように、全面に低抵抗ゲート電極（電極ｃ）をデポジションして、ＮＦＥＴ，ＰＦＥＴ，及びメモリセルのそれぞれにおいてエッチングされた穴を、低抵抗材質で埋める。この電極ｃは、ゲート電極での遅延を減らすために低抵抗である。また、拡散などにより絶縁膜に接する部分でゲート電極の仕事関数を変えてしまわないようにする必要もある。

次に、図１４に示すように、上面をCMP処理して、ＮＦＥＴ，ＰＦＥＴ，及びメモリセルのそれぞれのゲートを、層間絶縁膜により互いに分離する。

以上によって、メモリセルにおいては、トンネル絶縁膜、チャージトラップ層（High-k絶縁膜）、上部絶縁膜、及びゲート電極からなるチャージトラップ型の不揮発性メモリ構造を構成することができる。ゲート電極は、電極ａ、電極ｂ、及び電極ｃにより一体に構成されている。ロジックＦＥＴ（ＮＦＥＴ，ＰＦＥＴ）においては、High-kゲート絶縁膜の上に、ゲート電極が形成される。ＮＦＥＴのゲート電極は、電極ａ、電極ｂ、及び電極ｃにより一体に構成され、また、ＰＦＥＴのゲート電極は、電極ｂ及び電極ｃにより一体に構成されている。

なお、上述のプロセスは、リプレイスメントゲート（Replacement gate）プロセスを利用している。最近、Replacement gate（従来のCMOS作成方法をgate-firstとし、それに対してgate-lastと呼ぶ場合もある）と称されているプロセスが知られている。Replacement gateの典型的なプロセスフローは、まずダミーのゲート電極（通常ポリシリコン。絶縁膜も除去する場合はダミーの絶縁膜、通常は酸化膜）を使って通常のMOSトランジスタを作製する。ソース・ドレインも形成し、コンタクト前の層間絶縁膜をデポジションする。そこをCMPでポリゲートの頭を出すように研磨し、ポリゲート（と必要であれば絶縁膜）をエッチングする。ここに任意のゲート（と絶縁膜）をデポジションし、その後のコンタクト等のプロセスを進めていく。このプロセスの利点は、ゲート電極と必要であれば絶縁膜のプロセスを、ソース・ドレインインプラ後の活性化のための高温アニールの後に実行できる点で、ゲート絶縁膜・電極が高温によって変質もしくは劣化するのを避けることができる。

本発明のチャージトラップ型メモリセルは、ロジックＦＥＴとプロセスフローを保ったまま実現することができる。ロジックＦＥＴ（ＮＦＥＴ，ＰＦＥＴ）のHigh-k絶縁膜及びゲート電極はそれぞれ、メモリセルのHigh-k絶縁膜及びゲート電極と略同じ高さ位置に、同じプロセスで作成することができる。ロジックＦＥＴのゲート絶縁膜は、高誘電率（High-k）絶縁膜により高容量及び高性能を実現する。１チップ内にロジックＦＥＴと混載されるチャージトラップ型メモリセルは、そのトンネル絶縁膜を介して、ホットキャリアもしくはFN電流にて書き込み及び消去を行なう。本発明は、不揮発性メモリを実現するのに必須のチャージトラップ層と、ロジックプロセスが既に持っているHigh-k絶縁膜を組み合わせることにより、１トランジスタで組込み型メモリセルが形成できること、（MONOS構造に比べて）高容量の積層構造を用いることで高集積化が可能となる。メモリセル（ＦＥＴ）は、NMOS或いはPMOSのいずれでも形成することができるが、キャリアの移動度や書き込み特性などから、通常の不揮発性メモリと同様にNMOSで形成することが望ましい。NMOSで形成する場合、チャネル下の基板はp型、ソースＳ及びドレインDはn+、ゲート電極１（ポリシリコン）はn+である。

以上に例示したレイアウトのメモリセルは１トランジスタ型であるので、従来の単体フラッシュメモリと同様のレイアウトが可能であり、NOR型、NAND型のいずれも可能である。その動作条件は、基本的に既存の浮遊ゲート型メモリセルに準じて動作する。さらに、NROMのように１セルに２ヶ所の記憶ノードを設けることも可能である。

チャージトラップ型メモリセルの製造方法の一例を説明図であり、半導体基板にアクティブ領域を形成した後、絶縁膜を成長させた状態で示す図である。 絶縁膜をパターニングして、ＮＦＥＴ及びＰＦＥＴの絶縁膜を切除した状態で示す図である。 High-kゲート絶縁膜を、続いてその上に、ゲート電極をデポジションした状態で示す図である。 High-kゲート絶縁膜とゲート電極をパターニングした状態で示す図である。 インプラ及び活性化によって、ソース及びドレインを作成した状態で示す図である。 層間絶縁膜をデポジションした後、CMP処理をした状態で示す図である。 メモリセルのゲート電極をエッチングした状態で示す図である。 絶縁膜をデポジションした後、アニールした状態で示す図である。 ＮＦＥＴゲート電極をエッチングした状態で示す図である。 ＮＦＥＴゲート電極（電極ａ）を、全面にデポジションした状態で示す図である。 ＰＦＥＴにおいて、ゲート電極（及び電極ａ）をエッチングした状態で示す図である。 ＰＦＥＴゲート電極（電極ｂ）を全面にデポジションした状態で示す図である。 全面に低抵抗ゲート電極（電極ｃをデポジションした状態で示す図である。 上面をCMP処理した状態で示す図である。 従来のチャージトラップ型不揮発性メモリセルを示す断面図である。

Claims (4)

1. ゲート絶縁膜としての高誘電率絶縁膜及びゲート電極を有するロジックＦＥＴと共に、１チップ内に混載することによりロジックLSIを半導体基板上に構成するチャージトラップ型フラッシュメモリ装置において、
   前記半導体基板上にトンネル絶縁膜として機能する絶縁膜を形成し、
   前記ロジックＦＥＴの高誘電率絶縁膜と同じプロセスフローで実現される高誘電率絶縁膜を、チャージトラップ層として前記絶縁膜の上に形成し、
   前記チャージトラップ層の上に、さらに上部絶縁膜を形成し、かつさらにその上にゲート電極を形成した、
   ことから成るチャージトラップ型フラッシュメモリ装置。
2. ゲート絶縁膜としての高誘電率絶縁膜及びゲート電極を有するロジックＦＥＴと共に、１チップ内に混載することによりロジックLSIを半導体基板上に構成するチャージトラップ型フラッシュメモリ装置の製造方法において、
   前記半導体基板上にトンネル絶縁膜として機能する絶縁膜を形成し、
   前記ロジックＦＥＴの高誘電率絶縁膜と同じプロセスフローで実現される高誘電率絶縁膜を、チャージトラップ層として前記絶縁膜の上に形成し、
   前記チャージトラップ層の上に、さらに絶縁膜を形成し、かつさらにその上にゲート電極を形成する、
   ことから成るチャージトラップ型フラッシュメモリ装置の製造方法。
3. 前記チャージトラップ層の上にダミーゲート電極を形成した後、ソース及びドレインを作成し、
   前記ダミーゲート電極をエッチングした後、前記チャージトラップ層の上に絶縁膜を、かつさらにその上に、前記ゲート電極を形成した請求項２に記載のチャージトラップ型フラッシュメモリ装置の製造方法。
4. 前記トンネル絶縁膜は、前記半導体基板の上に、アクティブ領域を形成した後に絶縁膜を成長させることにより形成した請求項２に記載のチャージトラップ型フラッシュメモリ装置の製造方法。

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